CN113866486A - 一种超低电源电压检测电路 - Google Patents

一种超低电源电压检测电路 Download PDF

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Abstract

本公开涉及一种超低电源电压检测电路，包括：基准电压电路，基准电压电路接入待测电源电压，基准电压电路用于输出基准电压；其中，基准电压与待测电源电压以及超低电源电压检测电路所处环境的温度无关；电压检测电路，电压检测电路包括上拉压控电流源和下拉恒流源，上拉压控电流源接入待测电源电压，下拉恒流源接入基准电压，电压检测电路用于根据基准电压实现对待测电源电压的检测；其中，电压检测电路的输出电压在待测电源电压升高至预设值时与待测电源电压一致。通过本公开的技术方案，实现了对超低电源电压的电压值检测。

Description

一种超低电源电压检测电路
技术领域
本公开涉及微电子技术领域，尤其涉及一种超低电源电压检测电路。
背景技术
超低压电源电压检测电路在各种需要低压启动的场景中极为常见，超低压电源电压检测电路用于检测电源电压状态并辅助后级电路完成启动。
常用的低电源电压检测电路往往需要一个基准电压源提供基准电压，常用的低电源电压检测电路还需要一个低压比较器，低压比较器往往还需要基准电流源以提供偏置。但是，在电源电压较低，例如电源电压在0.4V以下时，基准电压源以及基准电流源难以工作，即无法实现对超低电源电压的检测。因此，如何实现一种能够在超低电源电压下工作的电源电压检测电路成为了亟待解决的问题。
发明内容
为了解决上述技术问题或者至少部分地解决上述技术问题，本公开提供了一种超低电源电压检测电路，实现了对超低电源电压的电压值检测。
本公开提供了一种超低电源电压检测电路，包括：
基准电压电路，所述基准电压电路接入待测电源电压，所述基准电压电路用于输出基准电压；其中，所述基准电压与所述待测电源电压以及所述超低电源电压检测电路所处环境的温度无关；
电压检测电路，所述电压检测电路包括上拉压控电流源和下拉恒流源，所述上拉压控电流源接入所述待测电源电压，所述下拉恒流源接入所述基准电压，所述电压检测电路用于根据所述基准电压实现对所述待测电源电压的检测；其中，所述电压检测电路的输出电压在所述待测电源电压升高至预设值时与所述待测电源电压一致。
可选地，所述基准电压电路包括：
稳压电路、栅压产生电路、衬压产生电路和基准产生电路，所述稳压电路分别与所述栅压产生电路、所述衬压产生电路和所述基准产生电路电连接，所述基准产生电路分别与所述栅压产生电路和所述衬压产生电路电连接；
所述稳压电路接入所述待测电源电压并用于输出内部电源电压至所述栅压产生电路、所述衬压产生电路和所述基准产生电路；其中，所述内部电源电压与所述待测电源电压无关；
所述基准产生电路用于根据所述栅压产生电路输出的栅极电压和所述衬压产生电路输出的衬底电压输出所述基准电压。
可选地，所述稳压电路包括：
第一N型晶体管，所述第一N型晶体管的栅极与所述第一N型晶体管的源极电连接，所述第一N型晶体管的漏极接入所述待测电源电压，所述第一N型晶体管的衬底接地；
第一P型晶体管，所述第一P型晶体管的栅极以及所述第一P型晶体管漏极接地，所述第一P型晶体管的源极与所述第一P型晶体管的衬底以及所述第一N型晶体管的源极电连接并输出所述内部电源电压。可选地，所述栅压产生电路包括：
第二P型晶体管，所述第二P型晶体管的栅极与所述第二P型晶体管的漏极电连接，所述第二P型晶体管的衬底与所述第二P型晶体管的源极电连接并接入所述内部电源电压；
第二N型晶体管，所述第二N型晶体管的栅极、所述第二N型晶体管的源极以及所述第二N型晶体管的衬底均接地，所述第二N型晶体管的漏极与所述第二P型晶体管的漏极电连接并输出所述栅极电压。
可选地，所述衬压产生电路包括：
第三P型晶体管，所述第三P型晶体管的栅极与所述第三P型晶体管的漏极电连接，所述第三P型晶体管的衬底与所述第三P型晶体管的源极电连接并接入所述内部电源电压；
第三N型晶体管，所述第三N型晶体管的栅极、所述第三N型晶体管的源极以及所述第三N型晶体管的衬底接地，所述第三N型晶体管的漏极与所述第三P型晶体管的漏极电连接并输出所述衬底电压。
可选地，所述基准产生电路包括：
第四P型晶体管，所述第四P型晶体管的栅极接入所述栅极电压，所述第四P型晶体管的源极接入所述内部电源电压，所述第四P型晶体管的衬底接入所述衬底电压；
第四N型晶体管，所述第四N型晶体管的栅极、所述第四N型晶体管的漏极以及所述第四P型晶体管的漏极电连接并输出所述基准电压，所述第四N型晶体管的源极以及所述第四N型晶体管的衬底接地。
可选地，所述电压检测电路包括：
第五P型晶体管，所述第五P型晶体管的栅极接地，所述第五P型晶体管的源极与所述第五P型晶体管的衬底电连接并接入所述待测电源电压；其中，所述第五P型晶体管构成所述上拉压控电流源；
第五N型晶体管，所述第五N型晶体管的栅极接入所述基准电压，所述第五N型晶体管的源极以及所述第五N型晶体管的衬底接地，所述第五N型晶体管的漏极与所述第五P型晶体管的漏极电连接并作为所述电压检测电路的输出端；其中，所述第五N型晶体管构成所述下拉恒流源。
可选地，所述基准电压与所述温度的关系与所述栅压产生电路和所述基准产生电路中晶体管的尺寸相关。
可选地，所述基准电压电路和所述电压检测电路所包括的晶体管均采用标准CMOS工艺的晶体管。
本公开实施例提供的技术方案与现有技术相比具有如下优点：
本公开实施例提供了一种超低电源电压检测电路包括基准电压电路，基准电压电路接入待测电源电压，基准电压电路用于输出基准电压；其中，基准电压与待测电源电压以及超低电源电压检测电路所处环境的温度无关；电压检测电路，电压检测电路包括上拉压控电流源和下拉恒流源，上拉压控电流源接入待测电源电压，下拉恒流源接入基准电压，电压检测电路用于根据基准电压实现对待测电源电压的检测；其中，电压检测电路的输出电压在待测电源电压升高至预设值时与所述待测电源电压一致。由此，本公开实施例实现了对超低电源电压值的检测。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的一种超低电源电压检测电路的结构示意图；
图2为本公开实施例提供的一种超低电源电压检测电路的基准电压和输出电压随待测电源电压变化的仿真图；
图3为本公开实施例提供的一种超低电源电压检测电路的具体电路结构示意图；
图4为本公开实施例提供的一种超低电源电压检测电路的基准电压随待测电源电压变化的仿真图；
图5为本公开实施例提供的一种超低电源电压检测电路的基准电压随温度变化的仿真图。
具体实施方式
为了能够更清楚地理解本公开的上述目的、特征和优点，下面将对本公开的方案进行进一步描述。需要说明的是，在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本公开，但本公开还可以采用其他不同于在此描述的方式来实施；显然，说明书中的实施例只是本公开的一部分实施例，而不是全部的实施例。
图1为本公开实施例提供的一种超低电源电压检测电路的结构示意图。如图1所示，超低电源电压检测电路包括基准电压电路1，基准电压电路1接入待测电源电压VDD，基准电压电路1用于输出基准电压VREF；其中，基准电压VREF与待测电源电压VDD以及超低电源电压检测电路所处环境的温度无关。
具体地，如图1所示，超低电源电压检测电路包括基准电压电路1，基准电压电路1与待测电源电压VDD电连接，基准电压电路1输出的基准电压VREF不随待测电源电压VDD以及超低电源电压检测电路所处环境的温度的变化而变化。
超低电源电压检测电路还包括电压检测电路2，电压检测电路2包括上拉压控电流源21和下拉恒流源22，上拉压控电流源21接入待测电源电压VDD，下拉恒流源11接入基准电压VREF，电压检测电路2用于根据基准电压VREF实现对待测电源电压VDD的检测；其中，电压检测电路2的输出电压VOUT在待测电源电压VDD升高至预设值时与待测电源电压VDD一致。
具体地，如图1所示，将与超低电源电压检测电路所处环境的温度和待测电源电压VDD近似无关的基准电压VREF输入到电压检测电路2中的下拉恒流源22以使其实现恒流源功能，上拉压控电流源21可以视为一个受待测电源电压VDD控制的压控电流源，上拉压控电流源21和下拉恒流源22可以构成电流比较器。
图2为本公开实施例提供的一种超低电源电压检测电路的基准电压和输出电压随待测电源电压变化的仿真图。图2中横坐标表示待测电源电压VDD的大小，单位为V，纵坐标表示基准电压VREF和输出电压VOUT的大小，单位为V。如图2所示，开始时待测电源电压VDD较低，上拉压控电流源21的上拉能力弱于下拉恒流源22的下拉能力，电压检测电路2的输出电压VOUT输出为低电平。对应图中转折点A的坐标(250mV，30.6661mV)，当待测电源电压VDD逐渐升高至预设值时，预设值例如可以如图2所示等于250mV，电压检测电路2的输出电压VOUT与待测电源电压VDD同步变化，即电压检测电路2的输出电压VOUT跟随待测电源电压VDD变化输出高电平。
由此，通过合理设置上拉压控电流源21和下拉恒流源22中晶体管的尺寸，使其具有不同的下拉和上拉能力，即可设置所需的待测电源电压VDD检测节点，以将待测电源电压VDD拉低，以实现超低电源电压检测的功能，且由于电压检测电路2的输出电压VOUT在待测电源电压VDD升高至预设值时与待测电源电压VDD一致，通过对输出电压VOUT的检测即可实现对超低电源电压VDD检测的功能。
需要说明的是，预设值设置为超低电源电压检测电路所能检测的最小电压值。另外，图2所示仿真图结果仅以250mV作为预设值为例进行说明，预设值也可根据具体的检测电路和仿真软件的变化而变化，本公开实施例对此不作限定。
本公开实施例提供的超低电源电压检测电路包括基准电压电路1，基准电压电路1接入待测电源电压VDD，基准电压电路1用于输出基准电压VREF；其中，基准电压VREF与待测电源电压VDD以及超低电源电压检测电路所处环境的温度T无关；超低电源电压检测电路还包括电压检测电路2，包括上拉压控电流源21和下拉恒流源22，上拉压控电流源21接入待测电源电压VDD，下拉恒流源11接入基准电压VREF，电压检测电路2用于根据基准电压VREF实现对待测电源电压VDD的检测；其中，电压检测电路2的输出电压VOUT在待测电源电压VDD升高至预设值时与待测电源电压VDD一致。由此本公开实施例实现了对超低电源电压电路的电压值的检测。
可选地，如图1所示，基准电压电路1包括：稳压电路101、栅压产生电路102、衬压产生电路103和基准产生电路104，稳压电路101分别与栅压产生电路102、衬压产生电路103和基准产生电路104电连接，基准产生电路104分别与栅压产生电路102和衬压产生电路103电连接；稳压电路101接入待测电源电压VDD并用于输出内部电源电压VDDI至栅压产生电路102、衬压产生电路103和基准产生电路104；其中，内部电源电压VDDI与待测电源电压VDD无关；基准产生电路104用于根据栅压产生电路102输出的栅极电压VG和衬压产生电路103输出的衬底电压VB输出基准电压VREF。
具体地，如图1所示，稳压电路101是在输入电网电压波动或负载发生改变时仍能保持输出的内部电源电压VDDI基本不变的电源电路。稳压电路101分别与栅压产生电路102、衬压产生电路103和基准产生电路104电连接，基准产生电路104分别与栅压产生电路102和衬压产生电路103电连接。稳压电路101接入待测电源电压VDD并用于输出内部电源电压VDDI至栅压产生电路102、衬压产生电路103和基准产生电路104，内部电源电压VDDI不随待测电源电压VDD的变化而变化。
基准产生电路104用于根据栅压产生电路102输出的栅极电压VG和衬压产生电路103输出的衬底电压VB输出基准电压VREF，其中，栅极电压VG是晶体管工作时栅极需要的工作电压，栅极是由金属细丝组成的筛网状或螺旋状电极，衬底电压VB是衬底上引出的电极工作时需要的工作电压，衬底可根据沟道不同分为P型Si衬底和N型Si衬底。由此，将稳压电路101的输出作为基准的内部电源VDDI对基准进行供电即可保证基准电压VREF不随待测电源电压VDD变化而变化。
图3为本公开实施例提供的一种超低电源电压检测电路的具体电路结构示意图。可选地，如图3所示，稳压电路101包括：第一N型晶体管NM1，第一N型晶体管NM1的栅极与第一N型晶体管NM1的源极电连接，第一N型晶体管NM1的漏极接入待测电源电压VDD，第一N型晶体管NM1的衬底接地；第一P型晶体管PM1，第一P型晶体管PM1的栅极以及第一P型晶体管PM1漏极接地，第一P型晶体管PM1的源极与第一P型晶体管PM1的衬底以及第一N型晶体管NM1的源极电连接并输出内部电源电压VDDI。另外，图3中第一N型晶体管NM1的上端为其漏极，第一P型晶体管PM1的上端为其源极。
具体地，N型晶体管是具有N型金属氧化物半导体结构的晶体管，即NMOS(Negativechannel-Metal-Oxide-Semiconductor，N型金属氧化物半导体)晶体管，晶体管有三个极性，栅极、漏极和源极，示例性地，在一块掺杂浓度较低的P型硅衬底提供大量空穴，制作两个高掺杂浓度的N+区为电流流动提供自由电子的电子源，并用金属铝引出两个电极分别作漏极和源极，然后在半导体表面覆盖一层很薄的二氧化硅绝缘层，在漏极和源极间的绝缘层上再装上一个铝电极即作为栅极，在衬底上也引出一个电极，则构成了一个N型晶体管。如图3所示，稳压电路101包括第一N型晶体管NM1，第一N型晶体管NM1的栅极与第一N型晶体管NM1的源极电连接，第一N型晶体管NM1的漏极接入待测电源电压VDD，第一N型晶体管NM1的衬底引出的电极接地。
稳压电路101还包括第一P型晶体管PM1，P型晶体管是具有P型金属氧化物半导体结构的晶体管，即PMOS(Positive channel-Metal-Oxide-Semiconductor，P型金属氧化物半导体)晶体管，示例性地，在一块掺杂浓度较低的N型硅衬底提供大量空穴，制作两个高掺杂浓度的P+区为电流流动提供自由电子的电子源，并用金属铝引出两个电极分别作漏极和源极，然后在半导体表面覆盖一层很薄的二氧化硅绝缘层，在漏极和源极间的绝缘层上再装上一个铝电极即作为栅极，在衬底上也引出一个电极，则构成了一个P型晶体管。第一P型晶体管PM1的栅极以及第一P型晶体管PM1漏极接地，第一P型晶体管PM1的源极与第一P型晶体管PM1的衬底以及第一N型晶体管NM1的源极电连接并输出内部电源电压VDDI。
示例性地，稳压电路101上由稳压二极管接法的第一P型晶体管PM1串联一个源极和栅极之间的电压VGS等于0的第一N型晶体管NM1，实现稳压功能。采用稳压二极管接法的第一P型晶体管PM1功能与稳压二极管相似，利用PN结反向击穿状态，反向电压大于击穿电压时，流过第一P型晶体管PM1的电流可在很大范围内变化而电压基本不变。当第一P型晶体管PM1的源极电压未达到导通电压时，第一P型晶体管PM1电流为零处于截止状态；当第一P型晶体管PM1的源极电压达到导通电压之后，使其作为具有稳压二极管导通特性的稳压器件工作，第一P型晶体管PM1被击穿，第一P型晶体管PM1源极电压随待测电源电压VDD升高近似不变。将稳压电路101的输出的内部电源电压VDDI对基准电压电路1进行供电，即可保证基准电压电路1输出的基准电压VREF不随待测电源电压VDD变化而变化。由此，稳压电路101降低了待测电源电压VDD对基准电压VREF的影响。
图4为本公开实施例提供的一种超低电源电压检测电路的基准电压随待测电源电压变化的仿真图。图4中横坐标表示待测电源电压VDD的大小，单位为V，纵坐标表示基准电压VREF的大小，单位为mV。如图4所示，参照图4中B点和C点的坐标，在保持室温300K的条件下，待测电源电压VDD由250mV变化到1.8V的过程中，基准电压VREF由80.3952mV变化到81.8155mV，基准电压VREF变化了1.42mV，变化率仅为1.76％，由此可以看出本公开实施例提供的一种超低电源电压检测电路的基准电压VREF基本不随待测电源电压VDD的变化而变化。
可选地，如图3所示，基准产生电路104包括：第四P型晶体管PM4，第四P型晶体管PM4的栅极接入栅极电压VG，第四P型晶体管PM4的源极接入内部电源电压VDDI，第四P型晶体管PM4的衬底接入衬底电压VB；第四N型晶体管NM4，第四N型晶体管NM4的栅极、第四N型晶体管NM4的漏极以及第四P型晶体管PM4的漏极电连接并输出基准电压VREF，第四N型晶体管NM4的源极以及第四N型晶体管NM4的衬底接地。另外，图3中第四N型晶体管NM4的上端为其漏极，第四P型晶体管PM4的上端为其源极。
具体地，基准产生电路104需要产生一个与超低电源电压检测电路所处环境的温度以及待测电源电压VDD无关的基准电压VREF，通过对基准产生电路104的温度特性进行设计即可产生一个与温度近似无关的基准电压VREF。如图3所示，基准产生电路104由第四N型晶体管NM4以及第四P型晶体管PM4串联构成，第四N型晶体管NM4采用二极管接法，第四P型晶体管PM4的栅极由栅压产生电路102提供栅极电压VG。MOS晶体管的亚阈值饱和电流IM满足如下公式：
Figure BDA0003319061200000101
其中，k＝μCOX，m＝1+(Cd/COX)，μ为MOS晶体管衬底中电子的迁移率，COX为MOS晶体管中栅极单位电容量，Cd为MOS晶体管单位面积耗尽层电容，W为MOS晶体管沟道的宽度，L为MOS晶体管沟道的长度，VT为热电压，VGS为MOS晶体管的栅极和源极之间的电压，VTH为MOS晶体管的阈值电压。
设定第四P型晶体管PM4电流为IPM4，第四N型晶体管NM4电流为INM4，利用基准产生电路104的第四N型晶体管NM4和第四P型晶体管PM4串联，二者电流相等，即IPM4＝INM4，设定I4＝IPM4＝INM4满足如下公式：
Figure BDA0003319061200000102
其中，各参数的含义可参照上述对IM计算公式中各参数含义的解释，I4公式中的第二项中各参数为第四P型晶体管PM4对应的参数，I4公式中的第三项中各参数为第四N型晶体管NM4对应的参数，这里不再赘述。另外，VREF代表基准电压，VDDI代表内部电源电压。
将上述公式变形后得到基准产生电路104输出的基准电压VREF满足如下公式：
Figure BDA0003319061200000111
对上式中各项的温度特性进行设计即可实现与温度近似无关的基准电压VREF。
可选地，如图3所示，栅压产生电路102包括：第二P型晶体管PM2，第二P型晶体管PM2的栅极与第二P型晶体管PM2的漏极电连接，第二P型晶体管PM2的衬底与第二P型晶体管PM2的源极电连接并接入内部电源电压VDDI；第二N型晶体管NM2，第二N型晶体管NM2的栅极、第二N型晶体管NM2的源极以及第二N型晶体管NM2的衬底均接地，第二N型晶体管NM2的漏极与第二P型晶体管PM2的漏极电连接并输出栅极电压VG。另外，图3中第二N型晶体管NM2的上端为其漏极，第二P型晶体管PM2的上端为其源极。
具体地，如图3所示，栅压产生电路102中第二P型晶体管PM2和第二N型晶体管NM2串联，设定第二P型晶体管PM2电流为IPM2，第二N型晶体管NM2电流为INM2，二者电流相等，即IPM2＝INM2，通过相同的方式推导得到栅极电压VG满足如下计算公式：
Figure BDA0003319061200000112
其中，各参数的含义可参照上述对IM计算公式中各参数含义的解释，栅极电压VG公式中角标包含P的参数为第二P型晶体管PM2对应的参数，栅极电压VG公式中角标包含N的参数为第二N型晶体管NM2对应的参数，这里不再赘述。另外，VDDI代表内部电源电压。
将栅极电压VG的公式中的VDDI移项后可得到VREF公式的第一项，代入VREF的计算公式得到如下公式：
Figure BDA0003319061200000113
将VREF对温度T求导可得到如下公式：
Figure BDA0003319061200000121
其中，可以设置第四N型晶体管NM4和第二N型晶体管NM2的沟道长度和沟道宽度相同，为了方便分析上述公式，还可以设置第四N型晶体管NM4和第二N型晶体管NM2的阈值电压以及阈值电压变化量相等，VREF对温度T的求导公式可以简化为：
Figure BDA0003319061200000122
可选地，基准电压VREF与温度T的关系与栅压产生电路102和基准产生电路104中晶体管的尺寸相关，即栅压产生电路102和基准产生电路104中晶体管的尺寸，直接影响基准电压VREF与温度T的关系。具体地，参照上述求导公式，可以通过对第二N型晶体管NM2和第二P型晶体管PM2以及第四N型晶体管NM4和第四P型晶体管PM4的尺寸的设计，使得VREF对温度T的导数等于零，即可实现基准电压VREF与温度T无关。
图5为本公开实施例提供的一种超低电源电压检测电路的基准电压随温度变化的仿真图。图5中横坐标表示超低电源电压检测电路所处环境的温度T，单位为℃，纵坐标表示基准电压VREF的大小，单位为mV。示例性地，如图5所示，参照图5中D点和E点的坐标，在待测电源电压VDD为250mV时，温度T由0℃升高到120℃的过程中，基准电压VREF的最大值为82.18mV，最小值为79.93mV，最大变化量仅为2.25mV，温度系数为233.2ppm/℃，由此可以看出本公开实施例的超低电源电压检测电路的基准电压VREF几乎不随温度T的变化而变化。
可选地，如图3所示，衬压产生电路103包括：第三P型晶体管PM3，第三P型晶体管PM3的栅极与第三P型晶体管PM3的漏极电连接，第三P型晶体管PM3的衬底与第三P型晶体管PM3的源极电连接并接入内部电源电压VDDI；第三N型晶体管NM3，第三N型晶体管NM3的栅极、第三N型晶体管NM3的源极以及第三N型晶体管NM3的衬底接地，第三N型晶体管NM3的漏极与第三P型晶体管PM3的漏极电连接并输出衬底电压VB。另外，图3中第三N型晶体管NM3的上端为其漏极，第三P型晶体管PM3的上端为其源极。
具体地，衬压产生电路103通过产生一个较低的衬底偏置电压给基准产生电路104中的第四P型晶体管PM4，利用衬底偏置效应来降低基准产生电路104中第四P型晶体管PM4的阈值电压VTH4P，从而实现一个类似低阈值晶体管的特性。衬底偏置效应是当衬底和源极之间的电压差不为零时需要在衬底和源极之间加上一个适当的反向电压即衬底偏置电压所产生的效应，衬底偏置效应对第四P型晶体管PM4阈值电压的影响满足如下计算公式：
Figure BDA0003319061200000131
其中，VTH4P为有衬底偏置效应时第四P型晶体管PM4的阈值电压，VTH4P0为没有衬底偏置效应时第四P型晶体管PM4的阈值电压，γ为衬底偏置效应系数，VSB为第四P型晶体管PM4的源极和衬底之间的电压差，ΦF为第四P型晶体管PM4的费米电势。
由上述公式可知，当第四P型晶体管PM4的衬底电压VB较低时，可以降低第四P型晶体管PM4的阈值电压，利用了电路结构实现类似低阈值晶体管的特性，而无需使用真正的低阈值晶体管，降低了超低电源电压检测电路的实现成本。
可选地，如图3所示，电压检测电路2包括：第五P型晶体管PM5，第五P型晶体管PM5的栅极接地，第五P型晶体管PM5的源极与第五P型晶体管PM5的衬底电连接并接入待测电源电压VDD，第五P型晶体管PM5构成上拉压控电流源21；第五N型晶体管NM5，第五N型晶体管NM5的栅极接入基准电压VREF，第五N型晶体管NM5的源极以及第五N型晶体管NM5的衬底接地，第五N型晶体管NM5的漏极与第五P型晶体管PM5的漏极电连接并作为电压检测电路2的输出端，第五N型晶体管NM5构成下拉恒流源22。
具体地，将与超低电源电压检测电路所处环境的温度T以及待测电源电压VDD无关的基准电压VREF输出到电压检测电路2中的第五N型晶体管NM5的栅极，使第五N型晶体管NM5形成恒流源，即形成下拉恒流源22。第五N型晶体管NM5与第五P型晶体管PM5串联，第五P型晶体管PM5的栅极接地，第五P型晶体管PM5的源极接入待测电源电压VDD，第五P型晶体管PM5作为受待测电源电压VDD控制的压控电流源，即上拉压控电流源21，上拉压控电流源21和上拉压控电流源21构成了电流比较器，使得电压检测电路2的输出电压VOUT在待测电源电压VDD达到预设值后与待测电源电压VDD一致，通过检测输出电压VOUT即可实现对超低待测电源电压VDD的检测。
具体地，结合图2和图3，开始时待测电源电压VDD较低，上拉压控电流源21的上拉能力弱于下拉恒流源22的下拉能力，电压检测电路2的输出电压VOUT输出为低电平。当待测电源电压VDD逐渐升高至预设值时，预设值例如可以如图2所示等于250mV，电压检测电路2的输出电压VOUT与待测电源电压VDD同步变化，即电压检测电路2的输出电压VOUT跟随待测电源电压VDD变化输出高电平。
由此，通过合理设置上拉压控电流源21和下拉恒流源22中晶体管的尺寸，使其具有不同的下拉和上拉能力，即可设置所需的待测电源电压VDD检测节点，以将待测电源电压VDD拉低，以实现超低电源电压检测的功能，且由于电压检测电路2的输出电压VOUT在待测电源电压VDD升高至预设值时与待测电源电压VDD一致，通过对输出电压VOUT的检测即可实现对超低电源电压VDD检测的功能。可选地，基准电压电路1和电压检测电路2所包括的晶体管均采用标准CMOS工艺的晶体管。优选地，可以设置基准电压电路1和电压检测电路2所包括的晶体管均采用0.18微米标准CMOS工艺的晶体管。
具体地，CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺是结合了N型晶体管和P型晶体管的制作工艺，在硅衬底上制作一块反型区域使N型晶体管和P型晶体管能够制作在同一硅衬底上。设置基准电压电路1和电压检测电路2所包括的晶体管均采用0.18微米标准CMOS工艺的晶体管，无低阈值MOS晶体管或零阈值MOS晶体管，可以降低超低电源电压检测电路的工艺实现成本，即利用了衬压产生电路103结构实现类似低阈值晶体管的特性，而无需使用真正的低阈值晶体管，降低了超低电源电压检测电路的工艺实现成本。
由此，本公开实施例提供的基于标准CMOS工艺的超低电源电压检测电路和基准可以在工艺和温度变化时确保对电源电压检测的准确性，可以实现对超低电源电压，例如250mV电源电压的检测，且可以通过合理设置上拉压控电流源21和下拉恒流源22中晶体管的尺寸设置所需的待测电源电压VDD检测节点，以将待测电源电压VDD拉低，以实现超低电源电压检测的功能。另外，无需使用低阈值晶体管，可以在无低值管的标准CMOS工艺下实现。
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包括”或者其任何其他变体意在涵盖非排他性的包括，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上仅是本公开的具体实施方式，使本领域技术人员能够理解或实现本公开。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本公开的精神或范围的情况下，在其它实施例中实现。因此，本公开将不会被限制于本文的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种超低电源电压检测电路，其特征在于，包括：
基准电压电路，所述基准电压电路接入待测电源电压，所述基准电压电路用于输出基准电压；其中，所述基准电压与所述待测电源电压以及所述超低电源电压检测电路所处环境的温度无关；
电压检测电路，所述电压检测电路包括上拉压控电流源和下拉恒流源，所述上拉压控电流源接入所述待测电源电压，所述下拉恒流源接入所述基准电压，所述电压检测电路用于根据所述基准电压实现对所述待测电源电压的检测；其中，所述电压检测电路的输出电压在所述待测电源电压升高至预设值时与所述待测电源电压一致。
2.根据权利要求1所述的超低电源电压检测电路，其特征在于，所述基准电压电路包括：
稳压电路、栅压产生电路、衬压产生电路和基准产生电路，所述稳压电路分别与所述栅压产生电路、所述衬压产生电路和所述基准产生电路电连接，所述基准产生电路分别与所述栅压产生电路和所述衬压产生电路电连接；
所述稳压电路接入所述待测电源电压并用于输出内部电源电压至所述栅压产生电路、所述衬压产生电路和所述基准产生电路；其中，所述内部电源电压与所述待测电源电压无关；
所述基准产生电路用于根据所述栅压产生电路输出的栅极电压和所述衬压产生电路输出的衬底电压输出所述基准电压。
3.根据权利要求2所述的超低电源电压检测电路，其特征在于，所述稳压电路包括：
第一N型晶体管，所述第一N型晶体管的栅极与所述第一N型晶体管的源极电连接，所述第一N型晶体管的漏极接入所述待测电源电压，所述第一N型晶体管的衬底接地；
第一P型晶体管，所述第一P型晶体管的栅极以及所述第一P型晶体管漏极接地，所述第一P型晶体管的源极与所述第一P型晶体管的衬底以及所述第一N型晶体管的源极电连接并输出所述内部电源电压。
4.根据权利要求2所述的超低电源电压检测电路，其特征在于，所述栅压产生电路包括：
第二P型晶体管，所述第二P型晶体管的栅极与所述第二P型晶体管的漏极电连接，所述第二P型晶体管的衬底与所述第二P型晶体管的源极电连接并接入所述内部电源电压；
第二N型晶体管，所述第二N型晶体管的栅极、所述第二N型晶体管的源极以及所述第二N型晶体管的衬底均接地，所述第二N型晶体管的漏极与所述第二P型晶体管的漏极电连接并输出所述栅极电压。
5.根据权利要求2所述的超低电源电压检测电路，其特征在于，所述衬压产生电路包括：
第三P型晶体管，所述第三P型晶体管的栅极与所述第三P型晶体管的漏极电连接，所述第三P型晶体管的衬底与所述第三P型晶体管的源极电连接并接入所述内部电源电压；
第三N型晶体管，所述第三N型晶体管的栅极、所述第三N型晶体管的源极以及所述第三N型晶体管的衬底接地，所述第三N型晶体管的漏极与所述第三P型晶体管的漏极电连接并输出所述衬底电压。
6.根据权利要求2所述的超低电源电压检测电路，其特征在于，所述基准产生电路包括：
第四P型晶体管，所述第四P型晶体管的栅极接入所述栅极电压，所述第四P型晶体管的源极接入所述内部电源电压，所述第四P型晶体管的衬底接入所述衬底电压；
第四N型晶体管，所述第四N型晶体管的栅极、所述第四N型晶体管的漏极以及所述第四P型晶体管的漏极电连接并输出所述基准电压，所述第四N型晶体管的源极以及所述第四N型晶体管的衬底接地。
7.根据权利要求1所述的超低电源电压检测电路，其特征在于，所述电压检测电路包括：
第五P型晶体管，所述第五P型晶体管的栅极接地，所述第五P型晶体管的源极与所述第五P型晶体管的衬底电连接并接入所述待测电源电压；其中，所述第五P型晶体管构成所述上拉压控电流源；
第五N型晶体管，所述第五N型晶体管的栅极接入所述基准电压，所述第五N型晶体管的源极以及所述第五N型晶体管的衬底接地，所述第五N型晶体管的漏极与所述第五P型晶体管的漏极电连接并作为所述电压检测电路的输出端；其中，所述第五N型晶体管构成所述下拉恒流源。
8.根据权利要求2所述的超低电源电压检测电路，其特征在于，所述基准电压与所述温度的关系与所述栅压产生电路和所述基准产生电路中晶体管的尺寸相关。
9.根据权利要求1所述的超低电源电压检测电路，其特征在于，所述基准电压电路和所述电压检测电路所包括的晶体管均采用标准CMOS工艺的晶体管。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117850529A (zh) * 2024-03-07 2024-04-09 成都芯翼科技有限公司 一种具有温度系数的超低电压监控电路

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11326398A (ja) * 1998-05-08 1999-11-26 Matsushita Electron Corp 電圧検知回路
KR20010018595A (ko) * 1999-08-20 2001-03-05 김영환 기준전압 발생회로
CN1956334A (zh) * 2005-10-27 2007-05-02 三洋电机株式会社 低电压检测电路
JP2009153234A (ja) * 2007-12-18 2009-07-09 Fuji Electric Device Technology Co Ltd スイッチング電源装置
CN201774453U (zh) * 2010-08-26 2011-03-23 Bcd半导体制造有限公司 一种开关电源的电源电压检测电路
CN102131328A (zh) * 2010-12-24 2011-07-20 苏州华芯微电子股份有限公司 一种led驱动芯片的上电电路
CN104111687A (zh) * 2013-11-13 2014-10-22 西安电子科技大学 低压、低温度系数基准源电路
CN105513629A (zh) * 2014-10-17 2016-04-20 中芯国际集成电路制造(上海)有限公司 用于测量sram的上拉或下拉器件的阈值电压的方法和电路
CN205594056U (zh) * 2016-02-26 2016-09-21 上海太矽电子科技有限公司 抗干扰低电压检测装置
CN109947169A (zh) * 2019-04-23 2019-06-28 电子科技大学 一种具有预稳压结构的高电源抑制比带隙基准电路
CN111693759A (zh) * 2019-03-11 2020-09-22 艾普凌科有限公司 电压检测器
KR20200129547A (ko) * 2019-05-09 2020-11-18 (주)태진기술 기준 전압 발생기
CN112099561A (zh) * 2020-11-12 2020-12-18 杭州晶华微电子有限公司 用于电压电源低压检测的集成电路
CN113014234A (zh) * 2021-02-21 2021-06-22 中山大学 一种应用于半桥高压驱动的过流保护及浮电平移位电路

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11326398A (ja) * 1998-05-08 1999-11-26 Matsushita Electron Corp 電圧検知回路
KR20010018595A (ko) * 1999-08-20 2001-03-05 김영환 기준전압 발생회로
CN1956334A (zh) * 2005-10-27 2007-05-02 三洋电机株式会社 低电压检测电路
JP2009153234A (ja) * 2007-12-18 2009-07-09 Fuji Electric Device Technology Co Ltd スイッチング電源装置
CN201774453U (zh) * 2010-08-26 2011-03-23 Bcd半导体制造有限公司 一种开关电源的电源电压检测电路
CN102131328A (zh) * 2010-12-24 2011-07-20 苏州华芯微电子股份有限公司 一种led驱动芯片的上电电路
CN104111687A (zh) * 2013-11-13 2014-10-22 西安电子科技大学 低压、低温度系数基准源电路
CN105513629A (zh) * 2014-10-17 2016-04-20 中芯国际集成电路制造(上海)有限公司 用于测量sram的上拉或下拉器件的阈值电压的方法和电路
CN205594056U (zh) * 2016-02-26 2016-09-21 上海太矽电子科技有限公司 抗干扰低电压检测装置
CN111693759A (zh) * 2019-03-11 2020-09-22 艾普凌科有限公司 电压检测器
CN109947169A (zh) * 2019-04-23 2019-06-28 电子科技大学 一种具有预稳压结构的高电源抑制比带隙基准电路
KR20200129547A (ko) * 2019-05-09 2020-11-18 (주)태진기술 기준 전압 발생기
CN112099561A (zh) * 2020-11-12 2020-12-18 杭州晶华微电子有限公司 用于电压电源低压检测的集成电路
CN113014234A (zh) * 2021-02-21 2021-06-22 中山大学 一种应用于半桥高压驱动的过流保护及浮电平移位电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117850529A (zh) * 2024-03-07 2024-04-09 成都芯翼科技有限公司 一种具有温度系数的超低电压监控电路

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