CN111693759A - 电压检测器 - Google Patents

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Abstract

本发明提供电压检测器。电压检测器(100)具备第1电压检测电路(10)、第2电压检测电路(20)以及分压电路(30)。分压电路(30)具有能够取出第1分压电压的第1节点(N1)以及能够取出第2分压电压的第2节点(N2)。第2电压检测电路(20)具有比较器电路(21)，该比较器电路(21)包含与第1节点(N1)连接的第1输入端以及输入基准电压的第2输入端。第1电压检测电路(10)具有：第1NMOS晶体管(Tr1)，其包含被施加第2分压电压的栅极；和恒流源(11)，其一端与第1NMOS晶体管(Tr1)连接。第1NMOS晶体管(Tr1)构成为，在第2分压电压比第2阈值电压高时导通，在第2分压电压比第2阈值电压低时截止。

Description

电压检测器
技术领域
本发明涉及一种电压检测器。
背景技术
通常，电压检测器与电源连接，以监视电源电压的变动。此外，电压检测器在电源电压超过规定电压地进行了变动的情况下，向所连接的被驱动电路输出复位信号。当被驱动电路接收到复位信号时，停止工作。例如，在专利文献1中记载了这样的电压检测器。
专利文献1中记载的电压检测器具备：低电压检测电路，其在低于电压较低的一侧的基准电平(VL)的情况下输出复位信号；和高电压检测电路，其在高于电压较高的一侧的基准电平(VH)的情况下输出复位信号。该电压检测器在电源电压(Vo)低于电压较低的一侧的基准电平(VL)的情况下以及在电源电压(Vo)高于电压较高的一侧的基准电平(VH)的情况下输出复位信号而将被驱动电路复位。
现有技术文献
专利文献1：日本特开2006-211297号公报
然而，在所述电压检测器中，高电压检测电路和低电压检测电路分别包含分压电路、基准电压电路以及比较器电路，电路数较多。因此，在所述电压检测器中，消耗电流较多。
发明内容
因此，本发明的目的在于提供一种消耗电流较少的电压检测器。
为了解决所述课题，本发明的实施例的电压检测器具备检测比第1阈值电压低的电压的低电压检测电路和检测比第2阈值电压高的电压的高电压检测电路，其特征在于，所述电压检测器具备将所监视的电压分压为第1分压电压和第2分压电压的分压电路，所述分压电路具有：能够取出所述第1分压电压的第1节点；和能够取出所述第2分压电压的第2节点，所述低电压检测电路和所述高电压检测电路中的一方具有比较器电路，该比较器电路包含与所述第1节点连接的第1输入端以及输入基准电压的第2输入端，所述低电压检测电路和所述高电压检测电路中的另一方具有：NMOS晶体管，其包含被施加所述第2分压电压的栅极；和恒流源，其一端与所述NMOS晶体管连接。
根据本发明，能够减少电路数，因此能够减少消耗电流。
附图说明
图1是第1实施方式的电压检测器的电路图。
图2是第1实施方式的电压检测器的时序图。
图3是第1实施方式的电压检测器中的NMOS晶体管的时序图。
图4是第2实施方式的电压检测器的电路图。
图5是第2实施方式的电压检测器的时序图。
图6是第2实施方式的电压检测器中的NMOS晶体管的时序图。
图7是示出第1实施方式的电压检测器中的分压电路的变形例的局部电路图。
图8是示出第2实施方式的电压检测器的变形例的电路图。
标号说明
1：电源；
10：第1电压检测电路；
11：恒流源；
20：第2电压检测电路；
21：比较器电路；
22：基准电压电路；
30、30A：分压回路；
31、32、33、33a、33b：电阻；
35：NMOS晶体管；
50：逻辑电路；
60：输出电路；
70：第3电压检测电路；
70A：第4电压检测电路；
72：电阻；
74：恒流源；
100、200、200A：电压检测器；
Tr1、Tr2、Tr3：NMOS晶体管；
Tr4：PMOS晶体管；
N1～N4、N6、N7：节点；
OUT：输出端子。
具体实施方式
以下，参照附图，对本发明的实施方式的电压检测器进行说明。电压检测器监视例如电源等监视对象的电压，检测监视对象的电压是处于规定范围内的通常状态、还是处于比规定范围低的低电压状态以及比规定范围高的高电压状态中的某一种状态。在输出端子连接有外部电路的情况下，当转变为低电压状态或高电压状态时，例如，电压检测器向外部电路输出复位信号等基于低电压状态或高电压状态的信号。
[第1实施方式]
图1是本发明的第1实施方式的电压检测器100的电路图。电压检测器100例如具备作为高电压检测电路的第1电压检测电路10、作为低电压检测电路的第2电压检测电路20、分压电路30、反相器41、逻辑电路50以及输出电路60。
第1电压检测电路10具有供给恒定电流的恒流源11、以及第1和第2NMOS晶体管Tr1、Tr2。恒流源11、第1和第2NMOS晶体管Tr1、Tr2连接在电源1和作为接地节点的大地(以下称为“GND”)之间。恒流源11的一端与电源1连接，另一端与第1NMOS晶体管Tr1的漏极连接。第1NMOS晶体管Tr1的源极与第2NMOS晶体管Tr2的漏极连接。此外，第2NMOS晶体管Tr2的源极与GND连接。作为第1电压检测电路10的输出端的节点N3设定在第1NMOS晶体管Tr1的漏极。
第2电压检测电路20具有比较器电路21、和向比较器电路21提供基准电压的基准电压电路22。
比较器电路21具有由同相输入端子和反相输入端子构成的两个输入端和一个输出端。在比较器电路21的输出侧设定有作为第2电压检测电路20的输出端的节点N4。第2电压检测电路20的输出端在节点N4处与逻辑电路50的两个输入端的一方连接。此外，节点N4和作为第2NMOS晶体管的NMOS晶体管Tr2的栅极经由反相器41连接。
基准电压电路22的一端与比较器电路21的同相输入端子连接，另一端与GND连接。
分压电路30通过将作为多个的一例的3个电阻31、32、33串联连接而构成。电阻31的一端与电源1连接，电阻31的另一端与电阻32的一端连接，电阻32的另一端与电阻33的一端连接，电阻33的另一端与GND连接。连接电阻31的另一端和电阻32的一端的连接点是节点N1。连接电阻32的另一端和电阻33的一端的连接点是节点N2。
根据所述结构，分压电路30将电源1与GND之间的电压分压为第1分压电压和第2分压电压。即，分压电路30具有作为能够取出第1分压电压的第1节点的节点N1和作为能够取出第2分压电压的第2节点的节点N2。节点N1与比较器电路21的两个输入端中的反相输入端子连接。节点N2与第1NMOS晶体管Tr1的栅极连接。
逻辑电路50是根据输入信号进行规定的逻辑运算并以高电平(High)或低电平(Low)输出运算结果的电路。逻辑电路50例如具有两个输入端和一个输出端。逻辑电路50的两个输入端中的第1输入端与节点N4连接，第2输入端与节点N3连接。逻辑电路50的输出端与输出电路60的输入端连接。逻辑电路50的结构可以根据想执行的逻辑运算而从各种结构中适当选择。
输出电路60是将输入信号调整为考虑到与电压检测器100的输出端子OUT连接的外部电路(省略图示)的输出信号的电路。
接下来，对电压检测器100的作用进行说明。图2是电压检测器100(图1)中的电压的时序图。图3是第1和第2NMOS晶体管Tr1、Tr2的时序图。
这里，在图2的时序图中，纵轴是电压的相对值，横轴是时间T。此外，在图2中，记载了表示电源电压的VDD、表示节点N1处的电压的VDE1、表示节点N3处的电压的VOVER、表示节点N4处的电压的VCOMP、表示基准电压电路22的输出电压即基准电压的VREF、以及表示输出端子OUT处的电压的VOUT。
在图3的时序图中，纵轴是第1和第2NMOS晶体管Tr1、Tr2的工作状态，横轴是时间T。另外，图3的横轴所示的时间范围与图2的横轴所示的时间范围相同。即，图3的横轴所示的T＝t1、t2、t3是与图2的横轴所示的T＝t1、t2、t3相同的时间。
在VDD处于通常状态的情况下(T＜t1)，在第2电压检测电路20中，对于比较器电路21而言，如图2所示，作为第1分压电压的VDE1比VREF高，因此VCOMP为低电平。该情况下，对第2NMOS晶体管Tr2的栅极施加将VCOMP反转后的高电平。在第1电压检测电路10中，如图3所示，第1和第2NMOS晶体管Tr1、Tr2分别截止和导通。因此，VOVER成为高电平，输出与VDD成比例的电压、即斜率(每单位时间的电压降)与VDD相同的电压。此外，VOUT成为高电平，从输出端子OUT输出与VDD成比例的电压。
接着，在电源电压VDD下降而从通常状态转变为低电压状态的情况下(t1≤T＜t2)，如图2所示，VDE1变得比作为第1阈值电压的VREF低。因此，在第2电压检测电路20中，在时间T＝t1时，VCOMP从低电平转变为高电平。此外，在第1电压检测电路10中，如图3所示，随着VCOMP的转变，第2NMOS晶体管Tr2在时间T＝t1时截止(OFF)。另一方面，第1NMOS晶体管Tr1维持截止状态。因此，VOVER维持高电平。此外，随着VCOMP的转变，VOUT转变为低电平。当VOUT转变为低电平时，电压检测器100向外部电路发送复位信号。
接着，在电源电压VDD上升而从低电压状态恢复到通常状态的情况下(t2≤T＜t3)，如图2所示，在时间T＝t2时，VDE1变得比VREF高。当VDE1变得比VREF高时，VCOMP转变为低电平。如图3所示，随着VCOMP的转变，第2NMOS晶体管Tr2在时间T＝t2时导通。另一方面，第1NMOS晶体管Tr1维持截止状态。因此，VOVER维持高电平。随着VCOMP的转变，VOUT在时间T＝t2时转变为高电平。当VOUT转变为高电平时，电压检测器100解除向外部电路发送的复位信号。
接着，在电源电压进一步上升，VDD从通常状态转变为高电压状态的情况下(T≥t3)，如图2所示，在时间T＝t2以后，VDE1比VREF高，因此VCOMP维持低电平。此外，如图3所示，第1NMOS晶体管Tr1在时间T＝t3时导通。即，施加于栅极的节点N2的电压超过作为第2阈值电压的第1NMOS晶体管Tr1的阈值电压。这里，通过将流过第1和第2NMOS晶体管Tr1、Tr2的灌电流值设定得比恒流源11的电流值大，VOVER转变为低电平。随着VOVER的转变，VOUT在时间T＝t3时转变为低电平。当VOUT转变为低电平时，电压检测器100向外部电路发送复位信号。
根据第1实施方式，由于第1电压检测电路10和第2电压检测电路20共用一个分压电路30，因此能够简化电路结构，能够在不损害低电压状态以及高电压状态的检测功能的情况下减少消耗电流。此外，由于具有结构比第2电压检测电路20简化了的第1电压检测电路10，因此能够减少消耗电流。即，即使在必须以有限的电力量进行工作的状况下，也能够在不损害低电压状态以及高电压状态的检测功能的情况下延长能够工作的时间。
[第2实施方式]
图4是本发明的第2实施方式的电压检测器200的电路图。电压检测器200例如具备作为高电压检测电路的第2电压检测电路20、作为低电压检测电路的第3电压检测电路70、分压电路30、反相器42、逻辑电路50以及输出电路60。电压检测器200相对于电压检测器100，虽然在具备第3电压检测电路70来代替第1电压检测电路10这方面、以及第3电压检测电路70检测比第2电压检测电路20低的电压这方面不同，但是其它方面相同。因此，在该第2实施方式中，以第3电压检测电路70为中心进行说明，而省略与电压检测器100重复的说明。
作为低电压检测电路的第3电压检测电路70例如具有PMOS晶体管Tr4、电阻72、NMOS晶体管Tr3以及恒流源74。
PMOS晶体管Tr4的源极与电源1连接，漏极与电阻72的一端连接。电阻72的另一端与NMOS晶体管Tr3的漏极连接。
NMOS晶体管Tr3的源极与恒流源74的一端连接。此外，恒流源74的另一端与GND连接。此外，在NMOS晶体管Tr3的漏极设定有作为第3电压检测电路70的输出端的节点N6。第3电压检测电路70的输出端与逻辑电路50中的第2输入端连接。
此外，PMOS晶体管Tr4的栅极经由反相器42与节点N4连接。NMOS晶体管Tr3的栅极与分压电路30的节点N2连接。
接下来，对电压检测器200的作用进行说明。图5是电压检测器200(图4)中的电压的时序图。图6是NMOS晶体管Tr3和PMOS晶体管Tr4的时序图。
这里，在图5的时序图中，纵轴是电压的相对值，横轴是时间T。此外，在图5中，与图2同样地记载了VDD、VDE1、VREF、VCOMP和VOUT、以及表示节点N6处的电压的VOVER。
另外，图5和图6分别是与图2和图3相同的图。即，图6的横轴所示的T＝t4、t5、t6是与图5的横轴所示的T＝t4、t5、t6相同的时间。
在VDD处于通常状态的情况下(T＜t4)，如图5所示，VDE1比VREF低。因此，VCOMP为高电平。该情况下，对PMOS晶体管Tr4的栅极施加将VCOMP反转后的低电平。如图6所示，NMOS晶体管Tr3和PMOS晶体管Tr4均导通。该情况下，由于恒流源74的电流流过电阻72而发生电压降，因此VOVER为低电平。VOVER成为低电平的结果是，VOUT成为高电平，从电压检测器200输出与VDD成比例的电压。
接着，在电源电压VDD进一步下降而从通常状态转变为低电压状态的情况下(t4≤T＜t5)，如图5所示，保持VDE1比VREF低的状态，VCOMP维持高电平。此外，如图6所示，NMOS晶体管Tr3在时间T＝t4时从导通转变为截止。即，施加于栅极的节点N2的电压变得比作为第2阈值电压的NMOS晶体管Tr3的阈值电压低。另一方面，PMOS晶体管Tr4维持导通状态。因此，VOVER在时间T＝t4时从低电平转变为高电平。随着VOVER的转变，VOUT转变为低电平。当VOUT转变为低电平时，电压检测器200向外部电路发送复位信号。
接着，在电源电压上升，VDD从低电压状态恢复到通常状态的情况下(t5≤T＜t6)，VDE1仍然比VREF低，因此VCOMP维持高电平。如图6所示，NMOS晶体管Tr3在时间T＝t5时从截止转变为导通。另一方面，PMOS晶体管Tr4维持导通状态。因此，VOVER转变为低电平。VOVER转变为低电平的结果是，VOUT成为高电平，从电压检测器200输出与VDD成比例的电压。当VOUT转变为高电平时，电压检测器200解除向外部电路发送的复位信号。
接着，在电源电压进一步上升，VDD从通常状态转变为高电压状态的情况下(T≥t6)，如图5所示，在时间T＝t6时，VDE1变得比作为第1阈值电压的VREF高。当VDE1变得比VREF高时，VCOMP转变为低电平。此外，如图6所示，随着VCOMP的转变，PMOS晶体管Tr4在时间T＝t6时截止。这时，VOVER维持低电平。随着VCOMP的转变，VOUT在时间T＝t6时转变为低电平。当VOUT转变为低电平时，电压检测器200向外部电路发送复位信号。
根据第2实施方式，由于第3电压检测电路70和第2电压检测电路20共用一个分压电路30，因此能够简化电路结构，能够在不损害低电压状态以及高电压状态的检测功能的情况下减少消耗电流。此外，由于具有结构比第2电压检测电路20简化了的第3电压检测电路70，因此能够减少消耗电流。即，即使在必须以有限的电力量进行工作的状况下，也能够在不损害低电压状态以及高电压状态的检测功能的情况下延长能够工作的时间。
另外，本发明不限于上述的实施方式，在实施阶段，除了上述的例子以外，还能够以各种方式实施，在不脱离发明主旨的范围内，可以进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围和主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。
例如，也可以设定为，VOUT在VDD下降时(例如，图2中的时间T＝t1)和上升时(例如，图2中的时间T＝t2)，反转的电压存在差异。即，本实施方式的电压检测器也可以具有迟滞特性。
电压检测器具有迟滞特性的结构例如可以通过使电阻31、32、33(图1)中的至少一个为可变电阻、或者在分压回路30(图1)中追加设置开关来实现。此外，如图7所例示的，开关也可以是NMOS晶体管35。在图7所示的分压电路30A中，电阻33是通过将电阻33a和电阻33b串联连接而构成的，作为电阻33a、33b的连接点的节点N7与NMOS晶体管35的漏极连接。此外，NMOS晶体管35的源极与GND连接，栅极与节点N4连接。
此外，对于电压检测器200(图4)，也可以省略PMOS晶体管Tr4(图4)和反相器42(图4)而构成电压检测器。即，也可以构成如图8所示的具备作为低电压检测电路的第4电压检测电路70A来代替电压检测器200中的第3电压检测电路70(图4)的电压检测器200A。电压检测器200A相对于电压检测器200，虽然VOVER(图5)的时间T＝t6以后的误差在电压高的方向上稍微增大，但能够简化低电压检测电路的结构。
另外，在电压检测器100中，反相器41相对于第2电压检测电路20和逻辑电路50的任何一个都被配设成独立的构成要素，但不限于此。只要输入到第2NMOS晶体管Tr2的栅极的电压为相对于比较器电路21的输出电压反转的电压，就可以将反相器41内置在第2电压检测电路20和逻辑电路50中的任何一个中。电压检测器200中的反相器42也与电压检测器100中的反相器41同样。
另外，比较器电路21也可以具有迟滞特性。此外，电压检测器100、200、200A也可以省略输出电路60而构成。

Claims (4)

1.一种电压检测器，所述电压检测器具备检测比第1阈值电压低的电压的低电压检测电路和检测比第2阈值电压高的电压的高电压检测电路，其特征在于，
所述电压检测器具备将所监视的电压分压为第1分压电压和第2分压电压的分压电路，
所述分压电路具有：
能够取出所述第1分压电压的第1节点；和
能够取出所述第2分压电压的第2节点，
所述低电压检测电路和所述高电压检测电路中的一方具有比较器电路，该比较器电路包含与所述第1节点连接的第1输入端以及输入基准电压的第2输入端，
所述低电压检测电路和所述高电压检测电路中的另一方具有：
第1NMOS晶体管，其包含被施加所述第2分压电压的栅极；和
恒流源，其一端与所述第1NMOS晶体管连接。
2.根据权利要求1所述的电压检测器，其中，
所述低电压检测电路构成为借助所述比较器电路检测所述第1分压电压比所述第1阈值电压低的情况，
所述高电压检测电路构成为借助所述第1NMOS晶体管和所述恒流源检测所述第2分压电压比第2阈值电压高的情况，
所述恒流源的所述一端与所述第1NMOS晶体管的漏极连接，另一端与电源连接，
所述高电压检测电路还具有：
第2NMOS晶体管；和
输出端，其被设定在所述第1NMOS晶体管的漏极，其中，
所述第2NMOS晶体管包含：
漏极，其与所述第1NMOS晶体管的源极连接；
源极，其与接地节点连接；以及
栅极，其被施加将所述比较器电路的输出反转后的电压，
所述第1NMOS晶体管在所述第2分压电压比所述第2阈值电压高时导通，在所述第2分压电压比第2阈值电压低时截止。
3.根据权利要求1所述的电压检测器，其中，
所述高电压检测电路构成为借助所述比较器电路检测所述第1分压电压比所述第1阈值电压高的情况，
所述低电压检测电路构成为借助所述第1NMOS晶体管和所述恒流源检测所述第2分压电压比所述第2阈值电压低的情况，
所述恒流源的另一端与接地节点连接，
所述第1NMOS晶体管的漏极经由电阻与电源连接，所述第1NMOS晶体管的源极与所述恒流源的所述一端连接，所述第1NMOS晶体管的栅极与所述第2节点连接，此外，所述第1NMOS晶体管在所述第2分压电压比所述第2阈值电压低时截止，在所述第2分压电压比第2阈值电压高时导通，
所述低电压检测电路还具有设定在所述第1NMOS晶体管的漏极的输出端。
4.根据权利要求3所述的电压检测器，其中，
所述电压检测器还具有连接在所述电源与所述电阻之间的PMOS晶体管，
所述PMOS晶体管的源极与所述电源连接，所述PMOS晶体管的漏极经由所述电阻与所述第1NMOS晶体管的漏极连接，所述PMOS晶体管的栅极被施加将所述比较器电路的输出反转后的电压。
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