TWI818150B

TWI818150B - 電壓偵測器

Info

Publication number: TWI818150B
Application number: TW109104033A
Authority: TW
Inventors: 鈴木照夫
Original assignee: 日商艾普凌科有限公司
Priority date: 2019-03-11
Filing date: 2020-02-10
Publication date: 2023-10-11
Also published as: CN111693759A; CN111693759B; KR20200108786A; JP7209559B2; US11105830B2; JP2020148464A; TW202033969A; US20200292582A1

Abstract

本發明的電壓偵測器100包括第一電壓檢測電路10、第二電壓檢測電路20及分壓電路30。分壓電路30具有可導出第一分壓電壓的第一節點N1及可導出第二分壓電壓的第二節點N2。第二電壓檢測電路20具有比較器電路21，該比較器電路21包含與第一節點N1連接的第一輸入端、及被輸入基準電壓的第二輸入端。第一電壓檢測電路10具有：第一NMOS電晶體Tr1，包含被施加第二分壓電壓的閘極；以及定電流源11，一端與第一NMOS電晶體Tr1連接。第一NMOS電晶體Tr1構成為，當第二分壓電壓高於第二臨限值電壓時導通，當第二分壓電壓低於第二臨限值電壓時斷開。

Description

電壓偵測器

本發明是有關於一種電壓偵測器（voltage detector）。

一般而言，電壓偵測器連接於電源，對電源電壓的變動進行監測。另外，電壓偵測器在電源電壓超過規定電壓而變動時，向所連接的被驅動電路輸出重設（reset）訊號。當被驅動電路收到重設訊號時，停止運作。此種電壓偵測器例如記載於專利文獻1中。

專利文獻1所記載的電壓偵測器包括：低電壓檢測電路，當低於電壓低的一側的基準位準（VL）時，輸出重設訊號；以及高電壓檢測電路，當超過電壓高的一側的基準位準（VH）時，輸出重設訊號。該電壓偵測器在電源電壓（Vo）低於電壓低的一側的基準位準（VL）的情況及超過電壓高的一側的基準位準（VH）的情況下，輸出重設訊號而對被驅動電路進行重設。 [現有技術文獻] [專利文獻]

專利文獻1：日本專利特開2006-211297號公報

[發明所欲解決之課題]

然而，所述電壓偵測器中，高電壓檢測電路及低電壓檢測電路分別包含分壓電路、基準電壓電路及比較器（comparator）電路，電路數量多。因而，所述電壓偵測器中，消耗電流多。因此，本發明的目的在於提供一種消耗電流少的電壓偵測器。 [解決課題之手段]

為了解決所述課題，本發明的實施例的電壓偵測器包括：低電壓檢測電路，檢測較第一臨限值電壓低的電壓；以及高電壓檢測電路，檢測較第二臨限值電壓高的電壓，所述電壓偵測器包括將所監測的電壓分壓為第一分壓電壓與第二分壓電壓的分壓電路，所述分壓電路具有可導出所述第一分壓電壓的第一節點（node）、及可導出所述第二分壓電壓的第二節點，所述低電壓檢測電路及所述高電壓檢測電路的其中一者具有比較器電路，所述比較器電路包含與所述第一節點連接的第一輸入端、及被輸入基準電壓的第二輸入端，所述低電壓檢測電路及所述高電壓檢測電路的另一者具有：N通道金屬氧化物半導體（N-channel Metal Oxide Semiconductor，NMOS）電晶體，包含被施加所述第二分壓電壓的閘極；以及定電流源，一端與所述NMOS電晶體連接。 [發明的效果]

根據本發明，由於可減少電路數量，因而可減少消耗電流。

以下，參照圖式來說明本發明的實施形態的電壓偵測器。電壓偵測器例如對電源等監測對象的電壓進行監測，檢測監測對象的電壓處在介於規定範圍的通常狀態、較規定範圍低的低電壓狀態及較規定範圍高的高電壓狀態的哪一種狀態。在輸出端子連接有外部電路的情況下，電壓偵測器在轉變為低電壓狀態或高電壓狀態時，例如將重設訊號等基於低電壓狀態或高電壓狀態的訊號輸出至外部電路。

[第一實施形態] 圖1是本發明的第一實施形態的電壓偵測器100的電路圖。電壓偵測器100例如包括：作為高電壓檢測電路的第一電壓檢測電路10、作為低電壓檢測電路的第二電壓檢測電路20、分壓電路30、反相器（inverter）41、邏輯電路50及輸出電路60。

第一電壓檢測電路10具有供給定電流的定電流源11與第一NMOS電晶體Tr1、第二NMOS電晶體Tr2。定電流源11與第一NMOS電晶體Tr1、第二NMOS電晶體Tr2連接於電源1與作為接地節點的大地（以下稱作「GND」）間。定電流源11的一端連接於電源1，另一端與第一NMOS電晶體Tr1的汲極連接。第一NMOS電晶體Tr1的源極與第二NMOS電晶體Tr2的汲極連接。另外，第二NMOS電晶體Tr2的源極連接於GND。在第一NMOS電晶體Tr1的汲極，設定有作為第一電壓檢測電路10的輸出端的節點N3。

第二電壓檢測電路20具有比較器電路21以及對比較器電路21給予基準電壓的基準電壓電路22。比較器電路21具有包含非反相輸入端子及反相輸入端子的兩個輸入端與一個輸出端。在比較器電路21的輸出側，設定有作為第二電壓檢測電路20的輸出端的節點N4。第二電壓檢測電路20的輸出端在節點N4處，與邏輯電路50的兩個輸入端的其中一個連接。另外，節點N4與作為第二NMOS電晶體的NMOS電晶體Tr2的閘極經由反相器41而連接。基準電壓電路22的一端與比較器電路21的非反相輸入端子，另一端連接於GND。

分壓電路30藉由將作為多個的一例的三個電阻31、32、33串聯連接而構成。電阻31的一端連接於電源1，電阻31的另一端連接於電阻32的一端，電阻32的另一端連接於電阻33的一端，電阻33的另一端連接於GND。將電阻31的另一端與電阻32的一端予以連接的連接點為節點N1。將電阻32的另一端與電阻33的一端予以連接的連接點為節點N2。藉由所述構成，分壓電路30將電源1與GND之間的電壓分壓為第一分壓電壓及第二分壓電壓。即，分壓電路30具有作為可導出第一分壓電壓的第一節點的節點N1、與作為可導出第二分壓電壓的第二節點的節點N2。節點N1與比較器電路21的兩個輸入端中的反相輸入端子連接。節點N2與第一NMOS電晶體Tr1的閘極連接。

邏輯電路50是基於輸入訊號來進行規定的邏輯運算，並將運算結果以高（high）或低（low）予以輸出的電路。邏輯電路50例如具有兩個輸入端與一個輸出端。邏輯電路50的兩個輸入端中的第一輸入端與節點N4連接，第二輸入端與節點N3連接。邏輯電路50的輸出端連接於輸出電路60的輸入端。邏輯電路50的構成可根據欲執行的邏輯運算而從各種構成中適當選擇。

輸出電路60是如下所述的電路，即，將輸入訊號調整為考慮到連接於電壓偵測器100的輸出端子OUT的外部電路（省略圖示）的輸出訊號。

接下來，對電壓偵測器100的作用進行說明。圖2是電壓偵測器100（圖1）的電壓的時序圖。圖3是第一NMOS電晶體Tr1及第二NMOS電晶體Tr2的時序圖。

此處，圖2的時序圖中，縱軸為電壓的相對值，橫軸為時間T。另外，圖2中，記載有表示電源電壓的VDD、表示節點N1處的電壓的VDE1、表示節點N3處的電壓的VOVER、表示節點N4處的電壓的VCOMP、表示基準電壓電路22的輸出電壓即基準電壓的VREF、及表示輸出端子OUT處的電壓的VOUT。圖3的時序圖中，縱軸為第一NMOS電晶體Tr1及第二NMOS電晶體Tr2的運作狀態，橫軸為時間T。再者，圖3的橫軸所示的時間範圍與圖2的橫軸所示的時間範圍相同。即，圖3的橫軸所示的T＝t1、t2、t3與圖2的橫軸所示的T＝t1、t2、t3為相同的時間。

當VDD處於通常狀態時（T＜t1），於第二電壓檢測電路20中，如圖2所示，比較器電路21由於作為第一分壓電壓的VDE1高於VREF，因此VCOMP為低。此時，對第二NMOS電晶體Tr2的閘極，施加使VCOMP反相的高。於第一電壓檢測電路10中，如圖3所示，第一NMOS電晶體Tr1及第二NMOS電晶體Tr2分別為斷開及導通。因而，VOVER變為高，輸出與VDD成比例的電壓，即，斜度（每單位時間的電壓下降）與VDD相等的電壓。另外，VOUT變為高，從輸出端子OUT輸出與VDD成正比的電壓。

繼而，當電源電壓VDD下降而從通常狀態轉變為低電壓狀態時（t1≦T＜t2），如圖2所示，VDE1變得低於作為第一臨限值電壓的VREF。因而，第二電壓檢測電路20中，在時間T＝t1，VCOMP由低轉變為高。另外，第一電壓檢測電路10中，如圖3所示，第二NMOS電晶體Tr2隨著VCOMP的轉變，在時間T＝t1斷開（OFF）。另一方面，第一NMOS電晶體Tr1維持斷開狀態。因而，VOVER維持高。另外，隨著VCOMP的轉變，VOUT轉變為低。當VOUT轉變為低時，電壓偵測器100向外部電路發送重設訊號。

繼而，當電源電壓VDD上升而從低電壓狀態恢復為通常狀態時（t2≦T＜t3），如圖2所示，在時間T＝t2，VDE1變得高於VREF。當VDE1變得高於VREF時，VCOMP轉變為低。如圖3所示，第二NMOS電晶體Tr2隨著VCOMP的轉變，在時間T＝t2導通。另一方面，第一NMOS電晶體Tr1維持斷開狀態。因而，VOVER維持高。隨著VCOMP的轉變，VOUT在時間T＝t2轉變為高。當VOUT轉變為高時，電壓偵測器100解除向外部電路發送的重設訊號。

繼而，當電源電壓進一步上升而VDD從通常狀態轉變為高電壓狀態時（T≧t3），如圖2所示，在時間T＝t2以後，VDE1高於VREF，因此VCOMP維持低。另外，如圖3所示，第一NMOS電晶體Tr1在時間T＝t3導通。即，施加於閘極的節點N2的電壓超過作為第二臨限值電壓的第一NMOS電晶體Tr1的臨限值電壓。此處，藉由將流向第一NMOS電晶體Tr1及第二NMOS電晶體Tr2的汲入（sink）電流值設定為大於定電流源11的電流值，從而VOVER轉變為低。隨著VOVER的轉變，VOUT在時間T＝t3轉變為低。當VOUT轉變為低時，電壓偵測器100向外部電路發送重設訊號。

根據第一實施形態，由第一電壓檢測電路10及第二電壓檢測電路20共用一個分壓電路30，因此可簡化電路構成，從而可減少消耗電流而不會損及低電壓狀態及高電壓狀態的檢測功能。另外，由於具有構成較第二電壓檢測電路20經簡化的第一電壓檢測電路10，因此可減少消耗電流。即，即使在不得不以有限的電力量來運作的狀況下，亦可延長可運作時間而不會損及低電壓狀態及高電壓狀態的檢測功能。

[第二實施形態] 圖4是本發明的第二實施形態的電壓偵測器200的電路圖。電壓偵測器200例如包括作為高電壓檢測電路的第二電壓檢測電路20、作為低電壓檢測電路的第三電壓檢測電路70、分壓電路30、反相器42、邏輯電路50及輸出電路60。電壓偵測器200相對於電壓偵測器100，不同之處在於取代第一電壓檢測電路10而具備第三電壓檢測電路70、及第三電壓檢測電路70檢測較第二電壓檢測電路20低的電壓，其他方面相同。因此，本第二實施形態中，以第三電壓檢測電路70為中心進行說明，而省略關於與電壓偵測器100重覆的說明。

作為低電壓檢測電路的第三電壓檢測電路70例如具有PMOS電晶體Tr4、電阻72、NMOS電晶體Tr3及定電流源74。

PMOS電晶體Tr4的源極連接於電源1，汲極與電阻72的一端連接。電阻72的另一端與NMOS電晶體Tr3的汲極連接。 NMOS電晶體Tr3的源極與定電流源74的一端連接。另外，定電流源74的另一端連接於GND。另外，在NMOS電晶體Tr3的汲極，設定有作為第三電壓檢測電路70的輸出端的節點N6。第三電壓檢測電路70的輸出端與邏輯電路50的第二輸入端連接。

另外，PMOS電晶體Tr4的閘極經由反相器42而與節點N4連接。NMOS電晶體Tr3的閘極與分壓電路30的節點N2連接。

接下來，對電壓偵測器200的作用進行說明。圖5是電壓偵測器200（圖4）的電壓的時序圖。圖6是NMOS電晶體Tr3及PMOS電晶體Tr4的時序圖。

此處，圖5的時序圖中，縱軸為電壓的相對值，橫軸為時間T。另外，圖5中，與圖2同樣地記載有VDD、VDE1、VREF、VCOMP及VOUT與表示節點N6處的電壓的VOVER。再者，圖5及圖6是分別與圖2及圖3相同的圖。即，圖6的橫軸所示的T＝t4、t5、t6與圖5的橫軸所示的T＝t4、t5、t6為相同的時間。

當VDD處於通常狀態時（T＜t4），如圖5所示，VDE1低於VREF。因而，VCOMP為高。此時，對於PMOS電晶體Tr4的閘極，施加使VCOMP反相的低。如圖6所示，NMOS電晶體Tr3及PMOS電晶體Tr4均為導通。此時，因定電流源74的電流流經電阻72而產生電壓下降，因此VOVER為低。VOVER為低的結果是，VOUT變為高，從電壓偵測器200輸出與VDD成比例的電壓。

繼而，當電源電壓VDD進一步下降而從通常狀態轉變為低電壓狀態時（t4≦T＜t5），如圖5所示，VDE1仍低於VREF，VCOMP維持高。另外，如圖6所示，NMOS電晶體Tr3在時間T＝t4由導通轉變為斷開。即，施加至閘極的節點N2的電壓變得低於作為第二臨限值電壓的NMOS電晶體Tr3的臨限值電壓。另一方面，PMOS電晶體Tr4維持導通狀態。因而，VOVER在時間T＝t4由低轉變為高。隨著VOVER的轉變，VOUT轉變為低。當VOUT轉變為低時，電壓偵測器200向外部電路發送重設訊號。

繼而，當電源電壓上升而VDD從低電壓狀態恢復為通常狀態時（t5≦T＜t6），VDE1依然低於VREF，因此VCOMP維持高。如圖6所示，NMOS電晶體Tr3在時間T＝t5，由斷開轉變為導通。另一方面，PMOS電晶體Tr4維持導通狀態。因而，VOVER轉變為低。VOVER轉變為低的結果是，VOUT變為高，從電壓偵測器200輸出與VDD成比例的電壓。當VOUT轉變為高時，電壓偵測器200解除向外部電路發送的重設訊號。

繼而，當電源電壓進一步上升而VDD從通常狀態轉變為高電壓狀態時（T≧t6），如圖5所示，在時間T＝t6，VDE1變得高於作為第一臨限值電壓的VREF。當VDE1變得高於VREF時，VCOMP轉變為低。另外，如圖6所示，隨著VCOMP的轉變，PMOS電晶體Tr4在時間T＝t6斷開。此時，VOVER維持低。隨著VCOMP的轉變，VOUT在時間T＝t6轉變為低。當VOUT轉變為低時，電壓偵測器200向外部電路發送重設訊號。

根據第二實施形態，由第三電壓檢測電路70及第二電壓檢測電路20共用一個分壓電路30，因此可簡化電路構成，從而可減少消耗電流而不會損及低電壓狀態及高電壓狀態的檢測功能。另外，由於具有構成較第二電壓檢測電路20經簡化的第三電壓檢測電路70，因此可減少消耗電流。即，即使在不得不以有限的電力量來運作的狀況下，亦可延長可運作時間而不會損及低電壓狀態及高電壓狀態的檢測功能。

再者，本發明並不就此限定於所述實施形態，在實施階段，除了所述示例以外，亦能以各種形態來實施，可在不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施形態或其變形包含於發明的範圍或主旨，並且包含於申請專利範圍所記載的發明及其均等的範圍。

例如，亦可採用下述設定：VOUT在VDD的下降時（例如圖2中的時間T＝t1）與上升時（例如圖2中的時間T＝t2），反相的電壓存在差異。即，本實施形態的電壓偵測器亦可具有遲滯（hystersis）特性。

電壓偵測器具有遲滯特性的構成例如可藉由將電阻31、電阻32、電阻33（圖1）中的至少一個設為可變電阻，或者對分壓電路30（圖1）追設開關而達成。另外，開關亦可如圖7所例示般為NMOS電晶體35。圖7所示的分壓電路30A中，電阻33是將電阻33a與電阻33b串聯連接而構成，電阻33a、電阻33b的連接點即節點N7與NMOS電晶體35的汲極相連接。另外，NMOS電晶體35的源極連接於GND，閘極與節點N4連接。

進而，亦可相對於電壓偵測器200（圖4）省略PMOS電晶體Tr4（圖4）及反相器42（圖4）而構成電壓偵測器。即，亦可構成電壓偵測器200A，該電壓偵測器200A取代電壓偵測器200的第三電壓檢測電路70（圖4），而具備圖8所示的、作為低電壓檢測電路的第四電壓檢測電路70A。相對於電壓偵測器200，電壓偵測器200A儘管VOVER（圖5）的時間T＝t6以後的誤差會朝電壓高的方向稍稍變大，但可簡化低電壓檢測電路的構成。

再者，於電壓偵測器100中，反相器41是作為相對於第二電壓檢測電路20及邏輯電路50均獨立的構成元件而配設，但並不限於此。只要對第二NMOS電晶體Tr2的閘極輸入的電壓是相對於比較器電路21的輸出電壓而反相的電壓，則反相器41被編入第二電壓檢測電路20及邏輯電路50中的哪一個皆可。對於電壓偵測器200的反相器42，亦與電壓偵測器100的反相器41相同。

再者，比較器電路21亦可具有遲滯特性。另外，電壓偵測器100、電壓偵測器200、電壓偵測器200A亦可省略輸出電路60而構成。

1:電源 10:第一電壓檢測電路 11:定電流源 20:第二電壓檢測電路 21:比較器電路 22:基準電壓電路 30、30A:分壓電路 31、32、33、33a、33b、72:電阻 35:NMOS電晶體 41、42:反相器 50:邏輯電路 60:輸出電路 70:第三電壓檢測電路 70A:第四電壓檢測電路 74:定電流源 100、200、200A:電壓偵測器 GND:大地 N1:節點（第一節點） N2:節點（第二節點） N3、N4、N6、N7:節點 OUT:輸出端子 T、t1～t6:時間 Tr1:NMOS電晶體（第一NMOS電晶體） Tr2:NMOS電晶體（第二NMOS電晶體） Tr3:NMOS電晶體 Tr4:PMOS電晶體 VCOMP:節點N4處的電壓 VDD:電源電壓 VDE1:節點N1處的電壓 VOUT:輸出端子OUT處的電壓 VOVER:節點N3處的電壓 VREF:基準電壓

圖1是第一實施形態的電壓偵測器的電路圖。圖2是第一實施形態的電壓偵測器的時序圖。圖3是第一實施形態的電壓偵測器的NMOS電晶體的時序圖。圖4是第二實施形態的電壓偵測器的電路圖。圖5是第二實施形態的電壓偵測器的時序圖。圖6是第二實施形態的電壓偵測器的NMOS電晶體的時序圖。圖7是表示第一實施形態的電壓偵測器的分壓電路的變形例的局部電路圖。圖8是表示第二實施形態的電壓偵測器的變形例的電路圖。

1:電源

10:第一電壓檢測電路

11:定電流源

20:第二電壓檢測電路

21:比較器電路

22:基準電壓電路

30:分壓電路

31、32、33:電阻

41:反相器

50:邏輯電路

60:輸出電路

100:電壓偵測器

GND:大地

N1~N4:節點

OUT:輸出端子

Tr1:NMOS電晶體(第一NMOS電晶體)

Tr2:NMOS電晶體(第二NMOS電晶體)

VDD:電源電壓

VREF:基準電壓

Claims

一種電壓偵測器，包括：低電壓檢測電路，檢測較第一臨限值電壓低的電壓；以及高電壓檢測電路，檢測較第二臨限值電壓高的電壓，所述電壓偵測器的特徵在於，包括將所監測的電壓分壓為第一分壓電壓與第二分壓電壓的分壓電路，所述分壓電路具有能夠導出所述第一分壓電壓的第一節點、及能夠導出所述第二分壓電壓的第二節點，所述低電壓檢測電路及所述高電壓檢測電路的其中一者具有比較器電路，所述比較器電路包含與所述第一節點連接的第一輸入端、及被輸入基準電壓的第二輸入端，所述低電壓檢測電路及所述高電壓檢測電路的另一者具有：第一N通道金屬氧化物半導體電晶體，包含被施加所述第二分壓電壓的閘極；以及定電流源，一端與所述第一N通道金屬氧化物半導體電晶體連接。
如請求項1所述的電壓偵測器，其中所述低電壓檢測電路構成為，經由所述比較器電路來檢測所述第一分壓電壓低於所述第一臨限值電壓的情況，所述高電壓檢測電路構成為，經由所述第一N通道金屬氧化物半導體電晶體與所述定電流源，來檢測所述第二分壓電壓高於第二臨限值電壓的情況，所述定電流源的所述一端與所述第一N通道金屬氧化物半導體電晶體的汲極連接，另一端連接於電源，所述高電壓檢測電路更具有：第二N通道金屬氧化物半導體電晶體，包含與所述第一N通道金屬氧化物半導體電晶體的源極連接的汲極、與接地節點連接的源極、及被施加使所述比較器電路的輸出反相的電壓的閘極；以及輸出端，被設定於所述第一N通道金屬氧化物半導體電晶體的汲極，所述第一N通道金屬氧化物半導體電晶體當所述第二分壓電壓高於所述第二臨限值電壓時導通，當所述第二分壓電壓低於所述第二臨限值電壓時斷開。
如請求項1所述的電壓偵測器，其中所述高電壓檢測電路構成為，經由所述比較器電路來檢測所述第一分壓電壓高於所述第一臨限值電壓的情況，所述低電壓檢測電路構成為，經由所述第一N通道金屬氧化物半導體電晶體與所述定電流源，來檢測所述第二分壓電壓低於所述第二臨限值電壓的情況，所述定電流源的另一端連接於接地節點，所述第一N通道金屬氧化物半導體電晶體的汲極經由電阻而與電源連接，源極與所述定電流源的所述一端連接，閘極連接於所述第二節點，進而，當所述第二分壓電壓低於所述第二臨限值電壓時斷開，當所述第二分壓電壓高於所述第二臨限值電壓時導通，所述低電壓檢測電路更具有設定於所述第一N通道金屬氧化物半導體電晶體的汲極的輸出端。
如請求項3所述的電壓偵測器，更包括：P通道金屬氧化物半導體電晶體，連接於所述電源與所述電阻之間，所述P通道金屬氧化物半導體電晶體的源極連接於所述電源，汲極經由所述電阻而與所述第一N通道金屬氧化物半導體電晶體的汲極連接，且閘極被施加使所述比較器電路的輸出反相的電壓。