KR20200108786A

KR20200108786A - 볼티지 디텍터

Info

Publication number: KR20200108786A
Application number: KR1020200028963A
Authority: KR
Inventors: 데루오 스즈키
Original assignee: 에이블릭 가부시키가이샤
Priority date: 2019-03-11
Filing date: 2020-03-09
Publication date: 2020-09-21
Also published as: US20200292582A1; TW202033969A; JP2020148464A; CN111693759B; US11105830B2; CN111693759A; TWI818150B; JP7209559B2

Abstract

볼티지 디텍터(100)는, 제1 전압 검출 회로(10), 제2 전압 검출 회로(20) 및 분압 회로(30)를 구비한다. 분압 회로(30)는, 제1 분압 전압을 취출(取出) 가능한 제1 노드(N1) 및 제2 분압 전압을 취출 가능한 제2 노드(N2)를 갖는다. 제2 전압 검출 회로(20)는, 제1 노드(N1)와 접속되는 제1 입력단 및 기준 전압이 입력되는 제2 입력단을 포함하는 콤퍼레이터 회로(21)를 갖는다. 제1 전압 검출 회로(10)는, 제2 분압 전압이 인가되는 게이트를 포함하는 제1 NMOS 트랜지스터(Tr1)와, 일단이 제1 NMOS 트랜지스터(Tr1)와 접속되는 정전류원(11)을 갖는다. 제1 NMOS 트랜지스터(Tr1)는, 제2 분압 전압이 제2 역치 전압보다 높으면 온되고, 제2 역치 전압보다 낮으면 오프되도록 구성된다.

Description

볼티지 디텍터{VOLTAGE DETECTOR}

본 발명은, 볼티지 디텍터에 관한 것이다.

일반적으로 볼티지 디텍터는, 전원에 접속되고, 전원 전압의 변동을 감시한다. 또, 볼티지 디텍터는, 소정 전압을 초과하여 전원 전압이 변동한 경우, 접속되는 피구동 회로에 리셋 신호를 출력한다. 피구동 회로는, 리셋 신호를 수신하면, 동작을 정지한다. 이러한 볼티지 디텍터는, 예를 들면, 특허문헌 1에 기재되어 있다.

특허문헌 1에 기재되는 볼티지 디텍터는, 전압이 낮은 측의 기준 레벨(VL)을 밑도는 경우에 리셋 신호를 출력하는 저전압 검출 회로와, 전압이 높은 측의 기준 레벨(VH)을 웃도는 경우에 리셋 신호를 출력하는 고전압 검출 회로를 구비하고 있다. 이 볼티지 디텍터는, 전원 전압(Vo)이, 전압이 낮은 측의 기준 레벨(VL)을 밑도는 경우 및 전압이 높은 측의 기준 레벨(VH)을 웃도는 경우에 리셋 신호를 출력하여 피구동 회로를 리셋한다.

일본국 특허공개 2006-211297호 공보

그러나, 상술한 볼티지 디텍터는, 고전압 검출 회로 및 저전압 검출 회로의 각각이, 분압 회로와, 기준 전압 회로와, 콤퍼레이터 회로를 포함하고 있어, 회로 수가 많다. 따라서, 상술한 볼티지 디텍터에서는, 소비 전류가 많다.

이에, 본 발명은, 소비 전류가 적은 볼티지 디텍터를 제공하는 것을 목적으로 한다.

본 발명의 실시예에 따른 볼티지 디텍터는, 상술한 과제를 해결하기 위해, 제1 역치 전압보다 낮은 전압을 검출하는 저전압 검출 회로와 제2 역치 전압보다 높은 전압을 검출하는 고전압 검출 회로를 구비하는 볼티지 디텍터로서, 감시하는 전압을, 제1 분압 전압과 제2 분압 전압으로 분압하는 분압 회로를 구비하고, 상기 분압 회로는, 상기 제1 분압 전압을 취출(取出) 가능한 제1 노드와, 상기 제2 분압 전압을 취출 가능한 제2 노드를 갖고, 상기 저전압 검출 회로 및 상기 고전압 검출 회로 중 한쪽은, 상기 제1 노드와 접속되는 제1 입력단 및 기준 전압이 입력되는 제2 입력단을 포함하는 콤퍼레이터 회로를 갖고, 상기 저전압 검출 회로 및 상기 고전압 검출 회로 중 다른 쪽은, 상기 제2 분압 전압이 인가되는 게이트를 포함하는 NMOS 트랜지스터와, 일단이 상기 NMOS 트랜지스터와 접속되는 정전류원을 갖는 것을 특징으로 한다.

본 발명에 의하면, 회로 수를 적게 할 수 있기 때문에, 소비 전류를 적게 할 수 있다.

도 1은, 제1 실시형태에 따른 볼티지 디텍터의 회로도이다.
도 2는, 제1 실시형태에 따른 볼티지 디텍터의 타이밍 차트이다.
도 3은, 제1 실시형태에 따른 볼티지 디텍터에 있어서의 NMOS 트랜지스터의 타이밍 차트이다.
도 4는, 제2 실시형태에 따른 볼티지 디텍터의 회로도이다.
도 5는, 제2 실시형태에 따른 볼티지 디텍터의 타이밍 차트이다.
도 6은, 제2 실시형태에 따른 볼티지 디텍터에 있어서의 NMOS 트랜지스터의 타이밍 차트이다.
도 7은, 제1 실시형태에 따른 볼티지 디텍터에 있어서의 분압 회로의 변형예를 나타내는 부분 회로도이다.
도 8은, 제2 실시형태에 따른 볼티지 디텍터의 변형예를 나타내는 회로도이다.

이하, 본 발명의 실시형태에 따른 볼티지 디텍터를, 도면을 참조하여 설명한다. 볼티지 디텍터는, 예를 들면 전원 등의 감시 대상의 전압을 감시하고 있으며, 감시 대상의 전압이, 소정 범위에 있는 통상 상태, 소정 범위보다 낮은 저전압 상태 및 소정 범위보다 높은 고전압 상태 중 어느 한 상태에 있는가를 검출한다. 출력 단자에 외부 회로가 접속되어 있는 경우, 볼티지 디텍터는, 저전압 상태 또는 고전압 상태로 천이하면, 예를 들면, 리셋 신호 등의 저전압 상태 또는 고전압 상태에 의거하는 신호를 외부 회로에 출력한다.

[제1 실시형태]

도 1은, 본 발명의 제1 실시형태에 따른 볼티지 디텍터(100)의 회로도이다. 볼티지 디텍터(100)는, 예를 들면, 고전압 검출 회로로서의 제1 전압 검출 회로(10)와, 저전압 검출 회로로서의 제2 전압 검출 회로(20)와, 분압 회로(30)와, 인버터(41)와, 논리 회로(50)와, 출력 회로(60)를 구비하고 있다.

제1 전압 검출 회로(10)는, 정전류를 공급하는 정전류원(11)과, 제1 및 제2 NMOS 트랜지스터(Tr1, Tr2)를 갖는다. 정전류원(11)과, 제1 및 제2 NMOS 트랜지스터(Tr1, Tr2)는, 전원(1)과 접지 노드로서의 대지(이하, 「GND」라고 한다) 사이에 접속된다. 정전류원(11)은, 일단이 전원(1)에, 타단이 제1 NMOS 트랜지스터(Tr1)의 드레인과 접속된다. 제1 NMOS 트랜지스터(Tr1)의 소스는, 제2 NMOS 트랜지스터(Tr2)의 드레인과 접속된다. 또, 제2 NMOS 트랜지스터(Tr2)의 소스는, GND에 접속된다. 제1 NMOS 트랜지스터(Tr1)의 드레인에는, 제1 전압 검출 회로(10)의 출력단으로서의 노드(N3)가 설정되어 있다.

제2 전압 검출 회로(20)는, 콤퍼레이터 회로(21)와, 콤퍼레이터 회로(21)에 기준 전압을 부여하는 기준 전압 회로(22)를 갖는다.

콤퍼레이터 회로(21)는, 비반전 입력 단자 및 반전 입력 단자로 구성되는 2개의 입력단과, 1개의 출력단을 갖는다. 콤퍼레이터 회로(21)의 출력 측에는, 제2 전압 검출 회로(20)의 출력단인 노드(N4)가 설정되어 있다. 제2 전압 검출 회로(20)의 출력단은, 노드(N4)에 있어서, 논리 회로(50)의 2개의 입력단의 한쪽과 접속되어 있다. 또, 노드(N4)와 제2 NMOS 트랜지스터로서의 NMOS 트랜지스터(Tr2)의 게이트는, 인버터(41)를 통해 접속되어 있다.

기준 전압 회로(22)는, 일단이 콤퍼레이터 회로(21)의 비반전 입력 단자와 접속되고, 타단이 GND에 접속되어 있다.

분압 회로(30)는, 복수 개의 일례인 3개의 저항(31, 32, 33)을 직렬로 접속함으로써 구성된다. 저항(31)의 일단은 전원(1)에 접속되고, 저항(31)의 타단은 저항(32)의 일단에 접속되며, 저항(32)의 타단은 저항(33)의 일단에 접속되고, 저항(33)의 타단은 GND에 접속된다. 저항(31)의 타단과 저항(32)의 일단을 접속한 접속점은, 노드(N1)이다. 저항(32)의 타단과 저항(33)의 일단을 접속한 접속점은, 노드(N2)이다.

상기 구성에 의해, 분압 회로(30)는, 전원(1)과 GND의 사이의 전압을, 제1 분압 전압 및 제2 분압 전압으로 분압하고 있다. 즉, 분압 회로(30)는, 제1 분압 전압을 취출 가능한 제1 노드로서의 노드(N1)와, 제2 분압 전압을 취출 가능한 제2 노드로서의 노드(N2)를 갖고 있다. 노드(N1)는, 콤퍼레이터 회로(21)의 2개의 입력단 중 반전 입력 단자와 접속된다. 노드(N2)는, 제1 NMOS 트랜지스터(Tr1)의 게이트와 접속된다.

논리 회로(50)는, 입력 신호에 의거하여 소정의 논리 연산을 행하여, 연산 결과를 하이(high) 또는 로우(low)로 출력하는 회로이다. 논리 회로(50)는, 예를 들면, 2개의 입력단과, 1개의 출력단을 갖고 있다. 논리 회로(50)의 2개의 입력단 중, 제1 입력단은 노드(N4)와 접속되고, 제2 입력단은 노드(N3)와 접속되어 있다. 논리 회로(50)의 출력단은, 출력 회로(60)의 입력단에 접속되어 있다. 논리 회로(50)의 구성은, 실행하고 싶은 논리 연산에 따라 다양한 구성으로부터 적절히 선택 가능하다.

출력 회로(60)는, 입력 신호를, 볼티지 디텍터(100)의 출력 단자(OUT)에 접속되는 외부 회로(도시 생략)를 고려한 출력 신호로 조정하는 회로이다.

다음에, 볼티지 디텍터(100)의 작용에 대해 설명한다. 도 2는, 볼티지 디텍터(100)(도 1)에 있어서의 전압의 타이밍 차트이다. 도 3은, 제1 및 제2 NMOS 트랜지스터(Tr1, Tr2)의 타이밍 차트이다.

여기서, 도 2의 타이밍 차트에 있어서, 세로축은 전압의 상대치, 가로축은 시간 T이다. 또, 도 2에는, 전원 전압을 나타내는 VDD, 노드(N1)에 있어서의 전압을 나타내는 VDE1, 노드(N3)에 있어서의 전압을 나타내는 VOVER, 노드(N4)에 있어서의 전압을 나타내는 VCOMP, 기준 전압 회로(22)의 출력 전압, 즉 기준 전압을 나타내는 VREF, 및 출력 단자(OUT)에 있어서의 전압을 나타내는 VOUT를 기재하고 있다.

도 3의 타이밍 차트에 있어서, 세로축은 제1 및 제2 NMOS 트랜지스터(Tr1, Tr2)의 동작 상태이며, 가로축은 시간 T이다. 또한, 도 3의 가로축에 나타나 있는 시간 범위는, 도 2의 가로축에 나타나 있는 시간 범위와 동일하다. 즉, 도 3의 가로축에 나타나는 T=t1, t2, t3은, 도 2의 가로축에 나타나 있는 T=t1, t2, t3과 동일한 시간이다.

VDD가 통상 상태에 있는 경우(T＜t1), 제2 전압 검출 회로(20)에 있어서, 콤퍼레이터 회로(21)는, 도 2에 나타나는 바와 같이, 제1 분압 전압으로서의 VDE1이 VREF보다 높으므로, VCOMP는 로우이다. 이 경우, 제2 NMOS 트랜지스터(Tr2)의 게이트에는, VCOMP를 반전시킨 하이가 인가된다. 제1 전압 검출 회로(10)에 있어서, 제1 및 제2 NMOS 트랜지스터(Tr1, Tr2)는, 도 3에 나타나는 바와 같이, 각각, 오프 및 온이다. 따라서, VOVER은, 하이가 되고, VDD에 비례한 전압, 즉 VDD와 기울기(단위 시간당 전압 강하)가 같은 전압을 출력한다. 또, VOUT는, 하이가 되고, VDD에 비례한 전압이, 출력 단자(OUT)로부터 출력된다.

계속해서, 전원 전압 VDD가 강하하여 통상 상태로부터 저전압 상태로 천이하고 있는 경우(t1≤T＜t2), 도 2에 나타나는 바와 같이, VDE1이 제1 역치 전압으로서의 VREF보다 낮아진다. 따라서, 제2 전압 검출 회로(20)에서는, 시간 T=t1에서 VCOMP는 로우로부터 하이로 천이한다. 또, 제1 전압 검출 회로(10)에서는, 제2 NMOS 트랜지스터(Tr2)는, 도 3에 나타나는 바와 같이, VCOMP의 천이에 따라, 시간 T=t1에서, 오프(OFF)된다. 한편, 제1 NMOS 트랜지스터(Tr1)는 오프 상태를 유지한다. 따라서, VOVER은, 하이를 유지한다. 또, VOUT는, VCOMP의 천이에 따라, 로우로 천이한다. 볼티지 디텍터(100)는, VOUT가 로우로 천이하면, 외부 회로에 리셋 신호를 송신한다.

계속해서, 전원 전압 VDD가 상승하여 저전압 상태로부터 통상 상태로 복귀하고 있는 경우(t2≤T＜t3), 도 2에 나타나는 바와 같이, 시간 T=t2에서, VDE1이 VREF보다 높아진다. VDE1이 VREF보다 높아지면, VCOMP는 로우로 천이한다. 제2 NMOS 트랜지스터(Tr2)는, 도 3에 나타나는 바와 같이, VCOMP의 천이에 따라, 시간 T=t2에서, 온(ON)된다. 한편, 제1 NMOS 트랜지스터(Tr1)는 오프 상태를 유지한다. 따라서, VOVER은, 하이를 유지한다. VOUT는, VCOMP의 천이에 따라, 시간 T=t2에서, 하이로 천이한다. 볼티지 디텍터(100)는, VOUT가 하이로 천이하면, 외부 회로에 송신하고 있던 리셋 신호를 해제한다.

계속해서, 전원 전압이 더욱 상승하여 VDD가 통상 상태로부터 고전압 상태로 천이하고 있는 경우(T≥t3), 도 2에 나타나는 바와 같이, 시간 T=t2 이후에서는 VDE1이 VREF보다 높으므로, VCOMP는 로우를 유지한다. 또, 제1 NMOS 트랜지스터(Tr1)는, 도 3에 나타나는 바와 같이, 시간 T=t3에서 온된다. 즉, 게이트에 인가되는 노드(N2)의 전압이 제2 역치 전압으로서의 제1 NMOS 트랜지스터(Tr1)의 역치 전압을 초과한다. 여기서, 제1 및 제2 NMOS 트랜지스터(Tr1, Tr2)에 흐르는 싱크 전류치를, 정전류원(11)의 전류치보다 크게 설정함으로써, VOVER은 로우로 천이한다. VOUT는, VOVER의 천이에 따라, 시간 T=t3에서, 로우로 천이한다. 볼티지 디텍터(100)는, VOUT가 로우로 천이하면, 외부 회로에 리셋 신호를 송신한다.

제1 실시형태에 의하면, 제1 전압 검출 회로(10) 및 제2 전압 검출 회로(20)에서 1개의 분압 회로(30)를 공용하므로, 회로 구성을 간소화할 수 있고, 저전압 상태 및 고전압 상태의 검출 기능을 손상하는 일 없이 소비 전류를 적게 할 수 있다. 또, 제2 전압 검출 회로(20)보다 구성이 간소화된 제1 전압 검출 회로(10)를 가지므로, 소비 전류를 적게 할 수 있다. 즉, 한정된 전력량으로 동작해야 하는 상황하여도, 저전압 상태 및 고전압 상태의 검출 기능을 손상하는 일 없이, 동작 가능한 시간을 길게 할 수 있다.

[제2 실시형태]

도 4는, 본 발명의 제2 실시형태에 따른 볼티지 디텍터(200)의 회로도이다. 볼티지 디텍터(200)는, 예를 들면, 고전압 검출 회로로서의 제2 전압 검출 회로(20)와, 저전압 검출 회로로서의 제3 전압 검출 회로(70)와, 분압 회로(30)와, 인버터(42)와, 논리 회로(50)와, 출력 회로(60)를 구비하고 있다. 볼티지 디텍터(200)는, 볼티지 디텍터(100)에 대해서, 제1 전압 검출 회로(10) 대신에 제3 전압 검출 회로(70)를 구비하는 점과, 제3 전압 검출 회로(70)가 제2 전압 검출 회로(20)보다 낮은 전압을 검출하는 점에서 상이하지만, 그 외의 점은 동일하다. 이에, 본 제2 실시형태에서는, 제3 전압 검출 회로(70)를 중심으로 설명하며, 볼티지 디텍터(100)와 중복하는 설명에 대해서는 생략한다.

저전압 검출 회로로서의 제3 전압 검출 회로(70)는, 예를 들면, PMOS 트랜지스터(Tr4)와, 저항(72)과, NMOS 트랜지스터(Tr3)와, 정전류원(74)을 갖는다.

PMOS 트랜지스터(Tr4)는, 소스가 전원(1)에, 드레인이 저항(72)의 일단과 접속된다. 저항(72)의 타단은, NMOS 트랜지스터(Tr3)의 드레인과 접속된다.

NMOS 트랜지스터(Tr3)의 소스는, 정전류원(74)의 일단과 접속된다. 또, 정전류원(74)의 타단은, GND에 접속된다. 또, NMOS 트랜지스터(Tr3)의 드레인에는, 제3 전압 검출 회로(70)의 출력단으로서의 노드(N6)가 설정되어 있다. 제3 전압 검출 회로(70)의 출력단은 논리 회로(50)에 있어서의 제2 입력단과 접속되어 있다.

또, PMOS 트랜지스터(Tr4)의 게이트는, 인버터(42)를 통해, 노드(N4)와 접속되어 있다. NMOS 트랜지스터(Tr3)의 게이트는, 분압 회로(30)의 노드(N2)와 접속되어 있다.

다음에, 볼티지 디텍터(200)의 작용에 대해 설명한다. 도 5는, 볼티지 디텍터(200)(도 4)에 있어서의 전압의 타이밍 차트이다. 도 6은, NMOS 트랜지스터(Tr3) 및 PMOS 트랜지스터(Tr4)의 타이밍 차트이다.

여기서, 도 5의 타이밍 차트에 있어서, 세로축은 전압의 상대치, 가로축은 시간 T이다. 또, 도 5에는, 도 2와 마찬가지로 VDD, VDE1, VREF, VCOMP 및 VOUT와, 노드(N6)에 있어서의 전압을 나타내는 VOVER을 기재하고 있다.

또한, 도 5 및 도 6은, 각각, 도 2 및 도 3과 마찬가지의 도면이다. 즉, 도 6의 가로축에 나타나는 T=t4, t5, t6은, 도 5의 가로축에 나타나 있는 T=t4, t5, t6과 동일한 시간이다.

VDD가 통상 상태에 있는 경우(T＜t4), 도 5에 나타나는 바와 같이, VDE1이 VREF보다 낮다. 따라서, VCOMP는, 하이이다. 이 경우, PMOS 트랜지스터(Tr4)의 게이트에는, VCOMP를 반전시킨 로우가 인가된다. NMOS 트랜지스터(Tr3) 및 PMOS 트랜지스터(Tr4)는, 도 6에 나타나는 바와 같이, 모두 온이다. 이 경우, 저항(72)에 정전류원(74)의 전류가 흐름으로써 전압 강하가 발생하므로, VOVER은 로우이다. VOVER이 로우가 되는 결과, VOUT는, 하이가 되고, VDD에 비례한 전압이 볼티지 디텍터(200)로부터 출력된다.

계속해서, 전원 전압 VDD가 더욱 강하하여 통상 상태로부터 저전압 상태로 천이하고 있는 경우(t4≤T＜t5), 도 5에 나타나는 바와 같이, VDE1은 VREF보다 낮은 채이며, VCOMP는 하이를 유지한다. 또, 도 6에 나타나는 바와 같이, NMOS 트랜지스터(Tr3)는, 시간 T=t4에서, 온으로부터 오프로 천이한다. 즉, 게이트에 인가되는 노드(N2)의 전압이, 제2 역치 전압으로서의 NMOS 트랜지스터(Tr3)의 역치 전압보다 낮아진다. 한편, PMOS 트랜지스터(Tr4)는, 온 상태를 유지한다. 따라서, VOVER은, 시간 T=t4에서, 로우로부터 하이로 천이한다. VOUT는, VOVER의 천이에 따라, 로우로 천이한다. 볼티지 디텍터(200)는, VOUT가 로우로 천이하면, 외부 회로에 리셋 신호를 송신한다.

계속해서, 전원 전압이 상승하여 VDD가 저전압 상태로부터 통상 상태로 복귀하고 있는 경우(t5≤T＜t6), VDE1은 여전히 VREF보다 낮으므로, VCOMP는, 하이를 유지한다. 도 6에 나타나는 바와 같이, NMOS 트랜지스터(Tr3)는, 시간 T=t5에서, 오프로부터 온으로 천이한다. 한편, PMOS 트랜지스터(Tr4)는, 온 상태를 유지하고 있다. 따라서, VOVER은, 로우로 천이한다. VOVER이 로우로 천이하는 결과, VOUT는, 하이가 되고, VDD에 비례한 전압이 볼티지 디텍터(200)로부터 출력된다. 볼티지 디텍터(200)는, VOUT가 하이로 천이하면, 외부 회로에 송신하고 있던 리셋 신호를 해제한다.

계속해서, 전원 전압이 더욱 상승하여 VDD가 통상 상태로부터 고전압 상태로 천이하고 있는 경우(T≥t6), 도 5에 나타나는 바와 같이, 시간 T=t6에서, VDE1이 제1 역치 전압으로서의 VREF보다 높아진다. VDE1이 VREF보다 높아지면, VCOMP는 로우로 천이한다. 또, PMOS 트랜지스터(Tr4)는, 도 6에 나타나는 바와 같이, VCOMP의 천이에 따라, 시간 T=t6에서, 오프된다. 이때, VOVER은, 로우를 유지한다. VOUT는, VCOMP의 천이에 따라, 시간 T=t6에서, 로우로 천이한다. 볼티지 디텍터(200)는, VOUT가 로우로 천이하면, 외부 회로에 리셋 신호를 송신한다.

제2 실시형태에 의하면, 제3 전압 검출 회로(70) 및 제2 전압 검출 회로(20)에서 1개의 분압 회로(30)를 공용하므로, 회로 구성을 간소화할 수 있고, 저전압 상태 및 고전압 상태의 검출 기능을 손상하는 일 없이 소비 전류를 적게 할 수 있다. 또, 제2 전압 검출 회로(20)보다 구성이 간소화된 제3 전압 검출 회로(70)를 가지므로, 소비 전류를 적게 할 수 있다. 즉, 한정된 전력량으로 동작해야 하는 상황하여도, 저전압 상태 및 고전압 상태의 검출 기능을 손상하는 일 없이, 동작 가능한 시간을 길게 할 수 있다.

또한, 본 발명은, 상술한 실시형태 그대로에 한정되는 것은 아니며, 실시 단계에서는, 상술한 예 이외에도 다양한 형태로 실시하는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 할 수 있다. 이들 실시형태나 그 변형은, 발명의 범위나 요지에 포함됨과 더불어, 특허 청구범위에 기재된 발명과 그 균등한 범위에 포함된다.

예를 들면, VOUT가 VDD의 하강 시(예를 들면, 도 2에 있어서의 시간 T=t1)와 상승 시(예를 들면, 도 2에 있어서의 시간 T=t2)에서, 반전되는 전압에 차가 있는 설정으로 해도 된다. 즉, 본 실시형태에 따른 볼티지 디텍터는, 히스테리시스 특성을 갖고 있어도 된다.

볼티지 디텍터가 히스테리시스 특성을 갖는 구성은, 예를 들면, 저항(31, 32, 33)(도 1)이 적어도 1개를 가변 저항으로 하거나, 분압 회로(30)(도 1)에 스위치를 추가 설치하거나 함으로써 달성할 수 있다. 또, 스위치는, 도 7에 예시되는 바와 같이, NMOS 트랜지스터(35)여도 된다. 도 7에 나타나는 분압 회로(30A)에서는, 저항(33)이, 저항(33a)과 저항(33b)을 직렬로 접속하여 구성되어 있으며, 저항(33a, 33b)의 접속점인 노드(N7)와 NMOS 트랜지스터(35)의 드레인이 접속되어 있다. 또, NMOS 트랜지스터(35)의 소스가 GND에 접속되고, 게이트가 노드(N4)와 접속되어 있다.

또한, 볼티지 디텍터(200)(도 4)에 대해서, PMOS 트랜지스터(Tr4)(도 4) 및 인버터(42)(도 4)를 생략하고 볼티지 디텍터를 구성해도 된다. 즉, 볼티지 디텍터(200)에 있어서의 제3 전압 검출 회로(70)(도 4) 대신에, 도 8에 나타나는, 저전압 검출 회로로서의 제4 전압 검출 회로(70A)를 구비하는 볼티지 디텍터(200A)를 구성해도 된다. 볼티지 디텍터(200A)는, 볼티지 디텍터(200)에 대해서, VOVER(도 5)의 시간 T=t6 이후에 있어서의 오차가 전압이 높은 방향으로 약간 커지지만, 저전압 검출 회로의 구성을 간소화할 수 있다.

또한, 볼티지 디텍터(100)에 있어서, 인버터(41)는, 제2 전압 검출 회로(20) 및 논리 회로(50) 중 어느 것에 대해서도 독립적인 구성 요소로서 배치되어 있지만, 이에 한하지 않는다. 제2 NMOS 트랜지스터(Tr2)의 게이트에 입력되는 전압이 콤퍼레이터 회로(21)의 출력 전압에 대해서 역전한 전압이 되는 한, 인버터(41)는, 제2 전압 검출 회로(20) 및 논리 회로(50) 중 어느 한 쪽에 장착되어 있어도 된다. 볼티지 디텍터(200)에 있어서의 인버터(42)에 대해서도, 볼티지 디텍터(100)에 있어서의 인버터(41)와 마찬가지이다.

또한, 콤퍼레이터 회로(21)는, 히스테리시스 특성을 갖고 있어도 된다. 또, 볼티지 디텍터(100, 200, 200A)는, 출력 회로(60)를 생략하고 구성해도 된다.

1: 전원 10: 제1 전압 검출 회로
11: 정전류원 20: 제2 전압 검출 회로
21: 콤퍼레이터 회로 22: 기준 전압 회로
30, 30A: 분압 회로 31, 32, 33, 33a, 33b: 저항
35: NMOS 트랜지스터 50: 논리 회로
60: 출력 회로 70: 제3 전압 검출 회로
70A: 제4 전압 검출 회로 72: 저항
74: 정전류원 100, 200, 200A: 볼티지 디텍터
Tr1, Tr2, Tr3: NMOS 트랜지스터 Tr4: PMOS 트랜지스터
N1~N4, N6, N7: 노드 OUT: 출력 단자

Claims

제1 역치 전압보다 낮은 전압을 검출하는 저전압 검출 회로와 제2 역치 전압보다 높은 전압을 검출하는 고전압 검출 회로를 구비하는 볼티지 디텍터로서,
감시하는 전압을, 제1 분압 전압과 제2 분압 전압으로 분압하는 분압 회로를 구비하고,
상기 분압 회로는, 상기 제1 분압 전압을 취출(取出) 가능한 제1 노드와, 상기 제2 분압 전압을 취출 가능한 제2 노드를 갖고,
상기 저전압 검출 회로 및 상기 고전압 검출 회로 중 한쪽은, 상기 제1 노드와 접속되는 제1 입력단 및 기준 전압이 입력되는 제2 입력단을 포함하는 콤퍼레이터 회로를 갖고,
상기 저전압 검출 회로 및 상기 고전압 검출 회로 중 다른 쪽은, 상기 제2 분압 전압이 인가되는 게이트를 포함하는 제1 NMOS 트랜지스터와, 일단이 상기 제1 NMOS 트랜지스터와 접속되는 정전류원을 갖는 것을 특징으로 하는 볼티지 디텍터.
청구항 1에 있어서,
상기 저전압 검출 회로는, 상기 콤퍼레이터 회로를 통해, 상기 제1 분압 전압이 상기 제1 역치 전압보다 낮은 것을 검출하도록 구성되고,
상기 고전압 검출 회로는, 상기 제1 NMOS 트랜지스터와, 상기 정전류원을 통해, 상기 제2 분압 전압이 제2 역치 전압보다 높은 것을 검출하도록 구성되고,
상기 정전류원은, 상기 일단이 상기 제1 NMOS 트랜지스터의 드레인과 접속되고, 타단이 전원에 접속되고,
상기 고전압 검출 회로는, 상기 제1 NMOS 트랜지스터의 소스와 접속되는 드레인과, 접지 노드와 접속되는 소스와, 상기 콤퍼레이터 회로의 출력을 반전시킨 전압이 인가되는 게이트를 포함하는 제2 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 드레인에 설정되는 출력단을 추가로 갖고,
상기 제1 NMOS 트랜지스터는, 상기 제2 분압 전압이 상기 제2 역치 전압보다 높으면 온되고, 상기 제2 분압 전압이 제2 역치 전압보다 낮으면 오프되는, 볼티지 디텍터.
청구항 1에 있어서,
상기 고전압 검출 회로는, 상기 콤퍼레이터 회로를 통해, 상기 제1 분압 전압이, 상기 제1 역치 전압보다 높은 것을 검출하도록 구성되고,
상기 저전압 검출 회로는, 상기 제1 NMOS 트랜지스터와, 상기 정전류원을 통해, 상기 제2 분압 전압이 상기 제2 역치 전압보다 낮은 것을 검출하도록 구성되고,
상기 정전류원은, 타단이 접지 노드에 접속되고,
상기 제1 NMOS 트랜지스터는, 드레인이 저항을 통해 전원과 접속되고, 소스가 상기 정전류원의 상기 일단과 접속되고, 게이트가 상기 제2 노드에 접속되고, 또한, 상기 제2 분압 전압이 상기 제2 역치 전압보다 낮으면 오프되고, 상기 제2 분압 전압이 제2 역치 전압보다 높으면 온되고,
상기 저전압 검출 회로는, 상기 제1 NMOS 트랜지스터의 드레인에 설정되는 출력단을 추가로 갖는, 볼티지 디텍터.
청구항 3에 있어서,
상기 전원과 상기 저항의 사이에 접속되는 PMOS 트랜지스터를 추가로 갖고,
상기 PMOS 트랜지스터는, 소스가 상기 전원에 접속되고, 드레인이 상기 저항을 통해 상기 제1 NMOS 트랜지스터의 드레인과 접속되고, 게이트에 상기 콤퍼레이터 회로의 출력을 반전시킨 전압이 인가되는, 볼티지 디텍터.