JP2002043917A - バンドギャップ回路及びこれを用いたパワー・オン・クリア回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＶDDが検出電圧ＶPOC 以下の範囲でリセット
信号が解除されることのないＰＯＣ回路及びそれに用い
るバンドギャップ回路を提供する。 【解決手段】 ＭＯＳバンドギャップ回路１００を、ス
タートアップ手段１７０と、所定の電圧の基準信号と第
１の内部制御信号と第２の内部制御信号を出力するリフ
ァレンス電圧回路部１１０と、印加された電圧を分圧し
た第１の分圧電圧と第２の分圧電圧（但し、第１の分圧
電圧≧第２の分圧電圧とする）とスタートアップ手段制
御電圧を出力する制御電圧発生回路部１２０と、第１の
分圧電圧を入力信号とし、その反転信号を出力するＩＮ
Ｖ１３０と、制御電圧発生回路部１２０から出力された
第２の分圧電圧と、リファレンス電圧回路部１１０から
出力された第２の内部制御信号とを比較入力とする比較
回路１５０，１６０を備えた比較手段１４０とを含み構
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の搭載
されるパワー・オン・クリア回路（以下、ＰＯＣ回路と
する）及びこのＰＯＣ回路に用いられる所定の電圧の基
準信号を発生するバンドギャップ回路に関する。

【０００２】

【従来の技術】半導体装置に搭載され、当該半導体装置
或いは当該半導体装置を含むシステムの電源投入時に、
電源電圧が半導体装置或いはシステムを正常動作させる
ことができる所定の電圧に達するまでリセット信号を発
生して当該半導体装置或いはシステムをリセット状態に
保持させるＰＯＣ回路は種々提案されており、特にリセ
ット解除を判定する基準電圧の生成には、生成電圧の精
度とその安定性に優れたバンドギャップ回路が用いられ
ることが多い。

【０００３】図４は、基準電圧生成手段にバンドギャッ
プ回路を用いたＰＯＣ回路のブロック図の例である。こ
のＰＯＣ回路２００は、所定の電圧の基準信号及び第
１，第２制御信号をそれぞれノード２０１，２０３，２
０４を介して出力する基準電圧発生手段２１０と、検出
すべき電源電圧を所定の分圧比で分圧した電圧を比較用
信号として出力する分圧手段２２０と、ノード２０１を
介して出力される基準電圧発生手段２１０で生成された
所定の基準電圧と分圧手段２２０から出力される比較用
信号電圧を比較し出力端２３１から比較結果信号を出力
するコンパレータ２３０と、基準電圧発生手段２１０か
らノード２０３，２０４を介して出力される第１，第２
制御信号とコンパレータ２３０の出力端２３１から出力
される比較結果信号を入力して論理和処理を施し処理結
果をＰＯＣ回路２００の出力信号として出力端２４１よ
り出力する論理和回路２４０を備えて構成されている。

【０００４】図５は、この基準電圧発生手段２１０とし
て用いられている従来のバンドギャップ回路の具体的な
回路図の例である。

【０００５】図５を参照すると、この従来のバンドギャ
ップ回路３００は、印加される電源電圧（ＶDD）が所定
の値を超えると起動し所定の電圧の基準信号と第１の内
部制御信号を出力するリファレンス電圧回路部３１０、
ＶDDの供給開始直後からリファレンス電圧回路部３１０
を含む所定の回路部が能動状態になるまでの初期状態時
間を短縮させるための第２の内部制御信号を出力するス
タートアップ手段３７０、第１の内部制御信号を受けて
動作を開始し印加された電圧を分圧した第１の分圧電圧
と第２の分圧電圧（但し、第１の分圧電圧≧第２の分圧
電圧とする）とを出力する制御電圧発生回路部３２０、
第１の分圧電圧を入力信号としその反転信号を第１制御
信号として出力するインバータ３３０、及び制御電圧発
生回路部３２０から出力された第２の分圧電圧とスター
トアップ手段１７０から出力された第２の内部制御信号
とを比較入力として比較結果を第２制御信号として出力
する比較回路部３４０を備えて構成されている。

【０００６】この従来のバンドギャップ回路３００の動
作は次の通りである。

【０００７】ＶDDがＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳとする）の閾値（｜Ｖtp｜）を越えるまで
上昇すると、ＰＭＯＳ３１７がＯＮ状態になる。ＰＭＯ
Ｓ３１７がＯＮ状態になるとＮチャネルＭＯＳトランジ
スタ（以下、ＮＭＯＳとする）３３１〜３３３のゲート
電圧が持ち上がるので、ＮＭＯＳ３３１〜３３３がＯＮ
状態になる。続いてＰＭＯＳ３１６とＰＭＯＳ３１１，
３１３，３１４のゲート電圧がＧＮＤレベルに引き下げ
られるので、ＰＭＯＳ３１６とＰＭＯＳ３１１，３１
３，３１４がＯＮ状態になり、リファレンス電圧回路部
３１０が動作状態に入る。基準信号ＶBGの電圧Ｖbgとし
ては、“ダイオード３５１の順方向電圧”と“抵抗素子
３４２による電圧降下分”の和電圧が出力端３０１より
出力される。続いてＰＭＯＳ３１６から抵抗素子３４３
〜３４５にも電流が流れて、抵抗素子３４３〜３４５か
らなる抵抗列回路も動作状態に入る。抵抗素子３４３と
抵抗素子３４４の直列接続点の電圧を入力とするインバ
ータ３３０の出力が、第１制御信号ＶOUT1として出力端
３０３より出力される。この第１制御信号ＶOUT1のレベ
ルは、抵抗列回路が動作状態に入る以前は高レベル（以
下、“Ｈ”とする）で、動作状態以後は低レベル（以
下、“Ｌ”とする）である。また、ＰＭＯＳ３１８とＮ
ＭＯＳ３３４との直列接続点の電圧が、比較回路部３４
０の比較結果である第２制御信号ＶOUT2として出力端３
０４より出力され、その出力レベルは、抵抗列回路の抵
抗素子３４４と３４５との直列接続点電圧すなわちＮＭ
ＯＳ３３４のゲート電圧が第２の内部制御信号電圧すな
わちＮＭＯＳ３３５のゲート電圧を越えた時点で“Ｈ”
→“Ｌ”に切り替わる。

【０００８】ここで、基準電圧発生手段２１０にバンド
ギャップ回路３００を用いたときのＰＯＣ回路２００の
動作を簡単に説明する。尚、このとき電圧Ｖbgの基準信
号ＶBGを出力する出力端３０１，第１制御信号ＶOUT1を
出力する出力端３０３及び第２制御信号ＶOUT2を出力す
る出力端３０４は、それぞれノード２０１，２０３及び
２０４に接続される。

【０００９】バンドギャップ回路３００から出力される
第１制御信号ＶOUT1と第２制御信号ＶOUT2は、ＰＯＣ回
路２００の論理和回路２４０に直接入力され、電圧Ｖbg
の基準信号ＶBGは、ＶDDを分圧する分圧手段２２０が例
えば直列接続した抵抗素子２２１と２２３で構成され抵
抗素子２２１と２２３の直列接続点から出力される比較
用信号電圧ＶRIN をもう一方の入力とする、コンパレー
タ２３０に入力される。尚、このコンパレータ２３０
は、ＶRIN ≦ＶBGではコンパレータ２３０の出力信号Ｖ
CPのレベルが“Ｈ”になるように設計される。

【００１０】従って、ＶDDが上昇してＶOUT1とＶOUT2の
レベルが“Ｌ”になっても、ＶRIN≦ＶBGである間はＰ
ＯＣ回路２００の出力信号ＶOUT は“Ｈ”になり、この
期間は当該半導体装置或いはシステムがリセット状態に
保持される。さらにＶDDが上昇してＶRIN ＞ＶBGになる
と、ＶCPのレベルも“Ｌ”になるのでＶOUT のレベルは
“Ｌ”になる。これ以後はリセット解除となり、半導体
装置或いはシステムが動作状態に入る。このリセット解
除になるときのＶDDの値が、ＰＯＣ回路の検出電圧ＶPO
C である。

【００１１】

【発明が解決しようとする課題】通常、ＰＯＣ回路２０
０は、ＶDDが仕様で定められた電圧ＶPOC 以下の時、す
なわちＶDD≦ＶPOC では、内部信号ＶOUT1、ＶOUT2、Ｖ
CPのうち１つ以上の信号が必ず“Ｈ”になるように設計
されている。従って、これらの論理和信号であるＰＯＣ
回路２００の出力信号ＶOUT は“Ｈ”であり、このＶOU
T が“Ｈ”の間リセット状態が保持されるようになって
いる。

【００１２】しかし、基準電圧発生手段２１０に従来の
バンドギャップ発生回路３００を用いたＰＯＣ回路２０
０では、構成要素であるトランジスタ等の素子の特性に
バラツキが生じると次のような問題があった。

【００１３】図６（ａ）〜（ｄ）は、ＰＯＣ回路２００
の基準電圧発生手段２１０に従来のバンドギャップ発生
回路３００を用いたときの、バンドギャップ回路３００
から出力される基準信号ＶBG、第１，第２制御信号Ｖou
t1，Ｖout2とＰＯＣ回路２００の比較用信号電圧ＶRIN
、コンパレータ２３０の出力信号Ｖcp及び出力信号Ｖo
ut のシミュレーション結果を横軸を時間，縦軸を電圧
にして示すグラフである。尚、Ｖout1、Ｖout2、Ｖcpの
論理和がＰＯＣ回路２００の出力信号Ｖout になる。こ
のため、素子特性のバラツキによりＶcpが一時的に低レ
ベルになる図６（ｃ）のＱ部の範囲内で、図６（ｂ）の
ようにＶout2が低レベルになってしまうと、図６（ｄ）
のＲ部に示すように、ＶDD≦ＶPOC でも内部信号がすべ
て“Ｌ”になり、ＶOUT が“Ｌ”となる区間が発生す
る。この場合ＶDDが半導体装置或いはシステムが正常に
動作できる最低動作電圧（通常ＶPOC ）以下でリセット
解除されてしまうため、半導体装置或いはシステムが誤
動作を引き起こし、例えば半導体装置或いはシステムが
マイクロプロセッサやメモリ（以下、ＲＡＭとする）等
を含む場合、最悪はＲＡＭのデータを破壊する可能性も
ある。

【００１４】従って、本発明の目的は、ＶDDが検出電圧
ＶPOC 以下の範囲でリセット信号が解除されることのな
いＰＯＣ回路及びそれに用いるバンドギャップ回路を提
供することにある。

【００１５】

【課題を解決するための手段】そのため、本発明による
バンドギャップ回路は、高位側電源電圧が所定の値を超
えると起動し、少なくとも所定の電圧の基準信号と第
１，第２の内部制御信号を出力するリファレンス電圧回
路部と、高位側電源電圧の供給開始直後から、少なくと
もリファレンス電圧回路部を含む所定の回路部が能動状
態になるまでの初期状態時間を短縮させるための第３の
内部制御信号を出力するスタートアップ手段と、第１の
内部制御信号を受けて動作を開始し、少なくとも印加さ
れた電圧を分圧した第１の分圧電圧と第２の分圧電圧
（但し、第１の分圧電圧≧第２の分圧電圧とする）とを
出力する制御電圧発生回路部と、第１の分圧電圧を入力
信号とし、その反転信号を第１制御信号として出力する
インバータと、制御電圧発生回路部から出力された第２
の分圧電圧と第２の内部制御信号とを比較入力とする複
数の比較回路を備え、この中の一つの比較回路から比較
結果を第２制御信号として出力する比較手段と、を少な
くとも含み構成されている。

【００１６】このとき、リファレンス電圧回路部は、高
位側電源配線と低位側電源配線との間に、第１，第２の
第１導電型ＭＯＳトランジスタと第１の第２導電型ＭＯ
Ｓトランジスタとが高位側電源側からこの順序で直列接
続された第１の直列接続体と、第３の第１導電型ＭＯＳ
トランジスタと第２，第３の第２導電型ＭＯＳトランジ
スタと第１の抵抗素子とが高位側電源配線側からこの順
序で直列接続された第２の直列接続体と、第４，第５の
第１導電型ＭＯＳトランジスタと第２の抵抗素子とこの
第２の抵抗素子側をアノードとする第１のダイオードと
が、高位側電源側からこの順序で直列接続された第３の
直列接続体と、第２，第３のダイオードと定電流源と
が、各ダイオードのアノードを高位側電源配線側として
高位側電源配線側からこの順序で直列接続された第４の
直列接続体とを有し、第３の第１導電型ＭＯＳトランジ
スタと第２の第２導電型ＭＯＳトランジスタとの直列接
続点と第１，第３，第４の第１導電型ＭＯＳトランジス
タの各ゲートとが互いに接続された第１の共通接続点を
第１の内部制御信号の出力端とし、第２の第１導電型Ｍ
ＯＳトランジスタと第１の第２導電型ＭＯＳトランジス
タとの直列接続点と第１，第２，第３の第２導電型ＭＯ
Ｓトランジスタの各ゲートとが互いに接続された第２の
共通接続点をスタートアップ手段の出力端と接続すると
共に第２の内部制御信号の出力端とし、第５の第１導電
型ＭＯＳトランジスタと第２の抵抗素子の直列接続点を
基準信号の出力端とし、第３のダイオードのカソードと
定電流源との直列接続点と、第２，第５の第１導電型Ｍ
ＯＳトランジスタの各ゲートを互いに接続して構成する
ことができる。

【００１７】また、制御電圧発生回路部は、第１及び第
２の分圧電圧を発生する抵抗分圧手段に加えて、スター
トアップ手段を制御するスタートアップ制御信号を発生
するスタートアップ信号発生手段とを備えて構成するこ
とができる。

【００１８】尚、制御電圧発生回路部は、抵抗分圧手段
が第３，第４，第５の抵抗素子をこの順序で直列接続し
て構成され、スタートアップ信号発生手段が容量素子と
第６の第１導電型ＭＯＳトランジスタを含んで構成さ
れ、第６の第１導電型ＭＯＳトランジスタのゲートは第
１の内部制御信号出力端に接続され、第６の第１導電型
ＭＯＳトランジスタのソースドレイン路が高位側電源配
線と第３の抵抗素子の一端との間を接続すると共に第３
の抵抗素子の一端，容量素子の一端及びスタートアップ
手段に含まれる第７の第１導電型ＭＯＳトランジスタの
ゲートとが共通接続され、容量素子の他端及び第５の抵
抗素子の一端は低位側電源配線に接続され、第３の抵抗
素子と第４の抵抗素子との直列接続点を第１の分圧電圧
の出力端とし、第４の抵抗素子と第５の抵抗素子との直
列接続点を第２の分圧電圧の出力端とする構成としても
よい。

【００１９】また、第２制御信号を出力する比較手段
は、いずれも第２の分圧電圧と第２の内部制御信号電圧
とを比較する第１の比較回路と第２の比較回路を備え、
第１の比較回路の出力端が第２の比較回路の低位側共通
電位配線に接続され、第２制御信号が前記第２の比較回
路より出力される構成とすることができる。

【００２０】より具体的には、比較手段は、高位側電源
配線と低位側電源配線との間に、第８の第１導電型ＭＯ
Ｓトランジスタと第４の第２導電型ＭＯＳトランジスタ
とが高位側電源側からこの順序で直列接続された第５の
直列接続体と、第９の第１導電型ＭＯＳトランジスタと
第５の第２導電型ＭＯＳトランジスタとが高位側電源側
からこの順序で直列接続された第６の直列接続体とを有
する第１の比較回路部と、高位側電源配線と低位側共通
配線との間に、第１０の第１導電型ＭＯＳトランジスタ
と第６の第２導電型ＭＯＳトランジスタとが高位側電源
側からこの順序で直列接続された第７の直列接続体と、
第１１の第１導電型ＭＯＳトランジスタと第７の第２導
電型ＭＯＳトランジスタとが高位側電源側からこの順序
で直列接続された第８の直列接続体とを有し、且つ低位
側共通配線は第８の第１導電型ＭＯＳトランジスタと第
４の第２導電型ＭＯＳトランジスタとの直列接続点と接
続する第２の比較回路部とを備え、第９の第１導電型Ｍ
ＯＳトランジスタと第５の第２導電型ＭＯＳトランジス
タとの直列接続点と第８，第９の第１導電型ＭＯＳトラ
ンジスタの各ゲートとが互いに接続され、第１１の第１
導電型ＭＯＳトランジスタと第７の第２導電型ＭＯＳト
ランジスタとの直列接続点と第１０，第１１の第１導電
型ＭＯＳトランジスタの各ゲートとが互いに接続され、
更に第４，第６の第２導電型ＭＯＳトランジスタの各ゲ
ートは第２，第３の抵抗素子の直列接続点と接続され、
第５，第７の第２導電型ＭＯＳトランジスタの各ゲート
は第２の内部制御信号の出力端と接続され、第１０の第
１導電型ＭＯＳトランジスタと第６の第２導電型ＭＯＳ
トランジスタとの直列接続点が第２制御信号を出力する
出力端として構成することができる。

【００２１】また、本発明によるＰＯＣ回路は、上述の
本発明によるバンドギャップ回路と、高位側電源配線と
低位側電源配線との間に接続され第３の分圧電圧を出力
する検出電圧出力回路部と、バンドギャップ回路から出
力される基準信号電圧と第３の分圧電圧を比較入力と
し、この比較結果を検出信号として出力する第３の比較
回路と、バンドギャップ回路から出力される第１制御信
号，第２制御信号及び第３の比較回路から出力される検
出信号を入力して論理処理を施し処理結果をパワー・オ
ン・クリア信号として出力する論理回路を含み構成する
ことができる。

【００２２】このとき、検出電圧出力回路部を高位側電
源配線と低位側電源配線との間に直列接続された第６，
第７の抵抗素子により構成してこの第６，第７の抵抗素
子の直列接続点を第３の分圧電圧の出力端とし、更に論
理回路を３入力論理和回路により構成してもよい。

【００２３】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００２４】図１は、本発明の一実施形態のＭＯＳバン
ドギャップ回路のブロック図であり、図２は、その具体
的な回路図の一例である。

【００２５】図１，２を参照すると、本実施形態のＭＯ
Ｓバンドギャップ回路１００は、スタートアップ手段１
７０と、高位側電源（以下、ＶDDとする）の電圧が所定
の値（通常、ＭＯＳトランジスタの閾値電圧）を超える
と起動し、所定の電圧の基準信号と第１の内部制御信号
と第２の内部制御信号を出力するリファレンス電圧回路
部１１０と、第１の内部制御信号を受けて動作を開始
し、印加された電圧を分圧した第１の分圧電圧と第２の
分圧電圧（但し、第１の分圧電圧≧第２の分圧電圧とす
る）とスタートアップ手段制御電圧を出力する制御電圧
発生回路部１２０と、第１の分圧電圧を入力信号とし、
その反転信号を出力するＩＮＶ１３０と、制御電圧発生
回路部１２０から出力された第２の分圧電圧と、リファ
レンス電圧回路部１１０から出力された第２の内部制御
信号とを比較入力とする比較回路１５０，１６０を備え
た比較手段１４０とを含み構成されている。尚、図２の
回路は、第１導電型ＭＯＳトランジスタと第２導電型Ｍ
ＯＳトランジスタを、それぞれＰＭＯＳとＮＭＯＳとし
て構成した例である。

【００２６】まず、リファレンス電圧回路部１１０は、
高位側電源配線（以下、ＶDD配線とする）３と低位側電
源配線（以下、ＧＮＤ配線とする）５との間に、第１，
第２の第１導電型ＭＯＳトランジスタであるＰＭＯＳ１
１，１２と第１の第２導電型ＭＯＳトランジスタである
ＮＭＯＳ３１とがＶDD配線３側からこの順序で直列接続
された第１の直列接続体と、第３の第１導電型ＭＯＳト
ランジスタであるＰＭＯＳ１３と第２，第３の第２導電
型ＭＯＳトランジスタであるＮＭＯＳ３２，３３と第１
の抵抗素子４１とがＶDD配線３側からこの順序で直列接
続された第２の直列接続体と、第４，第５の第１導電型
ＭＯＳトランジスタであるＰＭＯＳ１４，１５と第２の
抵抗素子４２とこの第２の抵抗素子４２側をアノードと
する第１のダイオード５１とが、ＶDD配線３側からこの
順序で直列接続された第３の直列接続体と、第２，第３
のダイオード５２，５３と定電流源５０とが、ダイオー
ド５２，５３の各アノードをＶDD配線３側としてＶDD配
線側からこの順序で直列接続された第４の直列接続体と
を備えている。ＰＭＯＳ１３及びＮＭＯＳ３２の各ドレ
イン並びにＰＭＯＳ１１，１３，１４の各ゲートとが互
いに接続された第１の共通接続点Ａが第１の内部制御信
号の出力端となり、ＰＭＯＳ１２及びＮＭＯＳ３１の各
ドレイン並びにＮＭＯＳ３１，３２，３３の各ゲートと
が互いに接続された第２の共通接続点Ｂが、第２の内部
制御信号の出力端となっている。尚、第３のダイオード
５３のカソードと定電流源５０との直列接続点Ｄと、Ｐ
ＭＯＳ１２，１５の各ゲートが互いに接続されている。
このリファレンス電圧回路部１１０で生成される電圧Ｖ
bgの基準信号ＶBGは、ＰＭＯＳ１５のドレインと第２の
抵抗素子４２の直列接続点Ｃから出力端１０１を介して
出力される。

【００２７】また、制御電圧発生回路部１２０は、スタ
ートアップ制御信号発生手段を構成する第６の第１導電
型ＭＯＳトランジスタであるＰＭＯＳ１６と容量素子５
６を含むと共に、ＶDD配線３とＧＮＤ配線５との間を前
述のＰＭＯＳ１６と第１，第２，第３の抵抗素子４１，
４２，４３とをＶDD配線３側からこの順序で直列接続し
た直列接続体を含んで構成されている。ＰＭＯＳ１６の
ソースはＶDD配線３と接続され、ドレインと第３の抵抗
素子４３の直列接続点Ｅに容量素子５６の一端及びスタ
ートアップ手段１７０を構成する第７の第１導電型ＭＯ
ＳトランジスタであるＰＭＯＳ１７のゲートが接続さ
れ、容量素子５６の他端及び第５の抵抗素子４５の一端
はＧＮＤ配線５に接続され、第３の抵抗素子４３と第４
の抵抗素子４４との直列接続点Ｆ及び第４の抵抗素子４
４と第５の抵抗素子４５との直列接続点Ｇがそれぞれ第
１の分圧電圧及び第２の分圧電圧の出力端として構成さ
れている。尚、ＰＭＯＳ１７のソースはＶDD配線３と接
続され、ドレインは第２の共通接続点Ｂと接続されてお
り、直列接続点Ｆは第１の分圧電圧の反転信号を出力す
るＩＮＶ１３０の入力端と接続されている。

【００２８】次に、比較手段１４０は、第１の比較回路
１５０と第２の比較回路１６０を備え、第１の比較回路
１５０の出力端Ｄが第２の比較回路１６０の低位側共通
電位配線７に接続され、第１の比較結果信号が第２の比
較回路１６０の出力端Ｅより出力される構成となってい
る。より具体的には、第１の比較回路部１５０が、ＶDD
配線３とＧＮＤ配線５との間を接続する、第８の第１導
電型ＭＯＳトランジスタであるＰＭＯＳ１８と第４の第
２導電型ＭＯＳトランジスタであるＮＭＯＳ３４とがＶ
DD配線３側からこの順序で直列接続された第５の直列接
続体と、第９の第１導電型ＭＯＳトランジスタであるＰ
ＭＯＳ１９と第５の第２導電型ＭＯＳトランジスタであ
るＮＭＯＳ３５とがやはりＶDD配線３側からこの順序で
直列接続された第６の直列接続体とを備え、第２の比較
回路部１６０がＶDD配線３と配線７との間に、第１０の
第１導電型ＭＯＳトランジスタであるＰＭＯＳ２０と第
６の第２導電型ＭＯＳトランジスタであるＮＭＯＳ３６
とがＶDD配線３側からこの順序で直列接続された第７の
直列接続体と、第１１の第１導電型ＭＯＳトランジスタ
であるＰＭＯＳ２１と第７の第２導電型ＭＯＳトランジ
スタであるＮＭＯＳ３７とがやはりＶDD配線３側からこ
の順序で直列接続された第８の直列接続体とを含み構成
されている。そして、ＰＭＯＳ１９とＮＭＯＳ３５との
直列接続点とＰＭＯＳ１８，１９の各ゲートとが互いに
接続され、ＰＭＯＳ２１とＮＭＯＳ３７との直列接続点
とＰＭＯＳ２０，２１の各ゲートとが互いに接続され、
更にＮＭＯＳ３４，３６の各ゲートは直列接続点Ｇと接
続され、ＮＭＯＳ３５，３７の各ゲートは第２の共通接
続点Ｂと接続されている。ＰＭＯＳ１８とＮＭＯＳ３４
の直列接続点Ｊが第１の比較回路１５０の出力端とな
り、ＰＭＯＳ２０とＮＭＯＳ３６との直列接続点Ｋが第
２の比較回路１６０の出力端となり、ＭＯＳバンドギャ
ップ回路１００の出力端１０４と接続されている。

【００２９】次に、上述のように構成されたＭＯＳバン
ドギャップ回路１００の動作につて説明する。

【００３０】ＭＯＳバンドギャップ回路１００の電源が
投入され、ＶDDの電圧値が上昇してＭＯＳトランジスタ
の閾値（｜Ｖtp｜，｜Ｖtn｜）を越えると、スタートア
ップ手段１７０のＰＭＯＳ１７のゲートが接続されてい
る直列接続点ＥはＧＮＤ電位になっているのでこのＰＭ
ＯＳ１７がまずオンする。すると、リファレンス回路部
１１０のＮＭＯＳ３１，３２，３３及び比較手段１４０
のＮＭＯＳ３５が続いてオンする。これにより、第１の
共通接続点Ａの電位がＧＮＤレベルに下がるので、ＰＭ
ＯＳ１１，１３，１４，１６のゲート電位が下がりこれ
らの各トランジスタがオンする。また、ＮＭＯＳ３５と
ＰＭＯＳ１９の直列接続点の電位も下がりＰＭＯＳ１
８，１９のゲート電位が下がりＰＭＯＳ１８，１９もや
はりオンする。次にＰＭＯＳ１２，１５がオン状態とな
り、リファレンス回路部１１０が動作状態に入る。直列
接続点Ｃの電位は、第１のダイオード５１の順方向立ち
上がり電圧と第２の抵抗素子４２による電圧降下分の和
電圧となり、この直列接続点Ｃの電圧ＶbgがＭＯＳバン
ドギャップ回路１００の基準信号ＶBGとして出力端１０
１を介して出力される。

【００３１】制御電圧発生回路部１２０は、ＰＭＯＳ１
６がオンすることにより動作状態になり、まず容量素子
５６が充電された後、直列接続点Ｅの電位がほぼＶDDの
電圧値まで持ち上がる。すると、ＰＭＯＳ１７はオフ状
態となり、スタートアップ手段１７０は、動作を停止す
る。また、ＰＭＯＳ１６がオンするまでは、直列接続点
Ｆ，Ｇの電位は低レベル（以下、“Ｌ”とする）であ
り、ＰＭＯＳ１６がオンすると、第３〜第５の抵抗素子
４３〜４５にも電流が流れ初め、直列接続点Ｆ，Ｇの電
位も上昇する。従って、この直列接続点Ｆに入力端が接
続されているＩＮＶ１３０の出力が接続された出力端１
０３の電位は、ＶDDの電圧値がＭＯＳトランジスタの閾
値電圧を超えた直後から高レベル（以下、“Ｈ”とす
る）を維持し、制御電圧発生回路部１２０が動作状態に
なり直列接続点Ｆの電位がＭＯＳトランジスタの閾値を
超えると“Ｌ”になる。

【００３２】次に、比較手段１４０の動作について説明
する。

【００３３】電源投入直後は、制御電圧発生回路部１２
０は動作を開始しておらず、直列接続点Ｇの電位ＶIN1
すなわちＮＭＯＳ３４のゲート電位はＧＮＤレベルにあ
る。一方リファレンス電圧回路部１１０の第２の共通接
続点Ｂの電位ＶIN2 すなわちＮＭＯＳ３５のゲート電位
は、スタートアップ手段１７から出力される第３の内部
制御信号によりほぼ電源電圧に近い電位となる。従っ
て、第１の比較回路１５０の出力端である直列接続点Ｊ
の電位は“Ｈ”となっている。その後、電源電圧が更に
上昇してリファレンス電圧回路部１１０が動作状態に入
り、直列接続点Ｇの電位ＶIN1 が第２の共通接続点Ｂの
電位ＶIN2 を超えると、第１の比較回路１５０の出力端
である直列接続点Ｊの電位が“Ｈ”から“Ｌ”に切り替
わる。尚、このときの電源電圧を、例えばＶD1としてお
く。これにより、配線７の電位が下がって、第２の比較
回路１６０が動作状態になり、比較動作を行う。第２の
比較回路１６０の比較入力信号は第１の比較入力信号と
同じであり、第２制御信号Ｖout2の出力端となっている
直列接続点Ｋの電位は、“Ｈ”から“Ｌ”に切り替わろ
うとするが、第２の比較回路１６０の低位側共通電位配
線７はＮＭＯＳ３４のドレイン端に接続されているの
で、このＮＭＯＳ３４が第２の比較回路１６０の電流制
限の役割を果たす。従って、直列接続点Ｋの電位が
“Ｈ”から“Ｌ”に切り替わときの電源電圧をＶD2とす
ると、少なくともＶD2＞ＶD1となる。また、直列接続点
Ｋの電位は、ＮＭＯＳ３４による電流制限効果により
“Ｌ”になるのが遅れ且つその到達レベルもやや高くな
る。

【００３４】次に、図４に示すＰＯＣ回路２００の基準
電圧発生手段２１０に、上述のバンドギャップ回路１０
０を適用した場合のＰＯＣ回路２００の動作について説
明する。尚、バンドギャップ回路１００を適用する場合
も従来のバンドギャップ回路３００の場合と同様、電圧
Ｖbgの基準信号ＶBGを出力する出力端１０１，第１制御
信号Ｖout1を出力する出力端１０３及び第２制御信号Ｖ
out2を出力する出力端１０４を、それぞれノード２０
１，２０３及び２０４に接続する。また、基本的な動作
は、バンドギャップ回路３００を適用した場合と同様で
あるので詳細な動作の説明は省略する。

【００３５】図３（ａ）〜（ｄ）は、基準電圧発生手段
２１０にバンドギャップ回路１００を適用した場合のＰ
ＯＣ回路２００の動作シミュレーション結果の例を示す
グラフで、横軸を時間、縦軸を電圧として、時間と共に
電源電圧ＶDDを上昇させたときの（ａ）は第１制御信号
Ｖout1、（ｂ）は第２制御信号Ｖout2、（ｃ）は基準信
号ＶBGの電圧Ｖbg，第３の分圧電圧ＶRIN 及びコンパレ
ータ２３０の出力信号Ｖcp、（ｄ）はＰＯＣ回路２００
の出力信号Ｖout の変化を示す。尚、トランジスタサイ
ズ、閾値電圧等のシミュレーション条件は、図６（ａ）
〜（ｄ）の例と同一条件とした。

【００３６】図３（ｂ），（ｃ）から分かるとおり基準
電圧発生手段２１０にバンドギャップ回路１００を適用
した場合、第２制御信号Ｖout2の出力端である直列接続
点Ｋの電位が“Ｈ”から“Ｌ”に切り替わときの電源電
圧を、従来のバンドギャップ回路３００の第２制御信号
Ｖout2が“Ｈ”から“Ｌ”に切り替わときの電源電圧よ
りも高くでき、且つその変化速度を遅くしているので、
少なくともＶcpが一時的に“Ｌ”になる図３（ｃ）のＰ
部（図６（ｃ）のＱ部と同じ）の範囲内で第２制御信号
Ｖout2が“Ｌ”へなることはなくなっている。これによ
り、図３（ｄ）に示す通り、ＶDDが検出電圧ＶPOC 以下
の範囲で図６（ｄ）のＲ部のようなリセット信号解除領
域の発生は解消され、ＰＯＣ回路２００の誤動作を防止
できる。

【００３７】

【発明の効果】以上説明したように、本発明のバンドギ
ャップ回路は第２制御信号のレベルが反転する電源電圧
をより高電圧側にシフトさせているので、このバンドギ
ャップ回路をＰＯＣ回路の基準電圧発生手段に用いるこ
とにより、電源電圧が検出電圧ＶPOC 以下の範囲でのリ
セット信号解除領域の発生が無くなり、ＰＯＣ回路の誤
動作を防止できるという効果が得られる。

【図面の簡単な説明】

【図１】本発明のバンドギャップ回路の一実施形態を示
すブロック図である。

【図２】本発明のバンドギャップ回路の一実施形態を示
す回路図である。

【図３】本発明のバンドギャップ回路を用いたＰＯＣ回
路のシミュレーション結果を示すグラフである。

【図４】ＰＯＣ回路の１例を示すブロック図である。

【図５】従来のバンドギャップ回路の１例を示す回路図
である。

【図６】従来のバンドギャップ回路を用いたＰＯＣ回路
のシミュレーション結果を示すグラフである。

【符号の説明】

３ ＶDD配線 ５ ＧＮＤ配線 ７ 低位側共通電位配線 １１〜２１ ＰＭＯＳ ３１〜３７ ＮＭＯＳ ４１〜４５ 抵抗素子 ５１，５２，５３ ダイオード ５６ 容量素子 １００ バンドギャップ回路 １０１，１０３，１０４ 出力端 １１０ リファレンス電圧回路部 １２０ 制御電圧発生回路部 １３０ インバータ（ＩＮＶ） １４０ 比較手段 １５０，１６０ 比較回路 １７０ スタートアップ手段 ２００ ＰＯＣ回路 ２０１，２０３，２０４ ノード ２１０ 基準電圧発生手段 ２２０ 分圧手段 ２３０ コンパレータ ２４０ 論理和回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 高位側電源電圧が所定の値を超えると起
   動し、少なくとも所定の電圧の基準信号と第１，第２の
   内部制御信号を出力するリファレンス電圧回路部と、前
   記高位側電源電圧の供給開始直後から、少なくとも前記
   リファレンス電圧回路部を含む所定の回路部が能動状態
   になるまでの初期状態時間を短縮させるための第３の内
   部制御信号を出力するスタートアップ手段と、前記第１
   の内部制御信号を受けて動作を開始し、少なくとも印加
   された電圧を分圧した第１の分圧電圧と第２の分圧電圧
   （但し、第１の分圧電圧≧第２の分圧電圧とする）とを
   出力する制御電圧発生回路部と、前記第１の分圧電圧を
   入力信号とし、その反転信号を第１制御信号として出力
   するインバータと、前記制御電圧発生回路部から出力さ
   れた第２の分圧電圧と前記第２の内部制御信号とを比較
   入力とする複数の比較回路を備え、この中の一つの比較
   回路から比較結果を第２制御信号として出力する比較手
   段と、を少なくとも含むことを特徴とするバンドギャッ
   プ回路。
2. 【請求項２】 リファレンス電圧回路部が、高位側電源
   配線と低位側電源配線との間に、第１，第２の第１導電
   型ＭＯＳトランジスタと第１の第２導電型ＭＯＳトラン
   ジスタとが前記高位側電源側からこの順序で直列接続さ
   れた第１の直列接続体と、第３の第１導電型ＭＯＳトラ
   ンジスタと第２，第３の第２導電型ＭＯＳトランジスタ
   と第１の抵抗素子とが前記高位側電源側からこの順序で
   直列接続された第２の直列接続体と、第４，第５の第１
   導電型ＭＯＳトランジスタと第２の抵抗素子とこの第２
   の抵抗素子側をアノードとする第１のダイオードとが、
   前記高位側電源側からこの順序で直列接続された第３の
   直列接続体と、第２，第３のダイオードと定電流源と
   が、前記各ダイオードのアノードを前記高位側電源配線
   側として前記高位側電源配線側からこの順序で直列接続
   された第４の直列接続体とを有し、前記第３の第１導電
   型ＭＯＳトランジスタと前記第２の第２導電型ＭＯＳト
   ランジスタとの直列接続点と前記第１，第３，第４の第
   １導電型ＭＯＳトランジスタの各ゲートとが互いに接続
   された第１の共通接続点を第１の内部制御信号の出力端
   とし、前記第２の第１導電型ＭＯＳトランジスタと前記
   第１の第２導電型ＭＯＳトランジスタとの直列接続点と
   前記第１，第２，第３の第２導電型ＭＯＳトランジスタ
   の各ゲートとが互いに接続された第２の共通接続点をス
   タートアップ手段の出力端と接続すると共に第２の内部
   制御信号の出力端とし、前記第５の第１導電型ＭＯＳト
   ランジスタと前記第２の抵抗素子の直列接続点を基準信
   号の出力端とし、前記第３のダイオードのカソードと前
   記定電流源との直列接続点と、前記第２及び第５の第１
   導電型ＭＯＳトランジスタの各ゲートを互いに接続して
   構成された請求項１に記載のバンドギャップ回路。
3. 【請求項３】 制御電圧発生回路部が、第１及び第２の
   分圧電圧を発生する抵抗分圧手段に加えて、スタートア
   ップ手段を制御するスタートアップ制御信号を発生する
   スタートアップ信号発生手段とを備えて構成された請求
   項１又は２に記載のバンドギャップ回路。
4. 【請求項４】 抵抗分圧手段が第３，第４，第５の抵抗
   素子をこの順序で直列接続して構成され、スタートアッ
   プ信号発生手段が容量素子と第６の第１導電型ＭＯＳト
   ランジスタを含んで構成され、前記第６の第１導電型Ｍ
   ＯＳトランジスタのゲートは第１の内部制御信号出力端
   に接続され、前記第６の第１導電型ＭＯＳトランジスタ
   のソースドレイン路が高位側電源配線と前記第３の抵抗
   素子の一端との間を接続すると共に前記第３の抵抗素子
   の一端，前記容量素子の一端及びスタートアップ手段に
   含まれる第７の第１導電型ＭＯＳトランジスタのゲート
   とが共通接続され、前記容量素子の他端及び前記第５の
   抵抗素子の一端は低位側電源配線に接続され、前記第３
   の抵抗素子と前記第４の抵抗素子との直列接続点を第１
   の分圧電圧の出力端とし、前記第４の抵抗素子と前記第
   ５の抵抗素子との直列接続点を第２の分圧電圧の出力端
   とする構成となっている請求項３に記載のバンドギャッ
   プ回路。
5. 【請求項５】 第２制御信号を出力する比較手段が、い
   ずれも第２の分圧電圧と第２の内部制御信号電圧とを比
   較する第１の比較回路と第２の比較回路を備え、前記第
   １の比較回路の出力端が前記第２の比較回路の低位側共
   通電位配線に接続され、前記第２制御信号が前記第２の
   比較回路より出力される構成となっている請求項１乃至
   ３いずれか１項に記載のバンドギャップ回路。
6. 【請求項６】 比較手段が、高位側電源配線と低位側電
   源配線との間に、第８の第１導電型ＭＯＳトランジスタ
   と第４の第２導電型ＭＯＳトランジスタとが前記高位側
   電源側からこの順序で直列接続された第５の直列接続体
   と、第９の第１導電型ＭＯＳトランジスタと第５の第２
   導電型ＭＯＳトランジスタとが前記高位側電源側からこ
   の順序で直列接続された第６の直列接続体とを有する第
   １の比較回路部と、前記高位側電源配線と低位側共通配
   線との間に、第１０の第１導電型ＭＯＳトランジスタと
   第６の第２導電型ＭＯＳトランジスタとが前記高位側電
   源側からこの順序で直列接続された第７の直列接続体
   と、第１１の第１導電型ＭＯＳトランジスタと第７の第
   ２導電型ＭＯＳトランジスタとが前記高位側電源側から
   この順序で直列接続された第８の直列接続体とを有し、
   且つ前記低位側共通配線は前記第８の第１導電型ＭＯＳ
   トランジスタと前記第４の第２導電型ＭＯＳトランジス
   タとの直列接続点と接続する第２の比較回路部とを備
   え、前記第９の第１導電型ＭＯＳトランジスタと前記第
   ５の第２導電型ＭＯＳトランジスタとの直列接続点と前
   記第８，第９の第１導電型ＭＯＳトランジスタの各ゲー
   トとが互いに接続され、前記第１１の第１導電型ＭＯＳ
   トランジスタと前記第７の第２導電型ＭＯＳトランジス
   タとの直列接続点と前記第１０，第１１の第１導電型Ｍ
   ＯＳトランジスタの各ゲートとが互いに接続され、更に
   前記第４，第６の第２導電型ＭＯＳトランジスタの各ゲ
   ートは第２，第３の抵抗素子の直列接続点と接続され、
   前記第５，第７の第２導電型ＭＯＳトランジスタの各ゲ
   ートは第２の内部制御信号の出力端と接続され、前記第
   １０の第１導電型ＭＯＳトランジスタと前記第６の第２
   導電型ＭＯＳトランジスタとの直列接続点が第２制御信
   号を出力する出力端として構成された請求項３乃至６い
   ずれか１項に記載のバンドギャップ回路。
7. 【請求項７】 少なくとも所定の電圧の基準信号と第１
   制御信号と第２制御信号とを出力する請求項１乃至６い
   ずれか１項に記載のバンドギャップ回路と、高位側電源
   配線と低位側電源配線との間に接続され第３の分圧電圧
   を出力する検出電圧出力回路部と、前記基準信号と前記
   第３の分圧電圧を比較入力とし、この比較結果を検出信
   号として出力する第３の比較回路と、前記第１制御信
   号，前記第２制御信号及び前記検出信号を入力して論理
   処理を施し処理結果をパワー・オン・クリア信号として
   出力する論理回路を含むことを特徴とするパワー・オン
   ・クリア回路。
8. 【請求項８】 検出電圧出力回路部が、高位側電源配線
   と低位側電源配線との間に直列接続された第６，第７の
   抵抗素子により構成され、且つ前記第６，第７の抵抗素
   子の直列接続点を第３の分圧電圧の出力端とし、論理回
   路が３入力論理和回路である請求項７記載のパワー・オ
   ン・クリア回路。