JP2006262180A

JP2006262180A - 半導体装置

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Publication number: JP2006262180A
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Inventors: Maki Ichikawa; 真樹市川; Kazue Kanda; 和重神田
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Abstract

【課題】電源電圧を正確に検知してパワーオンリセット信号を出力する。
【解決手段】電源電圧を受けて基準電圧を発生する基準電圧発生回路10と、基準電圧の値が規定値に達したことを検知する基準電圧レベル保障回路20と、基準電圧レベル保障回路20の検知信号に基づいて動作が制御され、電源電圧に応じた値を持つ電圧を基準電圧と比較する電圧比較回路を有し、この電圧比較回路の比較結果に基づいてパワーオンリセット信号を出力する電源電圧検知回路30とを具備する。
【選択図】図１

Description

本発明は、パワーオンリセット信号を出力する回路を内蔵した半導体装置に関する。

半導体装置の電源投入時には、誤動作を避けるために、電源電圧の値が動作範囲に入ったことを検知し、この検知信号に基づいて初期化を行う必要がある。電源電圧を検知する検知電圧は常に動作保証電圧以下になるように設定する必要があり、かつ全ての回路が正常に動作する電圧でなければならない。電源電圧の検知にはトランジスタの閾値電圧を利用する方法や、容量の充放電を利用する方法等がある。しかし、いずれの方法でも、プロセスバラツキや温度特性により、検知電圧がばらつくことは避けられない。

電源電圧の立ち上がりが極端に遅い場合、初期化動作は検知電圧で行われることになる。しかし、検知電圧のバラツキが大きい場合、初期化動作が必要な回路の動作範囲を下回ってしまう恐れがあり、正確な電圧を検知することが望まれている。

特に、多電源を持つ半導体装置の場合には、全ての電源が投入されたことを検知して動作が開始される。しかし、電源の投入が同時とは限らないため、ある電源は最大動作電圧、ある電源は動作保障電圧以下の状態で初期化動作が行われるケースが発生する。初期化が行われる回路が複数の電源を使用する場合、通常の動作電圧よりも電源検知回路のばらつき分だけ広い電圧範囲で動作することが求められ、特に設計を困難にしている。

正確な電源電圧を検知するには、ＢＧＲ（バンドギャップリファレンス）回路等の出力電圧である基準電圧と電源電圧とを比較することが好ましい。しかし、電源電圧が低い際には基準電圧自体のレベルを保障できないため、基準電圧発生回路の電源を昇圧する等の対策を図る必要があり、回路が複雑かつ大規模になる問題がある。

なお、特許文献１には、複数の直流電源装置を有し、第１、第２、第３の順序で順次複数のユニット電源の立ち上げのシーケンス制御を行う半導体試験装置の電源装置において、第１のユニット電源が第２のユニット電源より先に直流電圧を負荷装置へ供給すべきであるものとしたとき、第１のユニット電源が出力する直流電圧が所定電圧以上に達したことを検出して第２のユニット電源の直流電圧を出力するシーケンス制御手段を備えた半導体試験装置が開示されている。
特開平１１−３４４５３３号公報

この発明は上記のような事情を考慮してなされたものであり、その目的は、電源電圧を正確に検知してパワーオンリセット信号を出力することができる半導体装置を提供することである。

この発明の半導体装置は、電源電圧を受けて基準電圧を発生する基準電圧発生回路と、上記基準電圧の値が規定値に達したことを検知する基準電圧レベル保障回路と、上記基準電圧レベル保障回路の検知信号に基づいて動作が制御され、上記電源電圧に応じた値を持つ電圧を上記基準電圧と比較する電圧比較回路を有し、この電圧比較回路の比較結果に基づいてパワーオンリセット信号を出力する電源電圧検知回路とを具備している。

この発明の半導体装置は、電源電圧の値が第１の規定値に達したことを検知する第１の電源電圧検知回路と、上記第１の電源電圧検知回路の検知信号に基づいて動作が制御され、電源電圧を受けて基準電圧を発生する基準電圧発生回路と、上記基準電圧の値が第２の規定値に達したことを検知する基準電圧レベル保障回路と、上記基準電圧レベル保障回路の検知信号に基づいて動作が制御され、上記電源電圧に応じた値を持つ電圧を上記基準電圧と比較する電圧比較回路を有し、この電圧比較回路の比較結果に基づいてパワーオンリセット信号を出力する第２の電源電圧検知回路とを具備している。

この発明の半導体装置は、第１の電源電圧を受けて基準電圧を発生する基準電圧発生回路と、上記基準電圧の値が規定値に達したことを検知する基準電圧レベル保障回路と、上記基準電圧レベル保障回路の検知信号に基づいて動作が制御され、上記第１の電源電圧に応じた値を持つ電圧を上記基準電圧と比較する第１の電圧比較回路を有し、この第１の電圧比較回路の比較結果に基づいて第１の検知信号を出力する第１の電源電圧検知回路と、上記第１の電源電圧とは異なる第２の電源電圧に応じた値を持つ電圧を発生する電圧発生回路、及びこの電圧発生回路で発生された電圧を上記基準電圧と比較する第２の電圧比較回路を有し、この第２の電圧比較回路の比較結果に基づいて第２の検知信号を出力する少なくとも１つの第２の電源電圧検知回路と、上記第１の検知信号及び上記第２の検知信号に基づいてパワーオンリセット信号を出力するパワーオンリセット信号出力回路を具備している。

この発明の半導体装置は、第１の電源電圧の値が第１の規定値に達したことを検知して第１の検知信号を出力する第１の電源電圧検知回路と、上記第１の検知信号に基づいて動作が制御され、上記第１の電源電圧を受けて基準電圧を発生する基準電圧発生回路と、上記基準電圧の値が第２の規定値に達したことを検知する基準電圧レベル保障回路と、上記第１の検知信号に基づいて動作が制御され、上記第１の電源電圧に応じた値を持つ電圧を発生する第１の電圧発生回路、及びこの第１の電圧発生回路で発生された電圧を上記基準電圧と比較する第２の電圧比較回路を有し、この第２の電圧比較回路の比較結果に基づいて第２の検知信号を出力する第２の電源電圧検知回路と、上記第２の検知信号及び上記基準電圧レベル保障回路の検知信号に基づいて動作が制御され、上記第１の電源電圧とは異なる第２の電源電圧に応じた値を持つ電圧を発生する第２の電圧発生回路、及びこの第２の電圧発生回路で発生された電圧を上記基準電圧と比較する第２の電圧比較回路を有し、この第２の電圧比較回路の比較結果に基づいて第３の検知信号を出力する少なくとも１つの第３の電源電圧検知回路と、上記第２の検知信号及び上記第３の検知信号に基づいてパワーオンリセット信号を出力するパワーオンリセット信号出力回路を具備している。

この発明によれば、電源電圧を正確に検知してパワーオンリセット信号を出力することができる半導体装置を提供することができる。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置のブロック図である。この半導体装置は、基準電圧発生回路10、基準電圧レベル保障回路20、及び電源電圧検知回路30を有する。

基準電圧発生回路10は、電源電圧VDD1を受け、VDD1から基準電圧VREFを発生する。基準電圧発生回路10は例えばＢＧＲ回路で構成してもよい。しかし、ＢＧＲ回路に限らず他の形式の基準電圧発生回路であってもよい。

基準電圧レベル保障回路20は、基準電圧発生回路10で発生される基準電圧VREFの値がある規定値に達したことを検知する。基準電圧レベル保障回路20の検知信号EN1は電源電圧検知回路30に供給される。

電源電圧検知回路30は、検知信号EN1に基づいて動作が制御される電圧比較回路を有し、かつ電源電圧VDD1が所定の分割比で分割されて電源電圧VDD1に比例した値を持つ分割電圧を電圧比較回路で基準電圧VREFと比較し、この比較結果に基づいてパワーオンリセット信号PONの活性化を行う。

上記のような構成において、電源投入後、電源電圧VDD1の値が低い場合、基準電圧発生回路10は本来発生すべき値の基準電圧を発生しない場合がある。基準電圧レベル保障回路20は、基準電圧VREFの値をモニタし、VREFの値が規定値に達したことを検知する。

すなわち、本実施形態の半導体装置では、基準電圧VREFの値が規定値に達してから、電源電圧検知回路30内の電圧比較回路で、電源電圧に応じた値を持つ電圧が基準電圧VREFと比較される。この結果、電源電圧VDD1を正確に検知してパワーオンリセット信号PONを出力することができる。

図２は、図１に示す半導体装置の各部の構成を具体的に示す回路図である。この場合、基準電圧発生回路10はＢＧＲ回路で構成されている。このＢＧＲ回路は一般に良く知られた構成のものであり、各ソースが電源電圧VDD1の供給ノードに接続され、カレントミラー負荷を構成する一対のＰＭＯＳトランジスタ101、102と、このカレントミラー負荷に接続された駆動用の一対のＮＭＯＳトランジスタ103、104と、ＮＭＯＳトランジスタ103、104の共通ドレインと接地電圧GNDの供給ノードとの間に接続され、ゲートに所定のバイアス電圧VBN1が供給される電流源用のＮＭＯＳトランジスタ105と、電源電圧VDD1の供給ノードと接地電圧GNDの供給ノードとの間に直列に接続されたＰＭＯＳトランジスタ106、抵抗素子107及び順方向のダイオード108と、ＰＭＯＳトランジスタ106と抵抗素子107との直列接続ノード、つまり基準電圧VREFの出力ノードに一端が接続された抵抗素子109と、抵抗素子109の他端に一端が接続された抵抗素子110と、抵抗素子110の他端と接地電圧GNDの供給ノードとの間にそれぞれ順方向となるように並列に接続された複数個のダイオード111とを有する。

このような構成のＢＧＲ回路では、電源の投入後に、ＰＭＯＳトランジスタ106と抵抗素子107との直列接続ノードから基準電圧VREFが出力される。

基準電圧レベル保障回路20は、電源電圧VDD1の供給ノードと接地電圧GNDの供給ノードとの間にソース・ドレイン間が直列に接続されたＰＭＯＳトランジスタ201及びＮＭＯＳトランジスタ202と、上記両ＭＯＳトランジスタの201及び202の直列接続ノードに入力端子が接続されたインバータ回路203と、インバータ回路203の出力を反転するインバータ回路204とを有する。ＰＭＯＳトランジスタ201のゲートには基準電圧VREFが供給され、ＮＭＯＳトランジスタ202のゲートには、このＮＭＯＳトランジスタ202に微小な電流が流れるように所定のバイアス電圧VBN2が供給される。

このような構成の基準電圧レベル保障回路20において、電源の投入後、電源電圧VDD1の値が低く、基準電圧VREFの値が規定値よりも低い場合には、ＰＭＯＳトランジスタ201がオフ状態となり、インバータ回路204から出力される検知信号EN1は“Ｌ”レベルとなる。そして、電源電圧VDD1の値が上昇し、基準電圧VREFの値が規定値に達すると、ＰＭＯＳトランジスタ201がオン状態となり、検知信号EN1は“Ｈ”レベルに反転する。この場合、基準電圧VREFの規定値は、電源電圧が定常状態になった時のVDD1の値からＰＭＯＳトランジスタ201の閾値電圧の絶対値|Vth|分以上低い値に設定される。

電源電圧検知回路30は、電源電圧VDD1の供給ノードと接地電圧ＧＮＤの供給ノードとの間に直列に接続されて電圧VDD1を所定の分割比α1（α1＜１）で分割した電圧SENを出力する一対の抵抗素子からなる抵抗分割回路301と、基準電圧レベル保障回路20から出力される検知信号EN1に基づいて動作が制御され、電圧SENを基準電圧VREFと比較するコンパレータ302と、このコンパレータ302の出力を反転するインバータ回路303とを有する。パワーオンリセット信号PONはインバータ回路303から出力される。

このような構成の電源電圧検知回路30において、抵抗分割回路301は電源電圧VDD1に比例した電圧を出力する。そして、基準電圧レベル保障回路20の検知信号EN1が“Ｈ”レベルになるとコンパレータ302が動作し、電圧SENと基準電圧VREFとがコンパレータ302により比較され、この比較結果に基づいてパワーオンリセット信号PONが活性化制御される。

ここで、例えば、定常状態の電源電圧VDD1の値が2V、基準電圧VREFの値が1.2Vとすると、抵抗分割回路301における分割比α1は0.6となるように設定される。

（第２の実施形態）
図３は、第２の実施形態に係る半導体装置のブロック図である。第１の実施形態の半導体装置では、電源が投入されると基準電圧発生回路10は直ちに動作を開始するが、電源電圧VDD1が低い時点では、その出力電圧である基準電圧VREFの値が規定値になるとは限らず、電源電圧検知回路30内のコンパレータ302で基準電圧VREFを比較用のリファレンス電圧として用いることができない。

そこで、この第２の実施形態の半導体装置では、図１の半導体装置に対して論理動作保障電圧検知回路40を追加し、基準電圧発生回路10等の正常な論理動作が保障できるような値に電源電圧VDD1が達したことを論理動作保障電圧検知回路40で検出し、この検知信号EN2に基づいて基準電圧発生回路10における基準電圧VREFの出力動作を制御するようにしたものである。

この第２の実施形態の半導体装置では、電源電圧VDD1の値が基準電圧発生回路10の正常な論理動作を保障できるような値に達した後に、基準電圧発生回路10から基準電圧VREFが出力されるので、電源電圧検知回路30において、より正確に電源電圧VDD1を検知してパワーオンリセット信号PONを出力することができる。

図４は、図３に示す半導体装置の各部の構成を具体的に示す回路図である。この場合にも、基準電圧発生回路10はＢＧＲ回路で構成されている。ただし、図４に示す基準電圧発生回路10が図２に示すものと異なっている点は、電源電圧VDD1の供給ノードと基準電圧VREFの出力ノードとの間に、ゲートに論理動作保障電圧検知回路40の検知信号EN2が供給されるＰＭＯＳトランジスタ112が追加接続されていることである。

論理動作保障電圧検知回路40は、電源電圧VDD1の供給ノードと接地電圧GNDの供給ノードとの間に直列に接続された一対の抵抗素子401、402と、電源電圧VDD1の供給ノードと接地電圧GNDの供給ノードとの間に直列に接続されたＰＭＯＳトランジスタ403及び抵抗素子404とを有する。ＰＭＯＳトランジスタ403のゲートは、一対の抵抗素子401、402の直列接続ノードに接続されている。

さらに、論理動作保障電圧検知回路40は、電源電圧VDD1の供給ノードと接地電圧GNDの供給ノードとの間に直列に接続された一対の抵抗素子405、406と、電源電圧VDD1の供給ノードと接地電圧GNDの供給ノードとの間に直列に接続された抵抗素子407及びＮＭＯＳトランジスタ408とを有する。ＮＭＯＳトランジスタ408のゲートは、一対の抵抗素子405、406の直列接続ノードに接続されている。

そして、ＰＭＯＳトランジスタ403と抵抗素子404の直列接続ノードの信号及び抵抗素子407とＮＭＯＳトランジスタ408の直列接続ノードの信号の反転信号がＮＡＮＤゲート回路409に供給され、ＮＡＮＤゲート回路409から検知信号EN2が出力される。

上記構成でなる論理動作保障電圧検知回路40では、電源電圧VDD1の値が、一対の抵抗素子401、402の値とＰＭＯＳトランジスタ403の閾値電圧の絶対値に応じた値、もしくは一対の抵抗素子405、406の値とＮＭＯＳトランジスタ408の閾値電圧に応じた値に達すると、ＮＡＮＤゲート回路409の出力信号である検知信号EN2が“Ｈ”レベルとなる。検知信号EN2が“Ｈ”レベルのときは、ＰＭＯＳトランジスタ112がオフ状態となる。それ以前のときは、検知信号EN2が“Ｌ”レベルとなり、ＰＭＯＳトランジスタ112はオン状態となり、基準電圧VREFの出力ノードはVDD1にショートされる。

図５は、第１、第２の実施形態に係る半導体装置において、電源投入時の要部の電圧変化を示す特性図である。図中、実線で示した基準電圧VREFは第１の実施形態のものであり、破線で示した基準電圧VREFは第２の実施形態のものである。

電源投入後、電源電圧VDD1の値が上昇し、基準電圧VREFの値が規定値を超えると、基準電圧レベル保障回路20から検知信号EN1が出力され、電源電圧検知回路30内のコンパレータ302が動作を開始する。そして、電源電圧検知回路30内の抵抗分割回路301における電圧SENが基準電圧VREFに達すると、パワーオンリセット信号PONが活性化される。

第２の実施形態の場合、論理動作保障電圧検知回路40の検知信号EN2が活性化されるまでは、基準電圧VREFは電源電圧VDD1の上昇に伴って上昇する。そして、検知信号EN2が活性化され、ＰＭＯＳトランジスタ112がオフ状態になると、その後は、順次低下していく。そして、電源電圧検知回路30内の抵抗分割回路301における電圧SENが基準電圧VREFに達すると、パワーオンリセット信号PONが活性化される。

基準電圧VREFは、検知信号EN2が活性化されるまでは電源電圧VDD1にショートされており、検知信号EN2が活性化された後は、基準電圧VREFは電源電圧VDD1から下がってくる。つまり、基準電圧VREFは電圧SENと必ず交差する。この結果、電源電圧VDD1が低く、基準電圧VREFが不安定な時期に、基準電圧VREFと電圧SENとが接近している時点で、検知電圧以下で誤検知が行われることを防止することができる。また、基準電圧VREFが電源電圧VDD1から低下する際の放電時間は、パワーオンリセット期間の規格に適合するように各抵抗素子等の抵抗値が設定されており、電源電圧VDD1の立ち上がりが急峻な場合でも検知レベルが上がってしまうことを防止している。

（第３の実施形態）
図６は、第３の実施形態に係る半導体装置のブロック図である。第２の実施形態の半導体装置では、電源電圧検知回路30は、基準電圧VREFと抵抗分割回路301における電圧SENとの比較結果のみに基づいてパワーオンリセット信号PONを活性化制御する場合を説明した。

これに対し、第３の実施形態に係る半導体装置の電源電圧検知回路30は、基準電圧VREFと電圧SENの比較結果と、論理動作保障電圧検知回路40の検知信号EN2とに基づいて、パワーオンリセット信号PONを活性化制御するように構成されている。

図７は、図６に示す半導体装置の各部の構成を具体的に示す回路図である。この場合にも、基準電圧発生回路10はＢＧＲ回路で構成されている。また、図４と対応する個所には同じ符号を付して、図４と異なる点のみを以下に説明する。

電源電圧検知回路30内のコンパレータ302の出力信号はＮＡＮＤゲート回路304に供給される。このＮＡＮＤゲート回路304には、論理動作保障電圧検知回路40の検知信号EN2が供給される。ＮＡＮＤゲート回路304の出力信号が２個のインバータ回路305、306で順次反転されることでパワーオンリセット信号PONが出力される。

このような構成の半導体装置において、電源電圧VDD1の値が低いときには、論理動作保障電圧検知回路40の検知信号EN2が“Ｌ”レベルとなり、電源電圧検知回路30内のＮＡＮＤゲート回路304の出力信号はコンパレータ302の出力信号にかかわらずに“Ｈ”レベルに固定される。従って、パワーオンリセット信号PONも“Ｈ”レベルとなり、パワーオンリセット信号PONは活性化されない。

電源電圧VDD1の値が上昇し、論理動作保障電圧検知回路40の検知信号EN2が“Ｈ”レベルになると、コンパレータ302の比較結果に基づいてパワーオンリセット信号PONが活性化制御される。

すなわち、第３の実施形態の半導体装置では、論理動作保障電圧検知回路40の検知信号EN2が活性化されてからパワーオンリセット信号PONが活性化制御されるので、電源投入時直後におけるノイズなどによる誤動作が防止できるという効果がさらに得られる。

（第４の実施形態）
図８は、第４の実施形態に係る半導体装置のブロック図である。第１、第２、及び第３の各実施形態の半導体装置では、電源電圧がVDD1のみ存在しており、この電源電圧VDD1を検知する電源電圧検知回路も１個のみ設けられる場合を説明した。

これに対して、第４の実施形態に係る半導体装置では、検知すべき電源電圧が複数存在し、これに対応して電源電圧検知回路も複数設けるように構成したものである。なお、本例では、複数の電源電圧としてVDD1とVDD2の２つの電源電圧が存在する場合を示している。

この半導体装置は、基準電圧発生回路10、基準電圧レベル保障回路20、電源電圧検知回路30、及び電源電圧検知回路50を有する。

基準電圧レベル保障回路20は、基準電圧発生回路10で発生される基準電圧VREFの値が規定値に達したことを検知する。基準電圧レベル保障回路20の検知信号EN1は電源電圧検知回路30に供給される。

電源電圧検知回路30は、検知信号EN1に基づいて動作が制御される電圧比較回路を有し、かつ電源電圧VDD1が所定の分割比で分割されて電源電圧VDD1に比例した値を持つ分割電圧を電圧比較回路で基準電圧VREFと比較して検知信号FLG1を出力する。

電源電圧検知回路50は、電源電圧検知回路30の検知信号FLG1が供給され、電源電圧VDD2が所定の分割比で分割されて電源電圧VDD2に比例した値を持つ分割電圧を電圧比較回路で基準電圧VREFと比較して検知信号FLG2を出力する。

電源電圧検知回路30、50の検知信号FLG1、FLG2はＮＡＮＤゲート回路61に供給され、このＮＡＮＤゲート回路61の出力信号が２個のインバータ回路62、63で順次反転されることでパワーオンリセット信号PONが出力される。

このような構成でなる半導体装置では、基準電圧VREFの値が規定値に達した後に、電源電圧検知回路30、50で基準電圧VREFを用いて電源電圧VDD1、VDD2の検知がそれぞれ行われるので、複数の電源電圧を正確に検知することができる。

図９は、図８に示す半導体装置の電源電圧検知回路30、50及びその周辺回路の構成を具体的に示す回路図である。

図９中に示す電源電圧検知回路30が図４のものと異なる点は、コンパレータ302の出力ノードに、直列接続された２個のインバータ回路307、308が接続されていることであり、それ以外の構成は図４のものと同様である。検知信号FLG1は、直列接続された２個のインバータ回路307、308の後段のインバータ回路308から出力される。

電源電圧検知回路50は、ソース・ドレインの一方が電源電圧VDD2の供給ノードに接続され、ゲートに検知信号FLG1の反転信号が供給されるＰＭＯＳトランジスタ501と、ＰＭＯＳトランジスタ501のソース・ドレインの他方と接地電圧GNDの供給ノードとの間に直列接続されて電圧VDD2を所定の分割比α2（α2＜１）で分割した電圧SEN2を出力する一対の抵抗素子からなる抵抗分割回路502と、電圧SEN2を基準電圧VREFと比較するコンパレータ503とを有する。検知信号FLG2はコンパレータ503から出力される。

図９に示す回路において、検知信号EN1が活性化されると、電源電圧検知回路30内のコンパレータ302が動作し、抵抗分割回路301で生成された電圧SEN1が基準電圧VREFと比較されて、電源電圧VDD1の検知が行われる。この電源電圧検知回路30において、電源電圧VDD1が基準電圧VREFに達したことが検知されると、検知信号FLG1が活性化され、電源電圧検知回路50内のＰＭＯＳトランジスタ501がオン状態になり、抵抗分割回路502で電圧SEN2の生成が開始される。そして、電源電圧検知回路50内のコンパレータ503で電圧SEN2が基準電圧VREFと比較されて、電源電圧VDD2の検知が行われる。

この場合、電源電圧検知回路30、50の検知信号FLG1、FLG2が共に活性化（“Ｈ”レベル）されると、パワーオンリセット信号PONが活性化（“Ｌ”レベル）される。

なお、この第４の実施形態の半導体装置において、電源電圧検知回路50に電源電圧検知回路30の検知信号FLG1を供給し、ＰＭＯＳトランジスタ501のオン／オフ動作をこの検知信号FLG1で制御する場合を説明したが、検知信号FLG1の代わりに基準電圧レベル保障回路20の検知信号EN1で制御するように回路を変更してもよい。

また、電源電圧検知回路50と同様の構成の回路を複数設け、ＮＡＮＤゲート回路61、62、63からなる回路を介して多段縦列接続することで、多数の電源電圧を検知した結果に基づいてパワーオンリセット信号PONを活性化制御することができる。

（第５の実施形態）
図１０は、第５の実施形態に係る半導体装置のブロック図である。この第５の実施形態に係る半導体装置では、第４の実施形態に係る半導体装置に対し、第３の実施形態に係る半導体装置における論理動作保障電圧検知回路40と同様の構成の回路を追加し、基準電圧発生回路10の正常な論理動作が保障できるような値に電源電圧VDD1が達したことを検出し、この検知信号EN2に基づいて基準電圧発生回路10における基準電圧VREFの出力動作を制御するようにしたものである。この場合、論理動作保障電圧検知回路40の検知信号EN2は基準電圧発生回路10の他に、基準電圧レベル保障回路20及び電源電圧検知回路30にも供給される。

電源電圧検知回路30の検知信号FLG1は検知信号EN1と共にＮＡＮＤゲート回路64に供給される。このＮＡＮＤゲート回路64の出力信号は、インバータ回路65を介して電源電圧検知回路50及びＮＡＮＤゲート回路61に供給される。ＮＡＮＤゲート回路61には、電源電圧検知回路50の検知信号FLG2が供給される。ＮＡＮＤゲート回路61の出力信号が２個のインバータ回路62、63で順次反転されることでパワーオンリセット信号PONが出力される。

図１１は、図１０中の電源電圧検知回路30、50及びその周辺回路の構成を具体的に示す回路図である。

電源電圧検知回路30は、ソース・ドレインの一方が電源電圧VDD1の供給ノードに接続され、ゲートに検知信号EN2の反転信号が供給されるＰＭＯＳトランジスタ309と、ＰＭＯＳトランジスタ309のソース・ドレインの他方と接地電圧GNDの供給ノードとの間に直列接続されて電圧VDD1を所定の分割比α1（α1＜１）で分割した電圧SEN1を出力する一対の抵抗素子からなる抵抗分割回路301と、電圧SEN1を基準電圧VREFと比較するコンパレータ302と、コンパレータ302の出力信号と検知信号EN2とが供給されるＮＡＮＤゲート回路310と、ＮＡＮＤゲート回路310の出力信号を反転するインバータ回路311とを有する。検知信号FLG1はインバータ回路311から出力される。

電源電圧検知回路50は、ソース・ドレインの一方が電源電圧VDD2の供給ノードに接続され、ゲートにインバータ回路65の出力信号が供給されるＰＭＯＳトランジスタ501と、ＰＭＯＳトランジスタ501のソース・ドレインの他方と接地電圧GNDの供給ノードとの間に直列接続されて電圧VDD2を所定の分割比α2（α2＜１）で分割した電圧SEN2を出力する一対の抵抗素子からなる抵抗分割回路502と、電圧SEN2を基準電圧VREFと比較するコンパレータ503とを有する。検知信号FLG2はコンパレータ503から出力される。

第５の実施形態の半導体装置では、複数の電源が存在する場合でも、１つの電源電圧VDD1の値が基準電圧発生回路10の正常な論理動作を保障できるような値に達した後に、基準電圧発生回路10から基準電圧VREFが出力されるので、電源電圧検知回路30、50において、正確に電源電圧VDD1、VDD2を検知してパワーオンリセット信号PONの活性化制御を行うことができる。この実施の形態において、電源電圧VDD1、VDD2の大小関係は問わない。

なお、本発明は、上記各実施の形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば、基準電圧発生回路10がＢＧＲ回路で構成される場合を説明したが、これは種々の形式の基準電圧発生回路を用いてもよい。さらに、基準電圧レベル保証回路20、論理動作保証電圧検知回路40の具体的な回路についても、図示したもの以外の構成の回路を用いてもよい。

第１の実施形態に係る半導体装置のブロック図。図１に示す半導体装置の各部の構成を具体的に示す回路図。第２の実施形態に係る半導体装置のブロック図。図３に示す半導体装置の各部の構成を具体的に示す回路図。第１、第２の実施形態に係る半導体装置において電源投入時の要部の電圧変化を示す特性図。第３の実施形態に係る半導体装置のブロック図。図６に示す半導体装置の各部の構成を具体的に示す回路図。第４の実施形態に係る半導体装置のブロック図。図８に示す半導体装置の電源電圧検知回路30、50及びその周辺回路の構成を具体的に示す回路図。第５の実施形態に係る半導体装置のブロック図。図１０中の電源電圧検知回路30、50及びその周辺回路の構成を具体的に示す回路図。

符号の説明

10…基準電圧発生回路、20…基準電圧レベル保障回路、30…電源電圧検知回路、40…論理動作保障電圧検知回路、50…電源電圧検知回路。

Claims

電源電圧を受けて基準電圧を発生する基準電圧発生回路と、
上記基準電圧の値が規定値に達したことを検知する基準電圧レベル保障回路と、
上記基準電圧レベル保障回路の検知信号に基づいて動作が制御され、上記電源電圧に応じた値を持つ電圧を上記基準電圧と比較する電圧比較回路を有し、この電圧比較回路の比較結果に基づいてパワーオンリセット信号を出力する電源電圧検知回路と
を具備したことを特徴する半導体装置。
電源電圧の値が第１の規定値に達したことを検知する第１の電源電圧検知回路と、
上記第１の電源電圧検知回路の検知信号に基づいて動作が制御され、電源電圧を受けて基準電圧を発生する基準電圧発生回路と、
上記基準電圧の値が第２の規定値に達したことを検知する基準電圧レベル保障回路と、
上記基準電圧レベル保障回路の検知信号に基づいて動作が制御され、上記電源電圧に応じた値を持つ電圧を上記基準電圧と比較する電圧比較回路を有し、この電圧比較回路の比較結果に基づいてパワーオンリセット信号を出力する第２の電源電圧検知回路と
を具備したことを特徴する半導体装置。
前記第２の電源電圧検知回路は、前記電圧比較回路の比較結果と共に前記第１の電源電圧検知回路の検知信号に基づいて前記パワーオンリセット信号を出力する請求項２記載の半導体装置。
第１の電源電圧を受けて基準電圧を発生する基準電圧発生回路と、
上記基準電圧の値が規定値に達したことを検知する基準電圧レベル保障回路と、
上記基準電圧レベル保障回路の検知信号に基づいて動作が制御され、上記第１の電源電圧に応じた値を持つ電圧を上記基準電圧と比較する第１の電圧比較回路を有し、この第１の電圧比較回路の比較結果に基づいて第１の検知信号を出力する第１の電源電圧検知回路と、
上記第１の電源電圧とは異なる第２の電源電圧に応じた値を持つ電圧を発生する電圧発生回路、及びこの電圧発生回路で発生された電圧を上記基準電圧と比較する第２の電圧比較回路を有し、この第２の電圧比較回路の比較結果に基づいて第２の検知信号を出力する少なくとも１つの第２の電源電圧検知回路と、
上記第１の検知信号及び上記第２の検知信号に基づいてパワーオンリセット信号を出力するパワーオンリセット信号出力回路
を具備したことを特徴する半導体装置。
第１の電源電圧の値が第１の規定値に達したことを検知して第１の検知信号を出力する第１の電源電圧検知回路と、
上記第１の検知信号に基づいて動作が制御され、上記第１の電源電圧を受けて基準電圧を発生する基準電圧発生回路と、
上記基準電圧の値が第２の規定値に達したことを検知する基準電圧レベル保障回路と、
上記第１の検知信号に基づいて動作が制御され、上記第１の電源電圧に応じた値を持つ電圧を発生する第１の電圧発生回路、及びこの第１の電圧発生回路で発生された電圧を上記基準電圧と比較する第２の電圧比較回路を有し、この第２の電圧比較回路の比較結果に基づいて第２の検知信号を出力する第２の電源電圧検知回路と、
上記第２の検知信号及び上記基準電圧レベル保障回路の検知信号に基づいて動作が制御され、上記第１の電源電圧とは異なる第２の電源電圧に応じた値を持つ電圧を発生する第２の電圧発生回路、及びこの第２の電圧発生回路で発生された電圧を上記基準電圧と比較する第２の電圧比較回路を有し、この第２の電圧比較回路の比較結果に基づいて第３の検知信号を出力する少なくとも１つの第３の電源電圧検知回路と、
上記第２の検知信号及び上記第３の検知信号に基づいてパワーオンリセット信号を出力するパワーオンリセット信号出力回路
を具備したことを特徴する半導体装置。