KR20050070280A - 반도체 메모리 소자의 파워업 회로 - Google Patents

반도체 메모리 소자의 파워업 회로 Download PDF

Info

Publication number
KR20050070280A
KR20050070280A KR1020030099600A KR20030099600A KR20050070280A KR 20050070280 A KR20050070280 A KR 20050070280A KR 1020030099600 A KR1020030099600 A KR 1020030099600A KR 20030099600 A KR20030099600 A KR 20030099600A KR 20050070280 A KR20050070280 A KR 20050070280A
Authority
KR
South Korea
Prior art keywords
power supply
supply voltage
power
voltage
signal
Prior art date
Application number
KR1020030099600A
Other languages
English (en)
Other versions
KR100562636B1 (ko
Inventor
도창호
이재진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030099600A priority Critical patent/KR100562636B1/ko
Priority to US10/788,683 priority patent/US20050140405A1/en
Priority to TW093105702A priority patent/TW200522082A/zh
Priority to CNA2004101015250A priority patent/CN1637944A/zh
Publication of KR20050070280A publication Critical patent/KR20050070280A/ko
Application granted granted Critical
Publication of KR100562636B1 publication Critical patent/KR100562636B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

Abstract

본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 전원 회로에 관한 것이며, 더 자세히는 반도체 메모리 소자의 파워업 회로에 관한 것이다. 본 발명은 초기 동작시 파워업 신호의 비정상적인 조기 천이를 방지할 수 있는 반도체 메모리 소자의 파워업 회로를 제공하는데 그 목적이 있다. 본 발명에서는 반도체 메모리 소자의 초기 동작시 파워업 회로의 전원전압의 임계 레벨 감지를 위해 NMOS 트랜지스터의 문턱전압 특성에 의존하는 제1 전원전압 감지부와 PMOS 트랜지스터의 문턱전압 특성에 의존하는 제2 전원전압 감지부를 두고, 제1 및 제2 전원전압 감지부에서 모두 전원전압의 임계 레벨을 감지한 시점에서 파워업 신호가 천이되도록 제1 및 제2 전원전압 감지부의 출력신호를 논리조합하기 위한 논리조합부를 추가하였다. 이 경우, 파워업 동작시 항상 전원전압의 임계 레벨이 높은 전원전압 감지부의 출력에 응답하여 파워업 신호가 천이되므로 파워업 신호의 비정상적인 조기 천이를 방지할 수 있다.

Description

반도체 메모리 소자의 파워업 회로{POWER UP CIRCUIT IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 전원 회로에 관한 것이며, 더 자세히는 반도체 메모리 소자의 파워업 회로에 관한 것이다.
반도체 메모리 소자에는 다양한 형태의 로직들과 안정적인 소자 동작을 보증하기 위한 내부전원 발생 블럭이 존재한다. 이 로직들은 메모리 소자에 전원이 공급되어 본격적으로 동작하기 이전에 특정한 값으로 초기화되어 있어야 한다. 또한, 내부전원의 경우, 메모리 내부 로직의 전원 단자에 바이어스를 공급하게 되는데, 이들 내부전원이 전원전압(VDD) 인가시 적정한 전압 레벨을 갖지 못하면 래치-업(latch-up)과 같은 문제가 발생되어 소자의 신뢰성(reliability)을 보장하기 어렵다. 이처럼 메모리 내부 로직의 초기화와 내부전원의 불안정에 의한 래치-업을 방지하기 위하여 반도체 메모리 소자 내부에 파워업 회로를 구비하고 있다.
파워업 회로는 반도체 메모리 소자의 초기화 동작시 외부로부터 전원전압(VDD)이 인가되는 순간 메모리 내부 로직들이 곧바로 전원전압(VDD)의 레벨에 응답하여 동작하지 않고 전원전압(VDD)의 레벨이 임계 레벨 이상으로 상승한 시점 이후에 동작하도록 한다.
파워업 회로의 출력신호인 파워업 신호는 외부로부터 인가된 전원전압(VDD)의 레벨 상승을 감지하여 전원전압(VDD)이 임계 레벨보다 낮은 구간에서는 논리레벨 로우(low) 상태를 유지하다가 전원전압(VDD)이 임계 레벨 이상으로 안정화되면 논리레벨 하이(high)로 천이된다. 이와 반대로, 외부로부터 인가되는 전원전압(VDD)의 레벨이 낮아지는 경우, 파워업 신호는 전원전압(VDD)이 임계 레벨보다 높은 구간에서는 그대로 논리레벨 하이 상태를 유지하다가 전원전압(VDD)이 임계 레벨 이하로 떨어지게 되면 다시 논리레벨 로우로 천이된다.
통상적으로, 전원전압(VDD)이 인가된 후 파워업 신호가 논리레벨 로우 상태일 때 메모리 내부 로직에 포함된 래치들이 예정된 값으로 초기화되며, 내부전원 발생 블럭의 초기화 또한 이때 수행된다.
한편, 파워업 신호가 천이하는 전원전압(VDD)의 임계 레벨은 모든 로직들이 정상적인 스위칭 동작을 수행하기 위한 전압 레벨로서, NMOS 트랜지스터의 문턱전압과 PMOS 트랜지스터의 문턱전압 중 높은 값을 기준으로 일정 부분 더 마진을 가지도록 설계한다. 이 마진의 정도는 파워업 트리거 레벨을 문턱전압 정도로 설정하면 일반적인 디지털 로직의 경우에는 초기화에 문제가 없지만, 아날로그 회로로 구성된 내부전원 회로(예컨대, VPP 발생기와 같은 승압전원 발생 회로)의 경우에는 동작 효율이 떨어져 파워업 트리거 이후 래치-업을 유발할 수 있다. 이러한 이유로 파워업 트리거 레벨을 이들 아날로그 회로들이 안정적인 값을 생성할 수 있도록 문턱전압보다 일정 정도 더 마진을 가지도록 하는 것이다.
도 1은 종래기술에 따른 파워업 회로를 나타낸 도면이다.
도 1을 참조하면, 종래기술에 따른 파워업 회로는, 전원전압(VDD)과 접지전압(VSS)를 이용하여 전원전압(VDD)의 레벨 변화에 따라 선형적으로 변화하는 바이어스 전압(Va)을 제공하기 위한 전원전압 레벨 팔로워부(100)와, 바이어스 전압(Va)에 응답하여 전원전압(VDD)의 임계 레벨로의 변화를 감지하기 위한 전원전압 감지부(110)와, 전원전압 감지부(110)로부터 출력된 감지신호를 버퍼링하여 파워업 신호(pwrup)를 출력하기 위한 버퍼부(120)를 구비한다.
여기서, 전원전압 레벨 팔로워부(100)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 제공되어 전압 디바이더를 구성하는 제1 및 제2 저항(R1 및 R2)를 구비한다.
그리고, 전원전압 감지부(110)는 전원전압단(VDD)과 노드 N1 사이에 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP0)와, 접지전압단(VSS)과 노드 N1 사이에 접속되며 바이어스 전압(Va)을 게이트 입력으로 하는 NMOS 트랜지스터(MN0)와, 노드 N1로부터 출력된 감지신호(det)를 입력으로 하는 인버터(INV0)를 구비한다. 여기서, 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(MP0)는 PMOS 트랜지스터(MP0)의 유효 저항값과 동일한 유효 저항값을 가지는 다른 로드 소자로 대체할 수 있다.
한편, 버퍼부(120)는 전원전압 감지부(110)로부터 출력된 감지신호의 반전신호(detb)를 입력으로 하는 인버터 체인 - 4개의 인버터(INV1, INV2, INV3, INV4)로 구현됨 - 을 구비한다.
도 2는 상기 도 1에 도시된 파워업 회로의 타이밍 다이어그램이다.
도 2를 참조하면, 전원전압 레벨 팔로워부(100)의 출력신호인 바이어스 전압(Va)은 하기의 수학식 1에 따라 변화하게 된다.
Va = (R2/(R1+R2))×VDD
즉, 전원전압(VDD) 레벨이 증가함에 따라 바이어스 전압(Va)이 전원전압 감지부(110)의 NMOS 트랜지스터(MN0)의 문턱전압 이상으로 증가하게 되면 NMOS 트랜지스터(MN0)가 턴온되어 로드로 작용하는 PMOS 트랜지스터(MP0)와 NMOS 트랜지스터(MN0)에 흐르는 전류량의 변화에 따라 감지신호(det)의 레벨이 변화하게 된다.
감지신호(det)는 초기에 NMOS 트랜지스터(MN0)가 턴오프되어 있기 때문에 전원전압(VDD)을 따라 증가한다. 한편, 바이어스 전압(Va)이 증가할수록 NMOS 트랜지스터(MN0)의 전류 구동력이 증가하면서 전원전압(VDD)의 특정 레벨에서 감지신호(det)가 로우로 천이하게 되는데, 이 과정에서 감지신호(det)의 레벨이 인버터(INV0)의 로직 문턱값을 넘어서게 되면 비로소 인버터(INV0)의 출력신호(detb)가 천이하면서 전원전압(VDD) 레벨을 따라 증가하게 된다.
한편, 인버터(INV0)의 출력신호(detb)는 버퍼부(120)에서 버퍼링되어 파워업 신호(pwrup)를 논리레벨 로우에서 하이로 천이하게 만든다.
그런데, 상기와 같은 종래의 파워업 회로는 전원전압 감지부(110)에서 NMOS 트랜지스터(MN0)의 문턱전압 특성에 의존하여 파워업 신호(pwrup)가 천이되는 전원전압(VDD)의 임계 레벨을 결정하고 있다. 이와 같은 경우, 반도체 메모리 소자의 소자 특성이 안정화되지 않은 경우(예컨대, 공정에 의한 변동이 있는 경우), PMOS 트랜지스터의 문턱전압을 넘지 못하는 전원전압(VDD) 레벨에서 파워업 신호(pwrup)가 천이되어 반도체 메모리 소자의 초기화가 불안정하게 되고, 이는 반도체 메모리 소자의 오동작을 유발하는 요인이 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 초기 동작시 파워업 신호의 비정상적인 조기 천이를 방지할 수 있는 반도체 메모리 소자의 파워업 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 전원전압의 레벨 변화에 따라 선형적으로 변화하는 제1 및 제2 바이어스 전압을 제공하기 위한 전원전압 레벨 팔로워부; 상기 제1 바이어스 전압에 응답하여 NMOS 트랜지스터의 문턱전압에 대응하는 상기 전원전압의 제1 임계 레벨로의 변화를 감지하기 위한 제1 전원전압 감지부; 상기 제2 바이어스 전압에 응답하여 PMOS 트랜지스터의 문턱전압에 대응하는 상기 전원전압의 제2 임계 레벨로의 변화를 감지하기 위한 제2 전원전압 감지부; 및 상기 제1 및 제2 전원전압 감지부로부터 출력된 제1 및 제2 감지신호를 논리조합하여 상기 전원전압이 제1 및 제2 임계 레벨을 모두 만족하는 시점에 활성화되는 확인신호를 출력하기 위한 논리조합부를 구비하는 반도체 메모리 소자의 파워업 회로가 제공된다.
바람직하게, 상기 확인신호를 버퍼링하여 파워업 신호를 출력하기 위한 버퍼부를 더 구비한다.
바람직하게, 상기 전원전압 레벨 팔로워부는, 전원전압단과 접지전압단 사이에 제공되어 전압 디바이더를 구성하는 제1 내지 제3 로드 소자를 구비하며, 상기 제1 로드 소자와 상기 제2 로드 소자의 공통 노드로 상기 제1 바이어스 전압을 출력하고, 상기 제2 로드 소자와 제3 로드 소자의 공통 노드로 상기 제2 바이어스 전압을 출력한다.
바람직하게, 상기 전원전압 레벨 팔로워부는, 전원전압단과 접지전압단 사이에 제공되어 전압 디바이더를 구성하는 제1 및 제2 로드 소자를 포함하는 제1 전원전압 레벨 팔로워와, 전원전압단과 접지전압단 사이에 제공되어 전압 디바이더를 구성하는 제3 및 제4 로드 소자를 포함하는 제2 전원전압 레벨 팔로워를 구비한다.
바람직하게, 상기 제1 전원전압 감지부는, 전원전압단과 제1 노드 사이에 접속된 제1 로드 소자; 접지전압단과 상기 제1 노드 사이에 접속되며 상기 제1 바이어스 전압을 게이트 입력으로 하는 NMOS 트랜지스터; 및 상기 제1 노드에 접속된 제1 인버터를 구비한다.
바람직하게, 상기 제1 로드 소자는 상기 전원전압단과 상기 제1 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현한다.
바람직하게, 상기 제2 전원전압 감지부는, 상기 접지전압단과 제2 노드 사이에 접속된 제2 로드 소자; 상기 전원전압단과 제2 노드 사이에 접속되며 상기 제2 바이어스 전압을 게이트 입력으로 하는 PMOS 트랜지스터; 상기 제2 노드에 접속된 제2 인버터; 및 상기 제2 인버터의 출력신호를 입력으로 하는 제3 인버터를 구비한다.
바람직하게, 상기 제2 로드 소자는 상기 접지전압단과 상기 제2 노드 사이에 접속되며 상기 전원전압을 게이트 입력으로 하는 NMOS 트랜지스터로 구현한다.
바람직하게, 상기 논리조합부는, 상기 제1 감지신호와 상기 제2 감지신호를 입력으로 하는 낸드 게이트와, 상기 낸드 게이트의 출력신호를 입력으로 하는 제4 인버터를 구비한다.
바람직하게, 상기 논리조합부는, 상기 제1 감지신호와 상기 제2 감지신호를 입력으로 하는 노아 게이트를 구비한다.
바람직하게, 상기 버퍼부는 상기 확인신호를 입력으로 하는 인버터 체인을 구비한다.
본 발명에서는 반도체 메모리 소자의 초기 동작시 파워업 회로의 전원전압의 임계 레벨 감지를 위해 NMOS 트랜지스터의 문턱전압 특성에 의존하는 제1 전원전압 감지부와 PMOS 트랜지스터의 문턱전압 특성에 의존하는 제2 전원전압 감지부를 두고, 제1 및 제2 전원전압 감지부에서 모두 전원전압의 임계 레벨을 감지한 시점에서 파워업 신호가 천이되도록 제1 및 제2 전원전압 감지부의 출력신호를 논리조합하기 위한 논리조합부를 추가하였다. 이 경우, 파워업 동작시 항상 전원전압의 임계 레벨이 높은 전원전압 감지부의 출력에 응답하여 파워업 신호가 천이되므로 파워업 신호의 비정상적인 조기 천이를 방지할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 파워업 회로를 나타낸 도면이다.
도 3을 참조하면, 본 실시예에 따른 반도체 메모리 소자의 파워업 회로는, 전원전압(VDD)과 접지전압(VSS)를 이용하여 전원전압(VDD)의 레벨 변화에 따라 선형적으로 변화하는 제1 및 제2 바이어스 전압(V1 및 V2)을 제공하기 위한 전원전압 레벨 팔로워부(200)와, 제1 바이어스 전압(V1)에 응답하여 전원전압(VDD)의 NMOS 트랜지스터의 문턱전압에 대응하는 제1 임계 레벨로의 변화를 감지하기 위한 제1 전원전압 감지부(210a)와, 제2 바이어스 전압(V2)에 응답하여 전원전압(VDD)의 PMOS 트랜지스터의 문턱전압에 대응하는 제2 임계 레벨로의 변화를 감지하기 위한 제2 전원전압 감지부(210b)와, 제1 및 제2 전원전압 감지부(210a 및 210b)로부터 출력된 제1 및 제2 감지신호를 논리조합하여 전원전압(VDD)이 제1 및 제2 임계 레벨을 모두 만족하는 시점에 활성화되는 확인신호(det_confirm)를 출력하기 위한 논리조합부(220)와, 확인신호(det_confirm)를 버퍼링하여 파워업 신호(pwrup)를 출력하기 위한 버퍼부(230)를 구비한다.
본 실시예에 따른 파워업 회로의 구성을 보다 상세하게 살펴보면, 우선 전원전압 레벨 팔로워부(200)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 제공되어 전압 디바이더를 구성하는 제1 내지 제3 저항(R1, R2, R3)를 구비한다. 여기서, 제1 내지 제3 저항(R1, R2, R3) 각각은 도면과 같이 수동 소자로 구현할 수 있을 뿐만 아니라, MOS 트랜지스터와 같은 능동 소자로 구현할 수 있다.
그리고, 제1 전원전압 감지부(210a)는 전원전압단(VDD)과 노드 N2 사이에 접속된 제1 로드 저항(R_load1)과, 접지전압단(VSS)과 노드 N2 사이에 접속되며 제1 바이어스 전압(V1)을 게이트 입력으로 하는 NMOS 트랜지스터(MN1)와, 노드 N2로부터 출력된 제1 감지신호(det1)를 입력으로 하는 인버터(INV5)를 구비한다. 여기서, 제1 로드 저항(R_load1)은 상기 도 1에 도시된 바와 같이 전원전압단(VDD)과 노드 N2 사이에 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터와 같은 다른 로드 소자로 대체할 수 있다.
또한, 제2 전원전압 감지부(210b)는 접지전압단(VSS)과 노드 N3 사이에 접속된 제2 로드 저항(R_load2)과, 전원전압단(VDD)과 노드 N3 사이에 접속되며 제2 바이어스 전압(V2)을 게이트 입력으로 하는 PMOS 트랜지스터(MP1)와, 노드 N3로부터 출력된 제2 감지신호(det2)를 입력으로 하는 인버터(INV6)와, 인버터(INV6)의 출력신호를 입력으로 하는 인버터(INV7)를 구비한다. 여기서, 제2 로드 저항(R_load2)은 접지전압단(VSS)과 노드 N3 사이에 접속되며 전원전압(VDD)을 게이트 입력으로 하는 NMOS 트랜지스터와 같은 다른 로드 소자로 대체할 수 있다.
한편, 논리조합부(220)는 제1 및 제2 전원전압 감지부(210a 및 210b)의 출력신호(det1b 및 det2d)를 입력으로 하는 낸드 게이트(NAND1)와, 낸드 게이트(NAND1)의 출력을 입력으로 하는 인버터(INV8)를 구비한다. 예시된 논리조합부(220)는 제1 및 제2 전원전압 감지부(210a 및 210b)의 출력신호(det1b 및 det2d)가 하이 액티브 신호이며 확인신호(det_confirm)가 하이 액티브 신호인 경우를 전제로 한 것으로, 신호들의 액티브 행태가 달라지면 논리조합부(220)를 다른 논리 게이트로 구현해야 한다. 예컨대, 제1 및 제2 전원전압 감지부(210a 및 210b)의 출력신호(det1b 및 det2d)가 모두 로우 액티브 신호이고, 확인신호(det_confirm)가 하이 액티브 신호인 경우라면 노아 게이트 하나로 논리조합부(220)를 구현할 수 있다.
또한, 버퍼부(230)는 논리조합부(220)로부터 출력된 확인신호(det_confirm)를 입력으로 하는 인버터 체인 - 2개의 인버터(INV9, INV10)로 구현됨 - 을 구비한다.
이하, 본 실시예에 따른 파워업 회로의 동작을 살펴본다.
먼저, 전원전압 레벨 팔로워부(200)로부터 출력되는 제1 및 제2 바이어스 전압(V1 및 V2)는 하기의 수학식 2 및 3과 같이 변화하게 된다.
V1 = ((R2+R3)/(R1+R2+R3))×VDD
V2 = (R3/(R1+R2+R3))×VDD
즉, 제1 전원전압 감지부(210a)에서는 전원전압(VDD)이 인가되어 그 레벨이 증가함에 따라 제1 바이어스 전압(V1)이 NMOS 트랜지스터(MN1)의 문턱전압 이상으로 증가하게 되면 NMOS 트랜지스터(MN1)가 턴온되어 제1 로드 저항(R_load1)과 NMOS 트랜지스터(MN1)에 흐르는 전류량의 변화에 따라 제1 감지신호(det1)의 레벨이 변화하게 된다. 제1 감지신호(det1)는 초기에 NMOS 트랜지스터(MN1)가 턴오프되어 있기 때문에 전원전압(VDD)을 따라 증가하게 된다. 한편, 제1 바이어스 전압(V1)이 NMOS 트랜지스터(MN1)의 문턱전압 이상이 되면 제1 감지신호(det1)가 로우로 천이하게 되는데, 이 과정에서 제1 감지신호(det1)의 레벨이 인버터(INV5)의 로직 문턱값을 넘어서게 되면 비로소 인버터(INV5)의 출력신호(det1b)가 논리레벨 하이로 천이하면서 전원전압(VDD) 레벨을 따라 증가하게 된다.
한편, 제2 전원전압 감지부(210b)도 전술한 제1 전원전압 감지부(210a)와 같은 원리로 동작한다. 즉, 제2 바이어스 전압(V2)이 PMOS 트랜지스터(MP1)의 문턱전압의 절대값을 넘어서면 제2 감지신호(det2)가 하이로 천이하게 되는데, 이 과정에서 제2 감지신호(det2)의 레벨이 인버터(INV6)의 로직 문턱값을 넘어서게 되면 비로소 인버터(INV7)의 출력신호(det2d)가 논리레벨 하이로 천이하면서 전원전압(VDD) 레벨을 따라 증가하게 된다.
한편, NMOS 트랜지스터의 문턱전압 특성과 PMOS 트랜지스터의 문턱전압 특성이 서로 다르기 때문에 제1 및 제2 전원전압 감지부(210a, 210b)의 출력신호(det1b 및 det2d)의 논리레벨 하이로의 천이 시점은 서로 다르게 나타날 것이다.
만일, 두 신호(det1b 및 det2d)가 모두 논리레벨 로우 상태인 경우에는 논리조합부(220)의 출력신호인 확인신호(det_confirm)는 논리레벨 로우 상태를 나타낸다. 한편, 두 신호(det1b 및 det2d) 중 어느 하나가 논리레벨 하이이고 나머지 하나가 논리레벨 로우인 경우에도 확인신호(det_confirm)는 논리레벨 로우 상태를 유지하게 된다. 두 신호(det1b 및 det2d)가 모두 논리레벨 하이로 천이된 시점에서 비로소 확인신호(det_confirm)는 논리레벨 하이로 천이하게 된다.
이후 확인신호(det_confirm)는 버퍼부(230)에서 버퍼링되어 파워업 신호(pwrup)를 논리레벨 로우에서 하이로 천이하게 만든다.
따라서, 본 실시예에 따르면, 파워업 동작시 전원전압(VDD) 레벨이 NMOS 트랜지스터의 문턱전압에 대응하는 제1 임계 레벨과 PMOS 트랜지스터의 문턱전압에 대응하는 제2 임계 레벨 중 높은 전압 레벨에 이르렀을 때 비로소 파워업 신호(pwrup)가 천이하게 된다. 그러므로, 본 실시예에 따른 파워업 회로를 적용하는 경우, 공정 변화 등에 의해 파워업 신호(pwrup)가 비정상적으로 조기 천이되는 것을 방지할 수 있으며, 이에 따라 반도체 메모리 소자의 오동작을 방지할 수 있게 된다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 파워업 회로를 나타낸 도면이다.
도 4를 참조하면, 본 실시예에 따른 반도체 메모리 소자의 파워업 회로는, 전원전압(VDD)과 접지전압(VSS)를 이용하여 전원전압(VDD)의 레벨 변화에 따라 선형적으로 변화하는 제1 바이어스 전압(V1)을 제공하기 위한 제1 전원전압 레벨 팔로워부(300a)와, 전원전압(VDD)과 접지전압(VSS)를 이용하여 전원전압(VDD)의 레벨 변화에 따라 선형적으로 변화하는 제2 바이어스 전압(V2)을 제공하기 위한 제2 전원전압 레벨 팔로워부(300b)와, 제1 바이어스 전압(V1)에 응답하여 전원전압(VDD)의 NMOS 트랜지스터의 문턱전압에 대응하는 제1 임계 레벨로의 변화를 감지하기 위한 제1 전원전압 감지부(310a)와, 제2 바이어스 전압(V2)에 응답하여 전원전압(VDD)의 PMOS 트랜지스터의 문턱전압에 대응하는 제2 임계 레벨로의 변화를 감지하기 위한 제2 전원전압 감지부(310b)와, 제1 및 제2 전원전압 감지부(310a 및 310b)로부터 출력된 제1 및 제2 감지신호를 논리조합하여 전원전압(VDD)이 제1 및 제2 임계 레벨을 모두 만족하는 시점에 활성화되는 확인신호(det_confirm)를 출력하기 위한 논리조합부(320)와, 확인신호(det_confirm)를 버퍼링하여 파워업 신호(pwrup)를 출력하기 위한 버퍼부(330)를 구비한다.
즉, 본 실시예에 따른 파워업 회로는 전원전압(VDD)의 전압 레벨 변화에 따라 선형적으로 변화하는 제1 및 제2 바이어스 전압(V1 및 V2)을 생성하기 위한 전원전압 레벨 팔로워부를 별도의 회로로 구현하였다. 따라서, 제1 및 제2 전원전압 레벨 팔로워부(300a 및 300b)를 제외한 나머지 제1 전원전압 감지부(310a), 제2 전원전압 감지부(310b), 논리조합부(320), 버퍼부(330) 등의 구성은 전술한 일 실시예와 동일하며, 이에 상기 도 3과 동일한 엘리먼트에 대해서는 동일한 도면부호를 사용하였다.
한편, 제1 전원전압 레벨 팔로워부(300a)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 제공되어 전압 디바이더를 구성하는 2개의 저항(R11 및 R21)를 구비하며, 제2 전원전압 레벨 팔로워부(300b)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 제공되어 전압 디바이더를 구성하는 2개의 저항(R12 및 R22)을 구비한다. 여기서, 제1 전원전압 레벨 팔로워부(300a)에서 저항 R11 및 R21의 저항값은 (R21/(R11+R21)) 값이 상기 일 실시예에 따른 ((R1+R2)/(R1+R2+R3)) 값과 동일하게 설정하면 되며, 제2 전원전압 레벨 팔로워부(300b)에서 저항 R12 및 R22의 저항값은 (R22/(R12+R22)) 값이 상기 일 실시예에 따른 (R3/(R1+R2+R3)) 값과 동일하게 설정하면 된다.
본 실시예에 따른 파워업 회로의 동작 및 작용효과는 전술한 일 실시예의 동작과 동일하므로 동작 설명은 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 버퍼부를 배치하는 경우를 일례로 들어 설명하였으나, 경우에 따라 별도의 버퍼부를 배치하지 않을 수도 있다. 이 경우, 확인신호(det_confirm)가 파워업 신호(pwrup)가 될 것이다.
전술한 본 발명은 공정 변화 등에 의해 파워업 신호가 비정상적으로 조기 천이되는 것을 방지할 수 있으며, 이에 따라 반도체 메모리 소자의 오동작을 방지할 수 있다. 한편, 이러한 효과는 특히, 최근 이슈화되고 있는 낮은 동작전압을 사용하는 반도체 메모리 소자에 적용시 가장 부각될 수 있을 것이다.
도 1은 종래기술에 따른 파워업 회로를 나타낸 도면.
도 2는 상기 도 1에 도시된 파워업 회로의 타이밍 다이어그램.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 파워업 회로를 나타낸 도면.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 파워업 회로를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
200 : 전원전압 레벨 팔로워부
210a : 제1 전원전압 감지부
210b : 제2 전원전압 감지부
220 : 논리조합부
230 : 버퍼부

Claims (11)

  1. 전원전압의 레벨 변화에 따라 선형적으로 변화하는 제1 및 제2 바이어스 전압을 제공하기 위한 전원전압 레벨 팔로워부;
    상기 제1 바이어스 전압에 응답하여 NMOS 트랜지스터의 문턱전압에 대응하는 상기 전원전압의 제1 임계 레벨로의 변화를 감지하기 위한 제1 전원전압 감지부;
    상기 제2 바이어스 전압에 응답하여 PMOS 트랜지스터의 문턱전압에 대응하는 상기 전원전압의 제2 임계 레벨로의 변화를 감지하기 위한 제2 전원전압 감지부; 및
    상기 제1 및 제2 전원전압 감지부로부터 출력된 제1 및 제2 감지신호를 논리조합하여 상기 전원전압이 제1 및 제2 임계 레벨을 모두 만족하는 시점에 활성화되는 확인신호를 출력하기 위한 논리조합부
    를 구비하는 반도체 메모리 소자의 파워업 회로.
  2. 제1항에 있어서,
    상기 확인신호를 버퍼링하여 파워업 신호를 출력하기 위한 버퍼부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  3. 제1항에 있어서,
    상기 전원전압 레벨 팔로워부는,
    전원전압단과 접지전압단 사이에 제공되어 전압 디바이더를 구성하는 제1 내지 제3 로드 소자를 구비하며, 상기 제1 로드 소자와 상기 제2 로드 소자의 공통 노드로 상기 제1 바이어스 전압을 출력하고, 상기 제2 로드 소자와 제3 로드 소자의 공통 노드로 상기 제2 바이어스 전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  4. 제1항에 있어서,
    상기 전원전압 레벨 팔로워부는,
    전원전압단과 접지전압단 사이에 제공되어 전압 디바이더를 구성하는 제1 및 제2 로드 소자를 포함하는 제1 전원전압 레벨 팔로워와,
    전원전압단과 접지전압단 사이에 제공되어 전압 디바이더를 구성하는 제3 및 제4 로드 소자를 포함하는 제2 전원전압 레벨 팔로워를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 제1 전원전압 감지부는,
    전원전압단과 제1 노드 사이에 접속된 제1 로드 소자;
    접지전압단과 상기 제1 노드 사이에 접속되며 상기 제1 바이어스 전압을 게이트 입력으로 하는 NMOS 트랜지스터; 및
    상기 제1 노드에 접속된 제1 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  6. 제5항에 있어서,
    상기 제1 로드 소자는 상기 전원전압단과 상기 제1 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  7. 제5항에 있어서,
    상기 제2 전원전압 감지부는,
    상기 접지전압단과 제2 노드 사이에 접속된 제2 로드 소자;
    상기 전원전압단과 제2 노드 사이에 접속되며 상기 제2 바이어스 전압을 게이트 입력으로 하는 PMOS 트랜지스터;
    상기 제2 노드에 접속된 제2 인버터; 및
    상기 제2 인버터의 출력신호를 입력으로 하는 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  8. 제7항에 있어서,
    상기 제2 로드 소자는 상기 접지전압단과 상기 제2 노드 사이에 접속되며 상기 전원전압을 게이트 입력으로 하는 NMOS 트랜지스터로 구현하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  9. 제7항에 있어서,
    상기 논리조합부는,
    상기 제1 감지신호와 상기 제2 감지신호를 입력으로 하는 낸드 게이트와,
    상기 낸드 게이트의 출력신호를 입력으로 하는 제4 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  10. 제1항에 있어서,
    상기 논리조합부는,
    상기 제1 감지신호와 상기 제2 감지신호를 입력으로 하는 노아 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
  11. 제2항에 있어서,
    상기 버퍼부는 상기 확인신호를 입력으로 하는 인버터 체인을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
KR1020030099600A 2003-12-30 2003-12-30 반도체 메모리 소자의 파워업 회로 KR100562636B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020030099600A KR100562636B1 (ko) 2003-12-30 2003-12-30 반도체 메모리 소자의 파워업 회로
US10/788,683 US20050140405A1 (en) 2003-12-30 2004-02-27 Power-up circuit semiconductor memory device
TW093105702A TW200522082A (en) 2003-12-30 2004-03-04 Power-up circuit in semiconductor memory device
CNA2004101015250A CN1637944A (zh) 2003-12-30 2004-12-21 半导体存储器装置的加电电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030099600A KR100562636B1 (ko) 2003-12-30 2003-12-30 반도체 메모리 소자의 파워업 회로

Publications (2)

Publication Number Publication Date
KR20050070280A true KR20050070280A (ko) 2005-07-07
KR100562636B1 KR100562636B1 (ko) 2006-03-20

Family

ID=34698709

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030099600A KR100562636B1 (ko) 2003-12-30 2003-12-30 반도체 메모리 소자의 파워업 회로

Country Status (4)

Country Link
US (1) US20050140405A1 (ko)
KR (1) KR100562636B1 (ko)
CN (1) CN1637944A (ko)
TW (1) TW200522082A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656427B1 (ko) * 2005-11-09 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 파워 업 신호 발생장치
KR100859838B1 (ko) * 2007-06-27 2008-09-23 주식회사 하이닉스반도체 파워업신호 생성장치를 구비하는 반도체메모리소자
KR100897878B1 (ko) * 2008-01-08 2009-05-15 (주)이엠엘에스아이 반도체 디바이스의 파워업 회로
KR100950579B1 (ko) * 2007-12-20 2010-04-01 주식회사 하이닉스반도체 반도체 집적회로의 파워-업 회로

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
JP4025286B2 (ja) * 2003-12-26 2007-12-19 東芝マイクロエレクトロニクス株式会社 半導体装置
US7190212B2 (en) * 2004-06-08 2007-03-13 Saifun Semiconductors Ltd Power-up and BGREF circuitry
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7242618B2 (en) * 2004-12-09 2007-07-10 Saifun Semiconductors Ltd. Method for reading non-volatile memory cells
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
JP4686222B2 (ja) * 2005-03-17 2011-05-25 株式会社東芝 半導体装置
US7751792B2 (en) * 2005-03-22 2010-07-06 Freescale Semiconductor, Inc. Higher linearity passive mixer
JP4693520B2 (ja) * 2005-06-29 2011-06-01 株式会社東芝 半導体集積回路装置
EP1746645A3 (en) 2005-07-18 2009-01-21 Saifun Semiconductors Ltd. Memory array with sub-minimum feature size word line spacing and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US8116142B2 (en) * 2005-09-06 2012-02-14 Infineon Technologies Ag Method and circuit for erasing a non-volatile memory cell
US20070087503A1 (en) * 2005-10-17 2007-04-19 Saifun Semiconductors, Ltd. Improving NROM device characteristics using adjusted gate work function
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US20070230004A1 (en) * 2006-04-04 2007-10-04 Johnson Yen Read channel/hard disk controller interface including power-on reset circuit
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7724603B2 (en) * 2007-08-03 2010-05-25 Freescale Semiconductor, Inc. Method and circuit for preventing high voltage memory disturb
KR100909636B1 (ko) * 2008-03-18 2009-07-27 주식회사 하이닉스반도체 듀얼 파워 업 신호 발생 회로
TWI474615B (zh) * 2008-08-15 2015-02-21 Chi Mei Comm Systems Inc 延時電路
US10644693B2 (en) * 2015-10-20 2020-05-05 Texas Instruments Incorporated Power-on reset circuit with reset transition delay
KR102548611B1 (ko) 2018-09-21 2023-06-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 전압 검출 시스템
US10666233B1 (en) * 2019-02-14 2020-05-26 Winbond Electronics Corp. Power drop reset circuit for power supply chip and power drop reset signal generating method
KR20210097532A (ko) * 2020-01-30 2021-08-09 삼성전자주식회사 구동 전압 감지 회로, 이를 포함하는 전자 장치 및 전자 시스템

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US75745A (en) * 1868-03-24 Self and albert h
US12267A (en) * 1855-01-23 Gas-heater
US14620A (en) * 1856-04-08 Governor-valve eok
US4446381A (en) * 1982-04-22 1984-05-01 Zilog, Inc. Circuit and technique for initializing the state of bistable elements in an integrated electronic circuit
US5345424A (en) * 1993-06-30 1994-09-06 Intel Corporation Power-up reset override architecture and circuit for flash memory
US5710741A (en) * 1994-03-11 1998-01-20 Micron Technology, Inc. Power up intialization circuit responding to an input signal
US5477176A (en) * 1994-06-02 1995-12-19 Motorola Inc. Power-on reset circuit for preventing multiple word line selections during power-up of an integrated circuit memory
US5557579A (en) * 1995-06-26 1996-09-17 Micron Technology, Inc. Power-up circuit responsive to supply voltage transients with signal delay
US5510741A (en) * 1995-08-30 1996-04-23 National Semiconductor Corporation Reset and clock circuit for providing valid power up reset signal prior to distribution of clock signal
FR2753579B1 (fr) * 1996-09-19 1998-10-30 Sgs Thomson Microelectronics Circuit electronique pourvu d'un dispositif de neutralisation
JP3750288B2 (ja) * 1997-07-03 2006-03-01 セイコーエプソン株式会社 半導体集積装置
JP2001127609A (ja) * 1999-10-22 2001-05-11 Seiko Epson Corp パワーオンリセット回路
KR100394757B1 (ko) * 2000-09-21 2003-08-14 가부시끼가이샤 도시바 반도체 장치
JP3703706B2 (ja) * 2000-10-18 2005-10-05 富士通株式会社 リセット回路およびリセット回路を有する半導体装置
KR100618688B1 (ko) * 2000-10-24 2006-09-06 주식회사 하이닉스반도체 파워업 회로
KR100422588B1 (ko) * 2002-05-20 2004-03-16 주식회사 하이닉스반도체 파워 업 신호 발생 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656427B1 (ko) * 2005-11-09 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 파워 업 신호 발생장치
KR100859838B1 (ko) * 2007-06-27 2008-09-23 주식회사 하이닉스반도체 파워업신호 생성장치를 구비하는 반도체메모리소자
KR100950579B1 (ko) * 2007-12-20 2010-04-01 주식회사 하이닉스반도체 반도체 집적회로의 파워-업 회로
KR100897878B1 (ko) * 2008-01-08 2009-05-15 (주)이엠엘에스아이 반도체 디바이스의 파워업 회로

Also Published As

Publication number Publication date
TW200522082A (en) 2005-07-01
KR100562636B1 (ko) 2006-03-20
CN1637944A (zh) 2005-07-13
US20050140405A1 (en) 2005-06-30

Similar Documents

Publication Publication Date Title
KR100562636B1 (ko) 반도체 메모리 소자의 파워업 회로
KR100231951B1 (ko) 반도체 집적회로
JP5102268B2 (ja) 半導体メモリ素子のパワーアップ回路
KR100551074B1 (ko) 반도체 메모리 소자의 파워업 회로
US5612642A (en) Power-on reset circuit with hysteresis
JP4686222B2 (ja) 半導体装置
KR100733407B1 (ko) 반도체 메모리 소자의 벌크 바이어스 전압 레벨 검출기
KR0153603B1 (ko) 반도체 장치의 파워-업 리세트신호 발생회로
KR100548558B1 (ko) 반도체 장치용 내부전압 발생기
KR100566308B1 (ko) 반도체 메모리 소자의 내부전원 초기화 회로 및 그의구동방법
KR100695421B1 (ko) 반도체 메모리 소자의 내부전압 발생기
KR100950579B1 (ko) 반도체 집적회로의 파워-업 회로
KR100299816B1 (ko) 전압발생회로
KR101022673B1 (ko) 반도체 메모리장치의 파워업회로
JP2006146868A (ja) 半導体装置用の内部電圧発生器
KR100548557B1 (ko) 반도체 장치의 내부 전원발생장치
KR20080060374A (ko) 반도체 소자의 파워업 회로
KR100554840B1 (ko) 파워 업 신호 발생 회로
KR100642402B1 (ko) 반도체 장치의 초기화 신호 발생회로
KR100650816B1 (ko) 내부 회로 보호 장치
KR100265594B1 (ko) 파워-업회로
KR100806120B1 (ko) 내부 전원전압 발생회로 및 내부 전원전압 발생방법
KR100574500B1 (ko) 반도체 장치의 초기화 신호 발생회로
KR100596790B1 (ko) 고전압 발생기
KR20060075946A (ko) 반도체 소자의 파워업 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090223

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee