KR100566308B1 - 반도체 메모리 소자의 내부전원 초기화 회로 및 그의구동방법 - Google Patents

반도체 메모리 소자의 내부전원 초기화 회로 및 그의구동방법 Download PDF

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Abstract

본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부 전원 회로에 관한 것이며, 더 자세히는 반도체 메모리 소자의 내부전원 초기화 회로 및 그의 구동방법에 관한 것이다. 본 발명은 파워 인가시 파워업 신호의 천이에 따른 고전위전압(VPP) 펌프의 펌핑에 의한 백바이어스전압(VBB)의 비정상적인 상승을 방지할 수 있는 반도체 메모리 소자의 내부전원 초기화 회로 및 그의 구동방법을 제공하는데 그 목적이 있다. 본 발명은 파워 인가시 고전위전압(VPP) 초기화부에서는 파워업 신호의 천이에 응답하여 전원전압단(VDD)과 고전위전압단(VPP)의 단락을 즉각적으로 해제하고 VPP 펌핑이 일어나도록 하는 반면, 백바이어스전압(VBB) 초기화부에서는 파워업 신호의 천이에 응답하여 일정 시간 지연 후에 접지전압단(VSS)과 백바이어스전압단(VBB)의 단락을 해제하고 VBB 펌핑이 일어나도록 한다. 이 경우, VPP 펌핑이 개시되는 시점에 백바이어스전압단(VBB)이 접지전압단(VSS)과 단락되어 있는 상태이기 때문에 파워 인가시 백바이어스전압(VBB)의 비정상적인 상승을 방지할 수 있다.
내부전원, 초기화, 파워업 신호, 천이, 딜레이

Description

반도체 메모리 소자의 내부전원 초기화 회로 및 그의 구동방법{INTERNAL POWER INITIALIZING CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
도 1은 종래기술에 따른 내부전원 초기화 회로를 나타낸 도면.
도 2a는 상기 도 1에 도시된 종래기술에 따른 내부전원의 이상적인 타이밍 다이어그램.
도 2b는 상기 도 1에 도시된 종래기술에 따른 내부전원의 실제적인 타이밍 다이어그램.
도 3은 본 발명의 일 실시예에 따른 내부전원 초기화 회로를 나타낸 도면.
도 4는 상기 도 3에 도시된 본 발명의 일 실시예에 따른 내부전원의 실제적인 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
200 : 고전위전압(VPP) 초기화부
210 : 백바이어스전압(VBB) 초기화부
220 : 코어전압(VCORE) 초기화부
20 : 딜레이
본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부 전원 회로에 관한 것이며, 더 자세히는 반도체 메모리 소자의 내부전원 초기화 회로 및 그의 구동방법에 관한 것이다.
반도체 메모리 소자에는 다양한 형태의 로직들과 안정적인 소자 동작을 보증하기 위한 내부전원 발생 블럭이 존재한다. 이 로직들은 메모리 소자에 전원이 공급되어 본격적으로 동작하기 이전에 특정한 값으로 초기화되어 있어야 한다. 또한, 내부전원의 경우, 메모리 내부 로직의 전원 단자에 바이어스를 공급하게 되는데, 이들 내부전원이 전원전압(VDD) 인가시 적정한 전압 레벨을 갖지 못하면 래치-업(latch-up)과 같은 문제가 발생되어 소자의 신뢰성(reliability)을 보장하기 어렵다. 이처럼 메모리 내부 로직의 초기화와 내부전원의 불안정에 의한 래치-업을 방지하기 위하여 반도체 메모리 소자 내부에 파워업 회로를 구비하고 있다.
파워업 회로는 반도체 메모리 소자의 초기화 동작시 외부로부터 전원전압(VDD)이 인가되는 순간 메모리 내부 로직들이 곧바로 전원전압(VDD)의 레벨에 응답하여 동작하지 않고 전원전압(VDD)의 전압 레벨이 예정된 임계 레벨 이상으로 상승한 시점 이후에 동작하도록 한다.
파워업 회로의 출력신호인 파워업 신호는 외부로부터 인가된 전원전압(VDD)의 레벨 상승을 감지하여 전원전압(VDD)이 임계 레벨보다 낮은 구간에서는 논리레벨 로우(low) 상태를 유지하다가 전원전압(VDD)이 임계 레벨 이상으로 안정화되면 논리레벨 하이(high)로 천이된다.
통상적으로, 전원전압(VDD)이 인가된 후 파워업 신호가 논리레벨 로우 상태일 때 메모리 내부 로직에 포함된 래치들이 예정된 값으로 초기화되며, 내부전원 발생 블럭의 초기화 또한 이때 수행된다.
한편, 파워업 신호가 천이하는 전원전압(VDD)의 임계 레벨은 모든 로직들이 정상적인 스위칭 동작을 수행하기 위한 전압 레벨로서, MOS 트랜지스터의 문턱전압보다 조금 더 마진을 가지도록 설계한다. 이 마진의 정도는 파워업 트리거 레벨을 MOS 트랜지스터의 문턱전압 정도로 설정하면 일반적인 디지털 로직의 경우에는 초기화에 문제가 없지만, 아날로그 회로로 구성된 내부전원 회로(예컨대, VPP 발생기와 같은 승압전원 발생 회로)의 경우에는 동작 효율이 떨어져 파워업 트리거 이후 래치-업을 유발할 수 있다. 이러한 이유로 파워업 트리거 레벨을 이들 아날로그 회로들이 안정적인 값을 생성할 수 있도록 MOS 트랜지스터의 문턱전압보다 일정 정도 더 마진을 가지도록 하는 것이다.
한편, 전원전위 전압(VDD)의 노이즈로부터의 안정화를 위하여 반도체 메모리 소자의 주변회로 영역에 레저버 캐패시터(reservoir capacitor)를 배치 설계하고 있다. 이러한 레저버 캐패시터는 웰을 이용하여 구현하며, 고전위전압(VPP) 및 백바이어스전압(VBB)을 인가 받기 때문에 VPP-VBB 캐패시터라 부르기도 한다.
예컨대, DRAM 셀 영역의 오프 누설전류 감소를 위하여 셀 영역에 딥 N웰을 형성하고 그 내부에 P웰을 형성하여 트리플웰을 구현하는 경우, 딥 N웰에는 고전위전압(VPP)을 인가하고, P웰에는 백바이어스전압(VBB)을 인가한다. 이때, 고전위전압(VPP)과 백바이어스전압(VBB) 사이에는 웰 P-N 접합이 존재하게 된다. 통상 고전위전압(VPP)은 3.5V이고, 백바이어스전압(VBB)은 -0.8V이므로 역방향 디플리션 영역이 존재하게 되고, 이에 따른 디플리션 캐패시터가 존재하게 된다.
한편, 반도체 메모리 소자에서 사용되는 내부전압으로 고전위전압(VPP), 백바이어스전압(VBB), 코어전압(VCORE) 등이 있다. 이들은 각각의 내부전원 발생 블럭에서 생성되며, 전술한 바와 같이 이러한 내부전원 발생 블럭들은 파워업 동작시 초기화가 필요하다. 내부전원 발생 블럭 각각은 내부전원 초기화 회로를 구비하고 있다.
도 1은 종래기술에 따른 내부전원 초기화 회로를 나타낸 도면이다.
도 1을 참조하면, 종래기술에 따른 내부전원 초기화 회로는, 고전위전압(VPP) 초기화부(100)와, 백바이어스전압(VBB) 초기화부(110)와, 코어전압(VCORE) 초기화부(120)를 구비한다.
먼저, 고전위전압(VPP) 초기화부(100)는 파워업 신호(pwrup)를 입력으로 하는 레벨 쉬프터(10)와, 레벨 쉬프터(10)의 출력신호를 입력으로 하는 인버터(INV1)와, 인버터(INV1)의 출력신호를 입력으로 하는 인버터(INV2)와, 전원전압단(VDD)과 고전위전압단(VPP) 사이에 접속되며 인버터(INV2)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(MP1)를 구비한다. 여기서, 레벨 쉬프터(10)는 파워업 신호(pwrup)의 하이 레벨(VDD 레벨임)을 고전위전압(VPP) 레벨로 올려주기 위한 것이다.
그리고, 백바이어스전압(VBB) 초기화부(110)는 파워업 신호(pwrup)를 입력으로 하는 인버터(INV3)와, 인버터(INV3)의 출력신호를 입력으로 하는 인버터(INV4)와, 전원전압단(VDD)과 노드 N1 사이에 접속되며 인버터(INV4)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(MP2)와, 백바이어스전압단(VBB)과 노드 N1 사이에 접속되며 인버터(INV4)의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터(MN1)와, 접지전압단(VSS)과 백바이어스전압단(VBB) 사이에 접속되며 노드 N1을 통해 출력된 신호를 게이트 입력으로 하는 NMOS 트랜지스터(MN2)를 구비한다. 여기서, 인버터(INV3 및 INV4)는 버퍼부를 구성하며, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN1)는 인버터를 구성한다.
또한, 코어전압(VCORE) 초기화부(120)는 파워업 신호(pwrup)를 입력으로 하는 인버터(INV5)와, 인버터(INV5)의 출력신호를 입력으로 하는 인버터(INV6)와, 전원전압단(VDD)과 코어전압단(VCORE) 사이에 접속되며 인버터(INV6)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(MP3)를 구비한다.
도 2a는 상기 도 1에 도시된 종래기술에 따른 내부전원의 이상적인 타이밍 다이어그램이다.
도 2a를 참조하면, 파워가 인가되어 전원전압(VDD)이 상승하기 시작하여 전원전압(VDD)이 특정 레벨(1.3V 정도)에 이르지 못하는 구간에서는 파워업 신호(pwrup)는 논리레벨 로우 상태를 유지한다.
파워업 신호(pwrup)가 논리레벨 로우이면, 고전위전압(VPP) 초기화부(100)에서는 PMOS 트랜지스터(MP1)가 턴온되어 전원전압단(VDD)과 고전위전압단(VPP)을 단락시키고, 백바이어스전압(VBB) 초기화부(110)에서는 NMOS 트랜지스터(MN2)가 턴온되어 접지전압단(VSS)과 백바이어스전압단(VBB)을 단락시키고, 코어전압(VCORE) 초기화부(120)에서는 PMOS 트랜지스터(MP3)가 턴온되어 전원전압단(VDD)과 코어전압단(VCORE)을 단락시킨다.
따라서, 파워업 신호(pwrup)가 논리레벨 로우인 구간에서는 고전위전압(VPP) 및 코어전압(VCORE)이 전원전압(VDD) 레벨을 따라 상승하게 되고, 백바이어스전압(VBB)은 접지전압(VSS) 상태가 된다.
한편, 전원전압(VDD)이 계속 상승하여 특정 레벨(1.3V 정도)에 도달하면 비로소 파워업 신호(pwrup)가 논리레벨 하이로 천이하게 된다.
파워업 신호(pwrup)가 논리레벨 하이가 되면, 고전위전압(VPP) 초기화부(100)의 PMOS 트랜지스터(MP1)가 턴오프되어 전원전압단(VDD)과 고전위전압단(VPP)의 단락이 해제되고, VPP 펌프(도시되지 않음)가 펌핑을 수행하여 자신의 타겟 레벨(3.3V)로 상승하게 된다. 그리고, 백바이어스전압(VBB) 초기화부(110)의 NMOS 트랜지스터(MN2)가 턴오프되어 접지전압단(VSS)과 백바이어스전압단(VBB)의 단락이 해제되고, VBB 펌프(도시되지 않음)가 펌핑을 수행하여 자신의 타겟 레벨(-0.8V)로 떨어지게 된다. 또한, 코어전압(VCORE) 초기화부(120)에서는 PMOS 트랜지스터(MP3)가 턴오프되어 전원전압단(VDD)과 코어전압단(VCORE)의 단락이 해제되고, 코어전압 드라이버(도시되지 않음)에 의해 자신의 타겟 레벨(1.6V)을 찾아간다.
이상의 동작은 이상적인 케이스이고, 실제로는 조금 다른 상황이 전개된다.
도 2b는 상기 도 1에 도시된 종래기술에 따른 내부전원의 실제적인 타이밍 다이어그램이다.
도 2b를 참조하면, 파워업 신호(pwrup)가 논리레벨 하이로 천이하여 VPP 펌프와 VBB 펌프가 펌핑을 시작하는 시점에서, VBB 펌프에 비해 상대적으로 강력한 VPP 펌프의 펌핑 동작에 의해 고전위전압(VPP) 레벨이 급격이 상승하게 된다. 이 경우, 고전위전압단(VPP)과 백바이어스전압단(VBB)에 접속된 레저버 캐패시터 - 비교적 큰 캐패시턴스를 가짐 - 에 의해 백바이어스전압단(VBB)의 전위가 양의 값으로 동반 상승하게 된다(A 참조). 이러한 현상은 메모리 셀 영역의 회로에서 래치-업을 유발하는 요인이 되고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 파워 인가시 파워업 신호의 천이에 따른 고전위전압(VPP) 펌프의 펌핑에 의한 백바이어스전압(VBB)의 비정상적인 상승을 방지할 수 있는 반도체 메모리 소자의 내부전원 초기화 회로 및 그의 구동방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 파워업 신호에 응답하여 전원전압단과 고전위전압단을 단락/개방하기 위한 고전위전압 초 기화 수단과, 상기 파워업 신호의 지연신호에 응답하여 접지전압단과 백바이어스전압단을 단락/개방하기 위한 백바이어스전압 초기화 수단을 구비하는 반도체 메모리 소자의 내부전원 초기화 회로가 제공된다.
바람직하게, 상기 고전위전압 초기화 수단은, 상기 파워업 신호를 입력으로 하는 레벨 쉬프터부; 상기 레벨 쉬프트의 출력을 버퍼링하기 위한 제1 버퍼부; 및 상기 버퍼부의 출력신호에 응답하여 상기 전원전압단과 상기 고전위전압단을 절체하기 위한 제1 스위칭부를 구비한다.
바람직하게, 상기 백바이어스전압 초기화 수단은, 상기 파워업 신호를 지연시키기 위한 지연부; 상기 지연부의 출력신호를 버퍼링하기 위한 제2 버퍼부; 상기 제2 버퍼부의 출력신호를 입력으로 하는 반전부; 및 상기 반전부의 출력신호에 응답하여 상기 접지전압단과 상기 백바이어스전압단을 절체하기 위한 제2 스위칭부를 구비한다.
바람직하게, 상기 지연부는 인버터 체인, 저항, 캐패시터, MOS 트랜지스터 중 적어도 어느 하나로 이루어진다.
바람직하게, 상기 제1 스위칭부는 상기 전원전압단과 상기 고전위전압단 사이에 접속되며, 상기 제1 버퍼부의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터를 구비한다.
바람직하게, 상기 제2 스위칭부는 상기 접지전압단과 상기 백바이어스전압단 사이에 접속되며, 상기 반전부의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비한다.
또한, 본 발명의 다른 측면에 따르면, 전원전압단과 고전위전압단을 단락시키고, 접지전압단과 백바이어스전압단을 단락시키는 단계; 상기 전원전압단과 상기 고전위전압단을 개방시키는 단계; 및 상기 전원전압단과 상기 고전위전압단의 개방 시점으로부터 일정 시간 이후에 상기 접지전압단과 상기 백바이어스전압단을 개방시키는 단계를 포함하는 반도체 메모리 소자의 내부전원 초기화 회로의 구동방법이 제공된다.
본 발명은 파워 인가시 고전위전압(VPP) 초기화부에서는 파워업 신호의 천이에 응답하여 전원전압단(VDD)과 고전위전압단(VPP)의 단락을 즉각적으로 해제하고 VPP 펌핑이 일어나도록 하는 반면, 백바이어스전압(VBB) 초기화부에서는 파워업 신호의 천이에 응답하여 일정 시간 지연 후에 접지전압단(VSS)과 백바이어스전압단(VBB)의 단락을 해제하고 VBB 펌핑이 일어나도록 한다. 이 경우, VPP 펌핑이 개시되는 시점에 백바이어스전압단(VBB)이 접지전압단(VSS)과 단락되어 있는 상태이기 때문에 파워 인가시 백바이어스전압(VBB)의 비정상적인 상승을 방지할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 내부전원 초기화 회로를 나타낸 도면이다.
도 3을 참조하면, 본 실시예에 따른 내부전원 초기화 회로 역시 고전위전압(VPP) 초기화부(200)와, 백바이어스전압(VBB) 초기화부(210)와, 코어전압(VCORE) 초기화부(220)를 구비한다.
여기서, 고전위전압(VPP) 초기화부(200)와 코어전압(VCORE) 초기화부(220)는 상기 도 1에 도시된 종래기술에 따른 내부전원 초기화 회로와 동일한 구성을 가지며, 이에 상기 도 1과 동일한 엘리먼트에 대해서는 동일한 도면 부호를 부여하였다.
한편, 본 실시예에 따른 백바이어스전압(VBB) 초기화부(210)는 파워업 신호(pwrup)를 입력으로 하는 딜레이(20)와, 딜레이(20)의 출력신호를 입력으로 하는 인버터(INV7)와, 인버터(INV7)의 출력신호를 입력으로 하는 인버터(INV8)와, 전원전압단(VDD)과 노드 N2 사이에 접속되며 인버터(INV8)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(MP4)와, 백바이어스전압단(VBB)과 노드 N2 사이에 접속되며 인버터(INV8)의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터(MN3)와, 접지전압단(VSS)과 백바이어스전압단(VBB) 사이에 접속되며 노드 N2를 통해 출력된 신호를 게이트 입력으로 하는 NMOS 트랜지스터(MN4)를 구비한다. 여기서, 인버터(INV7 및 INV8)는 버퍼부를 구성하며, PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN3)는 인버터를 구성한다.
즉, 본 실시예에 따른 내부전원 초기화 회로는 백바이어스전압(VBB) 초기화부(210)에 파워업 신호(pwrup)를 일정 시간 지연시켜 출력하기 위한 딜레이(20)를 추가하였다. 딜레이(20)는 인버터 체인, 저항, 캐패시터, MOS 트랜지스터 등으로 구현할 수 있다. 그리고, 딜레이(20)의 지연 시간은 파워업 신호(pwrup)의 천이 시점으로부터 고전위전압(VPP)이 어느 정도 안정화될 정도의 시점까지의 시간이면 충분하다.
도 4는 상기 도 3에 도시된 본 발명의 일 실시예에 따른 내부전원의 실제적인 타이밍 다이어그램이다.
도 4를 참조하면, 파워가 인가되어 전원전압(VDD)이 상승하기 시작하여 전원전압(VDD)이 특정 레벨(1.3V 정도)에 이르지 못하는 구간에서는 파워업 신호(pwrup)는 논리레벨 로우 상태를 유지한다.
파워업 신호(pwrup)가 논리레벨 로우이면, 고전위전압(VPP) 초기화부(200)에서는 PMOS 트랜지스터(MP1)가 턴온되어 전원전압단(VDD)과 고전위전압단(VPP)을 단락시키고, 백바이어스전압(VBB) 초기화부(210)에서는 NMOS 트랜지스터(MN4)가 턴온되어 접지전압단(VSS)과 백바이어스전압단(VBB)을 단락시키고, 코어전압(VCORE) 초기화부(220)에서는 PMOS 트랜지스터(MP3)가 턴온되어 전원전압단(VDD)과 코어전압단(VCORE)을 단락시킨다.
따라서, 파워업 신호(pwrup)가 논리레벨 로우인 구간에서는 고전위전압(VPP) 및 코어전압(VCORE)이 전원전압(VDD) 레벨을 따라 상승하게 되고, 백바이어스전압(VBB)은 접지전압(VSS) 상태가 된다.
한편, 전원전압(VDD)이 계속 상승하여 특정 레벨(1.3V 정도)에 도달하면 비로소 파워업 신호(pwrup)가 논리레벨 하이로 천이하게 된다.
파워업 신호(pwrup)가 논리레벨 하이가 되면, 고전위전압(VPP) 초기화부(200)의 PMOS 트랜지스터(MP1)가 턴오프되어 전원전압단(VDD)과 고전위전압단(VPP)의 단락이 해제되고, VPP 펌프(도시되지 않음)가 펌핑을 수행하여 자신의 타겟 레벨(3.3V)로 상승하게 된다. 그리고, 코어전압(VCORE) 초기화부(220)에서는 PMOS 트랜지스터(MP3)가 턴오프되어 전원전압단(VDD)과 코어전압단(VCORE)의 단락이 해제되고, 코어전압 드라이버(도시되지 않음)에 의해 자신의 타겟 레벨(1.6V)을 찾아간다.
한편, 파워업 신호(pwrup)가 논리레벨 하이로 천이하게 되면 백바이어스전압(VBB) 초기화부(210)의 딜레이(20)에 의해 즉각적인 반응이 일어나지 않고 딜레이(20)에 의해 일정시간(상기 딜레이 시간은 파워업 신호의 천이 시점으로부터 고전위전압 VPP가 어느 정도 안정화될 정도의 시점까지의 시간이면 충분하다) 지연된 후에 NMOS 트랜지스터(MN4)가 턴오프되어 접지전압단(VSS)과 백바이어스전압단(VBB)의 단락이 해제되고, VBB 펌프(도시되지 않음)가 펌핑을 수행하여 자신의 타겟 레벨(-0.8V)로 떨어지게 된다(B 참조).
이때, VPP 펌프가 펌핑을 개시하는 시점에서 백바이어스전압(VBB) 초기화부(210)의 NMOS 트랜지스터(MN4)는 턴온 상태이므로 백바이어스전압단(VBB)이 접지전압단(VSS)과 단락되어 있는 상태를 유지하고 있게 되며, 이에 따라 VPP 펌프의 펌핑에 의한 고전위전압(VPP)의 급격한 상승에도 백바이어스전압(VBB)의 전위가 양의 값으로 동반 상승하지 않게 된다.
한편, 백바이어스전압(VBB) 초기화부(210)의 딜레이(20)의 지연 시간은 파워업 신호(pwrup)의 천이 시점으로부터 고전위전압(VPP)이 어느 정도 안정화될 정도의 시점까지의 시간이면 충분하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 내부전원 초기화 회로의 세부 구성은 필요에 따라 변경이 가능하다.
또한, 전술한 실시예에서 전압단 사이를 단락/개방하기 위한 스위칭 소자로서 사용된 MOS 트랜지스터는 다른 스위칭 소자로 대체할 수 있다.
전술한 본 발명은 파워 인가시 백바이어스전압(VBB)의 비정상적인 상승을 방지하여 메모리 영역의 회로에서 래치-업이 발생하는 것을 방지할 수 있으며, 이에 따라 반도체 메모리 소자의 신뢰도 및 동작 특성을 개선할 수 있다.

Claims (7)

  1. 파워업 신호에 응답하여 전원전압단과 고전위전압단을 단락/개방하기 위한 고전위전압 초기화 수단;
    상기 파워업 신호의 천이 시점으로부터 고전위전압이 안정화될때 까지의 시간을 딜레이값으로 가지며, 상기 파워업 신호를 상기 딜레이값으로 지연시킨 후 출력하는 지연부;
    상기 지연부의 출력신호에 응답하여 접지전압단과 백바이어스전압단을 단락/개방하기 위한 백바이어스전압 초기화 수단
    을 구비하는 반도체 메모리 소자의 내부전원 초기화 회로.
  2. 제1항에 있어서,
    상기 고전위전압 초기화 수단은,
    상기 파워업 신호를 입력으로 하는 레벨 쉬프터부;
    상기 레벨 쉬프트의 출력을 버퍼링하기 위한 제1 버퍼부; 및
    상기 버퍼부의 출력신호에 응답하여 상기 전원전압단과 상기 고전위전압단을 절체하기 위한 제1 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 내부전원 초기화 회로.
  3. 제2항에 있어서,
    상기 백바이어스전압 초기화 수단은,
    상기 지연부의 출력신호를 버퍼링하기 위한 제2 버퍼부;
    상기 제2 버퍼부의 출력신호를 입력으로 하는 반전부; 및
    상기 반전부의 출력신호에 응답하여 상기 접지전압단과 상기 백바이어스전압단을 절체하기 위한 제2 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 내부전원 초기화 회로.
  4. 삭제
  5. 제2항에 있어서,
    상기 제1 스위칭부는 상기 전원전압단과 상기 고전위전압단 사이에 접속되며, 상기 제1 버퍼부의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 내부전원 초기화 회로.
  6. 제3항에 있어서,
    상기 제2 스위칭부는 상기 접지전압단과 상기 백바이어스전압단 사이에 접속되며, 상기 반전부의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 내부전원 초기화 회로.
  7. 전원전압단과 고전위전압단을 단락시키고, 접지전압단과 백바이어스전압단을 단락시키는 단계;
    상기 전원전압단과 상기 고전위전압단을 개방시키는 단계; 및
    상기 전원전압단과 상기 고전위전압단의 개방 시점으로부터 일정 시간 이후에 상기 접지전압단과 상기 백바이어스전압단을 개방시키는 단계
    를 포함하는 반도체 메모리 소자의 내부전원 초기화 회로의 구동방법.
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