KR100476927B1

KR100476927B1 - 파워-온 리셋 회로 및 파워-온 리셋 방법

Info

Publication number: KR100476927B1
Application number: KR10-2002-0041949A
Authority: KR
Inventors: 김영승; 이영대
Original assignee: 삼성전자주식회사
Priority date: 2002-07-18
Filing date: 2002-07-18
Publication date: 2005-03-16
Also published as: JP4291066B2; US6914462B2; US20040012419A1; JP2004096727A; CN1292540C; CN1481075A; KR20040008332A

Abstract

다중 파워 공급원들을 사용하는 반도체 집적회로 장치의 안정적이고 신뢰성있는 파워-온 리셋 방법 및 장치가 개시된다. 파워 공급원들 각각에 대하여 적어도 두 개 이상의 전압 검출 신호들을 출력하는 전압 검출 회로들을 구비하여 이들 회로들의 출력인 전압 검출 신호들을 조합 논리 회로를 사용하여 다수의 파워-온 리셋 신호들을 생성한다. 발생한 다수의 파워-온 리셋 신호들에 응답하여 반도체 집적회로 장치의 내부 래치들, 플립플롭들 등이 초기 안정화 상태로 리셋된다.

Description

파워-온 리셋 회로 및 파워-온 리셋 방법{POWER-ON RESET CIRCUIT AND POWER-ON RESET METHOD}

본 발명은 파워-온 리셋 회로 및 그 방법에 관한 것으로서, 더욱 상세하게는 복수 개의 파워 공급원을 사용하는 반도체 집적회로 장치의 파워-온 리셋 회로 및 방법에 관한 것이다.

반도체 집적회로 장치는 전원이 공급될 때 이상 동작을 방지하기 위한 초기화를 위해 파워-온 리셋 회로를 포함한다. 전원이 반도체 집적회로 장치에 인가될 때, 파워-온 리셋 회로는 전원이 소정 전압에 도달하면 반도체 메모리 장치의 구성성분인 플립플롭, 래치, 카운터, 레지스터 등을 초기화 시키기 위한 리셋 신호를 제공한다. 통상적인 전압 검출 회로는, 파워-온 시 전원 전압이 소정 전압에 도달하게되면 활성화된 파워-온 리셋 신호를 출력하고, 전원 전압이 정상 동작 전압에 도달하게 되면 파워-온 리셋 신호는 불활성화 된다. 활성화된 파워-온 리셋 신호에 응답하여 반도체 집적회로 장치의 내부 구성성분이 초기 상태로 리셋된다.

한편, 고속동작의 집적회로에 대한 필요성이 증대되면서, 최근 다수의 파워 공급원을 사용하는 집적회로들이 사용되고 있다. 예컨대, 입출력 핀, 입출력 버퍼, 메모리 셀 들에 각각 개별적인 전원이 사용된다.

도1은 다수의 파워 공급원들을 사용하는 반도체 메모리 소자의 파워-온 리셋 회로에서 발생하는 문제점을 설명하기 위한 블록도이다. 통상적인 메모리 소자에 공급되는 파워 공급원(VDD1)의 전위가 일정 수준에 도달하게 되면 파워-온 리셋 회로(10)가 이를 감지하여 일정 폭을 갖는 펄스, 즉, 파워-온 리셋 신호(POR)를 생성한다. 이렇게 하여 생성된 파워-온 리셋 신호에 의해 메모리 소자 내부에서 초기화가 필요한 모든 노드, 예컨대, 래치1(30)에 연결된 노드 N1, 래치2(50)에 연결된 노드 N2 의 값이 논리 하이 상태로 정해진다. 하지만, 파워 공급원 VDD1이 파워-온 리셋 신호를 발생시키는 일정 전위에 도달한 후 안정적인 수준에 도달하더라도 파워 공급원 VDD2가 아직 안정적인 수준에 도달하지 않는 경우가 발생할 수 있다. 이에 따라, 노드 N1에 연결된 드레인 전극, 파워 공급원 VDD2에 연결된 소오스 전극 및 파워-온 리셋 신호를 공급받는 게이트 전극으로 이루어진 PMOS 전극 PM1(70)의 소오스 전극이 미처 안정적인 수준에 도달하지 않게 되고 이에 따라 PMOS(70)가 도통되지 않아 노드 N1을 초기화하는 데 실패한다.

또한, 파워 공급원 VDD1에 응답하여 파워-온 리셋 회로(10)에서 발생된 파워-온 리셋 신호(POR)가 일정 시간 지연된 후 파워 공급원 VDD3과 노드 N2 사이에 연결된 PMOS(PM2, 90)의 게이트 전극에 도달할 때, 안정적인 상태 도달한 파워 공급원 VDD3에 노이즈가 발생할 수 있다. 즉, 파워 공급원 VDD1이 안정 전압에 도달한 후 노이즈가 발생하거나 또는 파워 공급원 VDD3 자체에 노이즈가 발생한 경우, 파워 공급원 VDD3가 파워-온 리셋 신호(POR)가 도달한 시점에서 안정적이지 못하기 때문에, PMOS(90)가 도통되지 않고 이에 따라, 노드 N2를 초기화하는 데 실패한다.

따라서 다수의 파워 공급원들을 사용하는 반도체 메모리 장치의 안정적인 파워-온 리셋 방법이 요구된다.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안 된 것으로서, 다수의 파워 공급원들을 사용하는 반도체 집적회로 장치의 파워-온 리셋 방법을 제공하는 데 그 목적이 있다.

본 발명의 다른 목적은 다수의 파워 공급원들을 사용하는 반도체 집적회로 장치의 보다 안정적인 파워-온 리셋 회로를 제공하는 것이다.

상기 본 발명의 목적을 달성하기 위한 집적회로 장치를 파워-온 리셋하는 방법은, 개개의 파워 공급원들로부터 제공되는 다수의 파워 공급 전압들 각각이 미리 정의된 다수의 검출 전압들 각각에 도달할 때 마다 파워-온 리셋 펄스를 제공하는 단계와, 상기 파워-온 리셋 펄스에 응답해서 반복적으로 상기 집적회로 장치의 내부 회로 구성들을 초기화하는 단계를 포함한다.

상기 파워-온 리셋 방법에서, 상기 파워-온 리셋 펄스를 제공하는 단계는, 상기 개개의 파워 공급원들로 부터 상기 다수의 파워 공급 전압들을 공급받는 다수의 전압 검출 회로들을 제공하는 단계와, 상기 개개의 전압 검출 회로들에 의해서 상기 다수의 미리 정의된 검출 전압들에 대응하는 다수의 전압 검출 신호들을 각각 생성하는 단계와, 상기 다수의 미리 정의된 검출 전압들에 대응하는 다수의 펄스 발생 회로들을 제공하는 단계와, 상기 개개의 펄스 발생 회로들에 의해서 상기 다수의 미리 정의된 검출 전압들에 대응하는 파워-온 리셋 펄스를 각각 생성하는 단계와, 상기 펄스 발생 회로들로 부터 파워-온 리셋 펄스를 공급받는 출력 수단을 제공하는 단계와, 상기 출력 수단에 의해 상기 파워-온 리셋 펄스를 제공하는 단계를 포함한다. 이때, 상기 전압 검출 신호들 각각은, 상기 파워 공급 전압이 대응하는 검출 전압들에 도달 할때, 논리 상태가 변하며, 상기 출력 수단은 OR게이트이다.

이와 같은 파워-온 리셋 방법에 따르면, 개개의 파워 공급원들에 대하여 전압 검출 회로를 사용하고, 또한 각각의 전압 검출 회로는 대응하는 파워 공급원이 공급하는 파워 공급 전원이 미리 정해진 다수의 검출 전압들에 도달할 때 마다 파워-온 리셋 펄스를 발생하며, 발생한 파워-온 리셋 펄스에 응답하여 반복적으로 초기화를 한다. 따라서, 파워 공급원들에 대하여 발생하는 노이즈에 강한 파워-온 리셋을 제공할 수 있다.

상기 본 발명의 목적을 달성하기 위한, 복수 개의 파워 공급원들을 사용하는 집적회로 장치의 내부 회로 구성들을 초기 안정화 상태로 리셋하는 방법은, 상기 복수 개의 파워 공급원들 각각이 복수 개의 검출 전압들을 넘어설 때 이에 응답하여 전압 검출 신호들을 생성하는 단계와, 상기 전압 검출 신호들을 사용하여 파워-온 리셋 펄스들을 생성하는 단계와, 그리고, 상기 파워-온 리셋 펄스들에 응답하여 상기 내부 회로 구성들을 초기화하는 단계를 포함한다.

상기 리셋 방법에서, 상기 내부 회로 구성들은 상기 파워-온 리셋 펄스가 발생 할 때 마다 초기화되며, 시간적으로 최후에 발생하는 파워-온 리셋 펄스에 의해서 최종적으로 초기화 된다.

상기 리셋 방법의 일 실시예에 따르면, 상기 복수 개의 검출 전압들은 제1 검출 전압 및 제2 검출 전압이고, 이에 따라 상기 전압 검출 신호들은 상기 파워 공급원들 각각이 상기 제1 검출 전압 및 제2 검출 전압을 넘을 때 논리 상태가 변하는 제1 전압 검출 신호 및 제2 전압 검출 신호이다. 이때, 상기 파워-온 리셋 펄스들을 생성하는 단계는, 상기 복수 개의 파워 공급원들 개개에 대하여 발생한 복수 개의 상기 제1 전압 검출 신호들 및 복수 개의 상기 제2 전압 검출 신호들로부터 제1 검출 펄스들 및 제2 검출 펄스들 생성하는 단계와 상기 제1 검출 펄스들 및 상기 복수 개의 제2 검출 펄스들을 OR 게이트를 통해 출력하는 단계를 포함함다.

상기 본 발명의 다른 목적을 달성하기 위한 파워-온 리셋 회로는, 대응하는 M(여기서 M은 2 이상의 자연수)개의 파워 공급원들에 응답하여 각각 제1 검출 전압 및 제2 검출 전압에 도달 할 때, 제1 검출 신호 및 제2 검출 신호를 발생하는 M개의 전압 검출 회로들과, 상기 M개의 전압 검출 회로들이 발생하는 상기 제1 검출 신호 M개 및 상기 제2 검출 신호 M개를 각각 입력받아 최대 M개의 제1 파워-온 리셋 펄스들 및 제2 파워-온 리셋 펄스들을 각각 출력하는 제1 펄스 발생 회로 및 제2 펄스 발생 회로와, 상기 제1 검출 펄스들 및 제2 검출 펄스들을 입력받아 최대 2*M개의 파워-온 리셋 펄스들을 출력하는 펄스 출력 수단을 포함한다.

바람직한 실시예에 있어서, 상기 펄스 출력 수단은 OR게이트이다.

일 실시예에 있어서, 상기 M개의 전압 검출 회로들 각각은, 대응하는 파워 공급원이 상기 제1 검출 전압을 넘어 설 때 논리 상태가 변하는 상기 제1 검출 신호를 발생하는 제1 전압 검출 회로와, 상기 제2 검출 전압을 넘어 설때 논리 상태가 변하는 상기 제2 검출 신호를 각각 발생하는 제2 전압 검출 회로로 구성된다.

일 실시예에 있어서, 상기 제1 펄스 발생 회로 및 제2 펄스 발생 회로 각각은, 검출 신호들을 입력받는 제1 AND 게이트와, 상기 제1 AND 게이트 출력단에 연결된 반전 지연 수단과, 상기 제1 AND 게이트 출력단 및 상기 반전 지연 수단 출력단에 연결된 제2 AND 게이트로 구성된다. 이때, 상기 반전 지연 수단은 상기 검출 신호들을 홀수 번 상태를 반전시키는 직렬로 연속하여 연결된 홀수 개의 인버터들로 구성된다.

일 실시예에 있어서, 상기 제1 펄스 발생 회로 및 제2 펄스 발생 회로 각각은, M개의 검출 신호들에 각각에 대해서 펄스를 발생하는 M개의 펄스 발생 회로들과, 상기 M개의 펄스 발생 회로들의 출력단들에 연결된 OR 게이트로 구성되고, 상기 M개의 펄스 발생 회로들 각각은, 대응하는 검출 신호를 입력받는 반전 지연 수단과, 상기 반전 지연 수단 출력단 신호 및 상기 대응하는 검출 신호를 입력받는 AND 게이트로 구성된다.

일 실시예에 있어서, 상기 제1 펄스 발생 회로는, 검출 신호들을 입력받는 제1 AND 게이트와, 상기 제1 AND 게이트 출력단에 연결된 반전 지연 수단과, 상기 제1 AND 게이트 출력단 및 상기 반전 지연 수단 출력단에 연결된 제2 AND 게이트로 구성되고, 상기 제2 펄스 발생 회로는, M개의 제2 검출 신호들에 각각에 대해서 펄스를 발생하는 M개의 펄스 발생 회로들과, 상기 M개의 펄스 발생 회로들의 출력단들에 연결된 OR 게이트로 구성되고, 이때, 상기 M개의 펄스 발생 회로들 각각은, 대응하는 제2 검출 신호를 입력받는 반전 지연 수단과, 상기 반전 지연 수단 출력단 신호 및 상기 대응하는 검출 신호를 입력받는 AND 게이트로 구성된다. 이때, 상기 제1 펄스 발생 회로의 구성 및 제2 펄스 발생 회로의 구성이 뒤바뀔 수 있다.

이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직할 실시예들에 대해서 상세히 설명한다.

본 발명은 다수의 파워 공급원들을 사용하는 반도체 집적회로 칩의 파워-온 리셋에 관한 것으로서, 다수의 파워 공급원들에 대응하여 다수의 전압 검출 회로들을 사용하는 것을 일 특징으로 한다. 또한 상기 다수 파워 공급원들 각각에 대응하는 개개의 전압 검출 회로들은 다수의 검출 신호들, 예컨대, 제1 검출 전압 및 제2 검출 전압에 대응하는 제1 전압 검출 신호 및 제2 전압 검출 신호들을 발생한다. 각 검출 회로들로 부터 발생된 제1 전압 검출 신호들 및 각 검출 회로들로 부터 발생한 제2 전압 검출 신호들로 부터 다수의 제1 파워-온 리세 펄스 및 제2 파워-온 리셋 펄스를 발생하고 이들을 출력 수단, 예컨대, OR 게이트를 통해 출력하여 다수의 파워-온 리셋 펄스들을 발생한다. 파워-온 리셋 펄스들이 발생 할 때 마다, 즉 개개의 파워 공급 전원들이 소정의 검출 전압에 도달할 때 마다, 집적회로 장치의 내부 구성들, 예컨대, 상태를 저장하는 요소들인 래치, 플립플롭, 레지스터 등이 초기화된다.

발생된 파워-온 리셋 펄스들의 높이는 제1 검출 전압의 크기 또는 제2 검출 전압의 크기에 대응하며, 높이가 서로 다른 파워-온 리셋 펄스들이 발생한다. 따라서 본 발명에 따르면, 높이가 낮은 파워-온 리셋 펄스(제1 검출 전압에 대응하는 펄스가 발생한 후 파워 공급원에 노이즈가 발생하더라도, 높이가 큰 펄스(제2 검출 전압에 대응하는 펄스)가 이어서 발생하기 때문에 노이즈에 안정적인 파워-온 리셋을 제공할 수 있다.

도2는 본 발명에 따른 파워-온 리셋 방법을 설명하기 위한 블록도이다. 도2에서 파워 공급원들 VDD1,VDD2, VDD3는 모두 반도체 집적회로 장치의 외부에서 공급되는 외부 파워 공급원들일 수도 있고, 또한 일부(예컨대, 파워 공급원 VDD3)는 외부 파워 공급원(예컨대, 파워 공급원 VDD2)으로 부터 발생된 내부 파워 공급원일 수 도 있다. 본 발명의 보다 명확한 이해를 위해서 도면에는 단지 3개의 파워 공급원들 만을 도시하였다. 따라서, 본 발명의 기술적 사상을 벗어나지 않는 범위에서 2개 이상의 파워 공급원들이 사용될 수 있다. 세 개의 파워 공급원들 VDD1, VDD2, VDD3에 대응하여 세 개의 전압 검출 회로들 110, 120, 130이 사용된다. 각각의 전압 검출 회로들 110, 120, 130은 또한 각각 두 개의 전압 검출 신호들(POR1_1와 POR2_1, POR1_2와 POR2_2, POR1_3와 POR2_3)를 발생한다. 즉, 전압 검출 회로들 각각은, 대응하는 파워 공급원, 예컨대, 제1 전압 검출 회로(110)의 경우 파워 공급원 VDD1이 제1 검출 전압에 도달하면 제1 전압 검출 신호(POR1_1)를 발생하고, 제2 검출 전압에 도달하면 제2 전압 검출 신호(POR2_1)를 출력한다. 마찬가지로 제2 전압 검출 회로(120)은 파워 공급원 VDD2가 상기 제1 검출 전압에 도달하면 제1 전압 검출 신호(POR1_2)을 발생하고 상기 제2 검출 전압에 도달하면 제2 전압 검출 신호(POR2_2)를 출력한다.

실시예에 따라서는 두 개 이상의 전압 검출 신호들을 발생할 수 도 있다. 또, 제1 전압 검출 신호 및 제2 전압 검출 신호는 여러 형태가 될 수 있다. 예컨대, 대응하는 파워 공급원이 검출 전압을 넘어 설때, 논리 상태가 변하는 신호(즉, 논리 상태가 하이에서 논리 로우로 변하거나 또는 논리 로우에서 논리 하이로 변하는 신호)이거나 또는 일정 폭 및 높이를 갖는 펄스 신호일 수 있다.

각 전압 검출 회로들 110, 120, 130로 부터 발생된 3개의 제1 전압 검출 신호들(POR1_1,POR1_2, POR1_3)이 제1 펄스 발생 회로(140)에 입력되고, 마찬가지로 각 검출 회로들 110, 120, 130로 부터 발생된 3개의 제2 전압 검출 신호들(POR2_1,POR2_2,POR2_3)이 제2 펄스 발생 회로(150)에 입력된다. 각각 제1 전압 검출 신호들 및 제2 전압 검출 신호들을 입력받은 제1 펄스 발생 회로(140) 및 제2 펄스 발생 회로(150)는 입력된 신호들로 부터 적어도 하나 이상의 그리고 최대 동일한 입력 신호 개수 만큼의 제1 파워-온 리셋 펄스(P_POR1) 및 제2 파워-온 리셋 펄스(P_POR2)를 각각 출력한다. 제1 파워-온 리셋 펄스들 P_POR1은 제1 검출 전압의 크기에 대응하는 높이를 가지고, 제2 파워-온 리셋 펄스들 P_POR2는 제2 검출 전압의 크기에 대응하는 높이를 가진다.

제1 펄스 발생 회로(140) 및 제2 펄스 발생 회로(150)의 출력 펄스들(P_POR1, P_POR2)이 펄스 출력 수단(160)에 입력되어 최종적으로 다수의 파워-온 리셋 펄스들(POR)이 발생된다.

따라서 본 발명의 파워-온 리셋 방법에 따르면, 다수의 파워-온 리셋 펄스들이 발생하고 이들이 발생할 때 마다 초기화가 필요한 노드들이 초기화 될 수 있으며, 시기적으로 가장 늦게 발생한 펄스에 의해 최종적으로 초기화가 된다. 결국, 최종적으로 늦게 상승하는 파워 공급원이 제2 검출 전압에 도달하게 되면 최후의 파워-온 리셋 펄스가 발생하고 이에 따라 초기화가 끝이 난다.

이제 도3을 참조하여 본 발명의 전압 검출 회로에 대해서 설명한다. 도3은 전압 검출 회로의 상세 회로도로서 설명의 중복을 피하기 위하여 단지 파워 공급원 VDD1에 대응하는 전압 검출 회로만을 도시하였으며, 다른 파워 공급원에 대응하는 전압 검출 회로도 동일한 구성을 갖는다. 도4는 도3의 전압 검출 회로의 출력인 전압 검출 신호들을 개략적으로 도시한 신호 파형도이다.

전압 검출 회로(110)는 제1 전압 검출 신호(POR1_1)를 출력하는 제1 검출 회로(301)와 제2 전압 검출 신호(POR2_1)를 출력하는 제2 검출 회로(401)으로 나누어 진다. 제1 검출 회로(301)은 파워 공급원 VDD1이 공급하는 파워 공급 전원이 미리 정의된 제1 검출 전압을 넘어 설 때 이를 검출하여 논리 상태가 천이하는(예컨태, 논리 로우 상태에서 논리 하이 상태로 천이하는) 제1 전압 검출 신호(POR1_1)를 출력한다. 이와 마찬가지로 제2 검출 회로(401)는 파워 공급원 VDD1이 공급하는 파워 공급 전원이 미리 정의된 제2 검출 전압을 넘어 설 때 이를 검출하여 논리 상태가 천이하는(예컨태, 논리 로우 상태에서 논리 하이 상태로 천이하는) 제2 전압 검출 신호(POR2_1)를 출력한다. 제1 검출 회로(301) 및 제2 검출 회로(401)는 동일한 구성을 가지며, 단지 각 회로를 구성하는 MOS 트랜지스터의 크기와 저항값이 서로 다를 뿐이다. 즉, 각 회로를 구성하는 MOS 트랜지스터의 크기와 저항값을 조절하여 제1 검출 전압 및 제2 검출 전압을 결정한다.

파워가 온되어 파워 공급원(VDD1)의 전압이 증가하여 제1 검출 전압을 넘어서게 되면 전압 검출 회로의 제1 검출 회로(301)가 이를 감지하여 제1 전압 검출 신호(POR1_1)를 출력하고, 파워 공급원(VDD1)의 전압이 계속 증가하여 제2 검출 전압을 넘어서게 되면, 제2 검출 회로(401)가 이를 감지하여 제2 전압 검출 신호(POR2_1)를 출력한다.

다시 도3을 참조하여, 전압 검출 회로(110)는 전류 통로가 형성될 때, 파워 공급원(VDD1)이 공급하는 전압을 분배하는 전압 분배부들 (300, 400), 전압 분배부들(300, 400)에 의해 분압된 두 전압들을 공급받는 제1 검출 회로(301) 및 제2 검출 회로(401)로 구성된다. 전압 분배부(300)는 파워 공급원(VDD1) 및 제2 노드 N2 사이에 직렬로 연속하여 연결된 두 저항들 R1, R2를 포함한다. 제1 검출 회로(301)의 트랜지스터 MN2가 도통되면, 전압 분배부(300)의 두 저항들 R1, R2에 의해 파워 공급원(VDD1)의 전압 강하를 일으켜 각각, 저항 R1 및 저항 R2 사이의 제1 노드 N1에 제1 전압(V1) 그리고, 저항 R2 및 트랜지스터 MN1 사이의 제2 노드 N2에 제2 전압(V2)가 나타난다. 제1 검출 회로(301)는 하나의 PMOS 트랜지스터 MP1와 두 개의 NMOS 트랜지스터들 MN1, MN2, 그리고 직렬로 연결된 세 개의 CMOS 반전기들 INV1, INV2, INV3를 포함한다. 두 개의 NMOS 트랜지스터들 MN1, MN2는 제2 노드 N2 와 접지 전극(VSS) 사이에 직렬로 연결된다. 여기서, NMOS 트랜지스터 MN1의 게이트는 제1 노드 N1 에 연결되어 제1 전압(V1)을 공급 받고, NMOS 트랜지스터 MN2의 게이트는 파워 공급원(VDD1)에 연결되고, NMOS 트랜지스터 MN1의 소오스는 제2 노드 N2 에 연결되어 제2 전압(V2)을 공급 받는다. NMOS 트랜지스터 MN2의 소오스는 접지 전극(VSS)에 연결되며, 이들 두 NMOS 트랜지스터들 MN1, MN2의 드레인 전극들이 서로 연결되어 출력단 제3 노드 N3 를 형성한다. PMOS 트랜지스터 MP1의 소오스는 제1 노드 N1에 연결되어 제1 전압(V1)을 공급받고, 게이트는 제2 노드 N2에 연결되어 제2 전압(V2)를 공급받고 드레인은 제3 노드 N3에 연결된다. 세 개의 인버터들 INV1, INV2, INV3은 PMOS 트랜지스터 MP1의 게이트 전극에 제4 노드 N4를 통해 순차적으로 직렬로 연결된다. 직렬로 순차적으로 연결된 인버터들 INV1, INV2, INV3의 최종 인버터 INV3의 출력단 노드 N5에서 제1 전압 검출 신호(POR1_1)가 발생한다.

제2 검출 회로(401)는 제1 검출 회로(301)와 동일한 구성을 갖기 때문에 이에 대한 자세한 설명은 생략한다.

이제 상기와 같은 구성을 갖는 제1 검출 회로(301)의 동작에 대해서 설명한다. 파워가 온 된 이후 초기에는 파워 공급원 VDD1의 전압이 높지 않기 때문에, NMOS 트랜지스터 MN2가 도통되지 않으며 이에 따라 저항 R1 및 저항 R2를 통한 전류 통로가 형성되지 않는다. 따라서, 두 노드들 N1, N2는 파워 공급원 VDD1의 전압을 나타내고 이에 따라, 제4 노드 N4는 논리 하이 상태를 나타난다. 따라서, 제4 노드 N4에 직렬로 연결된 세 개의 인버터들 INV1, INV2, INV3을 통해 결국 접지 전압의 제1 전압 검출 신호(POR1_1)가 제1 검출 회로(301) 출력단 노드 N5에서 발생되어 제1 펄스 발생 회로(140)에 입력된다. 마찬가지로, 제2 검출 회로(401)도 NMOS 트랜지스터 MN2'가 도통되지 않기 때문에 출력 노드 N5'에서 접지 전압의 제2 전압 검출 신호(POR2_1)이 발생하여 제2 펄스 발생 회로(150)에 입력된다(도4 참조).

파워 공급원(VDD1)의 전압이 계속 증가하여 제1 검출 회로(301)의 NMOS 트랜지스터 MN2가 도통되면 저항들 R1, R2를 통한 전류 통로가 형성되어 파워 공급원(VDD1)이 제1 검출 전압이 되는 시간 t1 시점(정상 상태에 도달하는 시점, 도4a 참조)에서, 제4 노드 N4가 접지 전압에 가깝게 되고 결국 인버터 INV3의 풀업-PMOS 트랜지스터(미도시)가 도통된다. 이에 따라 파워 공급원(VDD1)을 따라가는 제1 전압 검출 신호(POR1_1)가 발생한다. 즉, 파워 공급원 VDD1이 제1 검출 전압에 도달하는 시점에서 논리 상태가 로우 에서 하이 상태로 변하는 신호가 발생한다. 이때 제2 검출 회로(401) 에서는 상기 과정을 거치는 시점을 t1보다 뒤인 t3가 되도록 저항값과 트랜지스트의 크기가 설정되기 때문에, 제2 전압 검출 신호(POR2_1)는 여전히 접지 전압을 나타낸다. 공급 전압원(VDD1)의 전압이 계속 증가하여 제2 검출 전압이 되는 시간 t3 시점에서(도4 참조), 제2 검출 회로(401)의 제4 노드 N4'이 접지 전압에 가깝게 되어 결국 인버터 INV3'의 출력단 노드 N5'에서 파워 공급원(VDD1)을 추종하는 신호가 발생된다.

마찬가지로, 파워 공급원 VDD2에 연결된 전압 검출 회로(120) 역시 파워 공급원 VDD2에 응답하여 상태가 천이하는 제1 검출 신호(POR1_2) 및 제2 검출 신호(POR2_2)를 발생하고, 파워 공급원 VDD3에 연결된 전압 검출 회로(130) 또한 파워 공급원 VDD3에 응답하여 상태가 천이하는 제1 검출 신호(POR1_3) 및 제2 검출 신호(POR2_3)를 발생한다.

상술한 전압 검출 회로는 단지 예시적인 것에 불과하며, 공급 전원이 특정 전압에 도달할 때, 검출 신호(예컨대, 논리 상태가 변하는 신호)를 출력하는 어떠한 전압 검출회로라도 사용될 수 있다. 따라서, 이 기술 분야에서 통상의 지식을 가진 자라면 여러 가지 다양한 전압 검출 회로를 사용할 수 있을 것이다.

이제, 발생된 다수의 전압 검출 신호들로부터 펄스 발생 회로 및 펄스 출력 수단을 사용하여 다수의 파워-온 리셋 펄스들을 발생하는 방법에 대하여 설명한다. 펄스 발생 회로들의 출력은 펄스들이고 이들 펄스들이 펄스 출력 수단에 입력되어 최종적으로 다수의 파워-온 리셋 펄스들이 발생된다.

도5는, 일 예로서, 도3의 검출 회로에서 발생한 검출 신호들을 입력 받아 펄스들을 출력하는 펄스 발생 회로들(140, 150) 및 펄스 출력 수단(160)인 OR 게이트를 개략적으로 도시하는 블록도이다. 도6은 도5의 OR 게이트(160)에서 출력되는 파워-온 리셋 펄스들의 파형을 개략적으로 도시한 파형도들이다.

도3의 전압 검출 회로들(110, 120, 130)에서 발생된 제1 전압 검출 신호들(POR1_1, POR1_2, POR1_3)은 제1 펄스 발생 회로(140)에 입력되고, 제2 전압 검출 신호들(POR2_1, POR2_2, POR2_3)은 제2 펄스 발생 회로(150)에 입력된다.

도5 및 도6을 참조하여, 각 파워 공급원들 VDD1, VDD2, VDD3이 각각 시간 t1, t3, t5에서 제1 검출 전압을 넘어 설 때 각 전압 검출 회로들의 제1 검출 회로들이 각각 대응하는 파워 공급원을 추종하는 제1 전압 검출 신호들(POR1_1, POR1_2, POR1_3)을 발생하고 이들 제1 전압 검출 신호들(POR1_1, POR1_2, POR1_3)이 제1 펄스 발생 회로(140)에 입력된다. 또, 각 파워 공급원들 VDD1, VDD2, VDD3이 각각 계속 증가하여 각각 시간 t2,t4,t6에서 제2 검출 전압을 넘어 설때, 각 전압 검출 회로들의 제2 검출 회로들이 각각 대응하는 파워 공급원을 추종하는 2 전압 검출 신호들(POR2_1, POR2_2, POR2_3)을 발생하고 이들 제2 전압 검출 신호들(POR2_1, POR2_2, POR2_3)이 제2 펄스 발생 회로(150)에 입력된다.

제1 펄스 발생 회로(140)는 제1 검출 신호들(POR1_1, POR1_2, POR1_3)을 입력받는 제1 AND 게이트(141)와 제1 AND 게이트 출력단 신호를 사용하여 펄스를 발생하는 펄스 발생부(142)로 구성된다. 펄스 발생부(142)는 제1 AND 게이트(141)의 출력단 신호(POR1_3)를 홀수번 반전시키는 반전 지연부(143)와, 반전 지연부(143)의 출력단 신호 및 반전 지연되지 않은 제1 AND 게이트(141)의 출력단 신호를 입력받는 제2 AND 게이트(144)로 구성된다. 따라서, 제1 펄스 발생 회로(140)는 시간적으로 가장 늦게 발생된, 즉, 가장 늦게 제1 검출 전압에 도달하는 파워 공급원(도6에서 파워 공급원 VDD3)에 응답하여 발생된 검출 신호 POR1_3에 의해서 최종적인 전압 검출 펄스 P_POR1가 시간 t5'에서 발생한다. 즉, 제1 AND 게이트(141)의 출력단에서 시간적으로 가장 늦게(시간 t5) 발생한 제1 전압 검출 신호 POR1_3가 발생하고, 이 신호(논리 로우 상태에서 논리 하이 상태로 천이하는 신호)와 이 신호가 반전 지연부(143)에 의해서 지연된 신호(논리 하이 상태에서 논리 로우 상태로 천이하는 신호)가 제2 AND 게이트(144)에 입력되어 결과적으로 제2 AND 게이트(144)의 출력단에서 시간 t5' 제1 펄스 P_POR1가 발생한다.

한편, 제2 펄스 발생 회로(150)는 입력되는 제2 검출 신호들 POR2_1, POR2_2, POR2_3 각각에 대응하여 제2 펄스들 P_POR2_1, P_POR2_2, P_POR2_3을 발생한다. 이를 위해 제1 펄스 발생 회로(140)의 제1 AND 게이트(141)를 사용하지 않고 펄스 발생부(142)만을 사용한다. 즉, 제2 펄스 발생 회로(150)은 각 검출 신호들에 대응하는 제1 펄스 발생부(152), 제2 펄스 발생부(152'), 제3 펄스 발생부(152") 그리고 펄스 발생부들 출력단에 연결된 OR 게이트(151)로 구성된다. 제2 펄스 발생부들(152, 152',152")의 구성은 제1 펄스 발생부(142)의 구성과 동일하며 따라서 이들의 동작에 관한 설명은 생략한다. 도6에 도시된 바와 같이 파워 공급원 VDD1이 t2 시점에서 제2 검출 전압에 도달하면, 제2 검출 신호 POR2_1이 발생하고 이 신호가 제2 펄스 발생 회로(150)의 제1 펄스 발생부(152)에 입력되어 앞서 시간 t2' 시점에서 제2 펄스 P_POR2_1가 발생한다. 마찬가지로 t4 시점에서 발생된 제2 전압 검출 신호 P0R2_2가 제2 펄스 발생 회로(150)의 제2 펄스 발생부(152')에 입력되어 시간 t4'에서 제2 펄스 P_POR2_2)가 발생한다. 또, t6 시점에서 발생된 제2 전압 검출 신호 P0R2_3가 제2 펄스 발생 회로(150)의 제3 펄스 발생부(152")에 입력되어 시간 t6'에서 제2 펄스 P_POR2_3)가 발생한다. 발생된 제2 검출 펄스들 P_POR2_1, P_POR2_2, P_POR2_3)이 OR 게이트(151)에 입력된다.

결국, 펄스 발생 회로들(140, 150)의 출력단 펄스들, 즉, 제1 검출 전압의 크기에 대응하는 높이를 가지는 제1 전압 검출 펄스(P_POR1) 및 제2 검출 전압의 크기에 대응하는 높이를 가지는 제2 전압 검출 펄스들(P_POR2_1, P_POR2_2, P_POR2_3)이 펄스 출력 수단인 OR 게이트(160)에 입력된다. 결국 4개의 파워-온 리셋 펄스들(POR)이 시간 t2', t4', t5', t6'에서 각각 발생한다. 따라서 어느 한 파워 공급원이 불완전하여 그에 대응하는 파워-온 리셋 펄스가 생성되지 않는 다고 하더라도, 다른 파워 공급원에 의하여 파워-온 리셋 펄스가 발생되기 때문에, 안정적인 초기화를 수행할 수 있다.

상기 제2 펄스 발생 회로(150)의 OR 게이트(151)은 사용되지 않을 수도 있다. 즉, 제2 펄스 발생 회로(150)의 펄스 발생부들 152,152',152"의 출력 펄스들이 펄스 출력 수단인 OR 게이트(160)에 바로 입력될 수 있다.

또, 상기 도5의 펄스 발생 회로에서, 각 펄스 발생 회로는 다른 펄스 발생 회로와 동일한 구성을 가질 수 있다.

예컨대, 도5의 제2 펄스 발생 회로(150)가 제1 펄스 발생 회로(140)과 동일한 구성을 가지게 되면, 도7에 도시된 바와 같이 펄스 출력단인 OR 게이트에서 2개의 파워-온 리셋 펄스 P_POR1, P_POR2가 발생한다. 즉, 펄스 발생 회로 각각은 하나의 펄스를 발생한다. 한편, 도5의 제1 펄스 발생 회로(140)가 제2 펄스 발생 회로(150)과 동일한 구성을 가지게 되면, 펄스 출력단인 OR 게이트에서 6개의 파워-온 리셋 펄스들이 발생할 것이다. 즉, 펄스 발생 회로 각각은 세 개의 펄스들을 발생한다.

이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

상술한 본 발명에 따르면, 다수의 파워 공급원을 사용하는 반도체 집적회로 장치의 파워-온 리셋 방법에서 다수의 파워-온 리셋 펄스들을 사용함으로써, 안정적이고 노이즈 면역성이 향상된 파워-온 리셋을 제공할 수 있다.

도1은 통상적인 파워-온 리셋 방법에 따른 문제점을 설명하기 위한 도면이다.

도2는 본 발명에 따른 파워-온 리셋 방법을 설명하기 위한 블록도이다.

도3은 본 발명의 일 실시예에 따른 전압 검출 회로의 상세 회로도이다.

도4는 도3의 전압 검출 회로의 출력 신호 파형을 개략적으로 도시한 파형도들이다.

도5는 본 발명의 일 실시예에 따른 펄스 발생 회로 및 펄스 출력 회로를 사용하여 파워-온 리셋 펄스들을 생성하는 방법을 설명하기 위한 블록도들이다.

도6은 도5에 따른 파워-온 리셋 펄스 파형을 개략적으로 도시한 파형도이다.

도7 본 발명의 다른 실시예에 따른 파워-온 리셋 펄스 파형을 개략적으로 도시한 파형도들이다.

*도면의 주요 부분에 대한 부호의 설명

110, 120, 130: 전압 검출 회로 140, 150: 펄스 발생 회로

160: OR 게이트

Claims

집적회로 장치를 파워-온 리셋하는 방법에서,

대응하는 복수 개의 파워 공급원들에 의한 복수 개의 파워 공급 전압들 각각이 미리 정의된 복수 개의 검출 전압들 각각에 도달할 때 마다 상기 복수 개의 파워 공급 전압들에 상응하는 높이를 갖는 파워-온 리셋 펄스를 제공하는 단계; 그리고,

상기 파워-온 리셋 펄스에 응답해서 반복적으로 상기 집적회로 장치의 내부 회로 구성들을 초기화하는 단계를 포함하는 파워-온 리셋 방법.
제1항에 있어서,

상기 파워-온 리셋 펄스를 제공하는 단계는,

상기 복수 개의 파워 공급원들에 의한 복수 개의 파워 공급 전압을 공급받는 다수의 전압 검출 회로들을 제공하는 단계;

상기 전압 검출 회로들 개개에 의해서 상기 미리 정의된 복수 개의 검출 전압들에 대응하는 복수 개의 전압 검출 신호들을 생성하는 단계;

상기 미리 정의된 복수 개의 검출 전압들에 대응하는 복수 개의 펄스 발생 회로들을 제공하는 단계;

상기 펄스 발생 회로들 개개에 의해서 상기 미리 정의된 복수 개의 검출 전압들에 대응하는 복수 개의 파워-온 리셋 펄스들을 각각 생성하는 단계;

상기 펄스 발생 회로들로 부터 생성된 파워-온 리셋 펄스를 공급받는 펄스 출력 수단을 제공하는 단계; 그리고

상기 펄스 출력 수단에 의해 상기 파워-온 리셋 펄스를 제공하는 단계를 포함하는 파워-온 리셋 방법.
제2항에 있어서,

상기 펄스 출력 수단은 OR게이트인 파워-온 리셋 방법.
제2항에 있어서,

상기 전압 검출 신호들 각각은, 상기 복수 개의 파워 공급 전압들이 대응하는 검출 전압들에 도달 할때, 논리 상태가 변하는 파워-온 리셋 방법.
복수 개의 파워 공급원들을 사용하는 집적회로 장치의 내부 회로 구성들을 초기 상태로 리셋하는 방법에서,

상기 복수 개의 파워 공급원들 각각이 복수 개의 검출 전압들을 넘어설 때 이에 응답하여 전압 검출 신호들을 생성하는 단계;

상기 전압 검출 신호들을 사용하여 상기 검출 전압들에 상응하는 높이를 갖는 파워-온 리셋 펄스들을 생성하는 단계; 그리고,

상기 파워-온 리셋 펄스들에 응답하여 상기 내부 회로 구성들을 초기화하는 단계를 포함하는 파워-온 리셋 방법.
제5항에 있어서,

상기 내부 회로 구성들은 상기 파워-온 리셋 펄스가 발생 할 때 마다 초기화되며, 시간적으로 최후에 발생하는 파워-온 리셋 펄스에 의해서 최종적으로 초기화 되는 파워-온 리셋 방법.
제5항에 있어서,

상기 복수 개의 검출 전압들은 제1 검출 전압 및 제2 검출 전압이고,

상기 전압 검출 신호들은 상기 파워 공급원들 각각이 상기 제1 검출 전압 및 제2 검출 전압을 넘을 때 논리 상태가 변하는 제1 전압 검출 신호 및 제2 전압 검출 신호인 파워-온 리셋 방법.
제7항에 있어서,

상기 파워-온 리셋 펄스들을 생성하는 단계는,

상기 복수 개의 파워 공급원들 개개에 대하여 발생한 복수 개의 상기 제1 전압 검출 신호들 및 복수 개의 상기 제2 전압 검출 신호들로부터 제1 검출 펄스들 및 제2 검출 펄스들 생성하는 단계; 그리고,

상기 제1 검출 펄스들 및 상기 복수 개의 제2 검출 펄스들을 OR 게이트를 통해 출력하는 단계를 포함하는 파워-온 리셋 방법.
대응하는 M(여기서 M은 2 이상의 자연수)개의 파워 공급원들에 응답하여 이들이 각각 제1 검출 전압 및 제2 검출 전압에 도달 할때, 제1 검출 신호 및 제2 검출 신호를 발생하는 M개의 전압 검출 회로들;

상기 M개의 전압 검출 회로들이 발생하는 상기 제1 검출 신호 M개 및 상기 제2 검출 신호 M개를 각각 입력받아 최대 M개의 상기 제1 검출 전압의 크기에 상응하는 높이를 갖는 제1 파워-온 리셋 펄스들 및 상기 제2 검출 전압의 크기에 상응하는 높이를 갖는 제2 파워-온 리셋 펄스들을 출력하는 제1 펄스 발생 회로 및 제2 펄스 발생 회로; 그리고,

상기 제1 검출 펄스들 및 제2 검출 펄스들을 입력받아 최대 2*M개의 파워-온 리셋 펄스들을 출력하는 펄스 출력 수단을 포함하는 파워-온 리셋 회로.
제9항에 있어서,

상기 펄스 출력 수단은 OR게이트인 파워-온 리셋 회로.
제9항에 있어서,

상기 M개의 전압 검출 회로들 각각은 대응하는 파워 공급원이 상기 제1 검출 전압을 넘어 설때 논리 상태가 변하는 상기 제1 검출 신호를 발생하는 제1 전압 검출 회로와, 상기 제2 검출 전압을 넘어 설때 논리 상태가 변하는 상기 제2 검출 신호를 각각 발생하는 제2 전압 검출 회로를 포함하는 파워-온 리셋 회로.
제9항에 있어서,

상기 제1 펄스 발생 회로 및 제2 펄스 발생 회로 각각은,

검출 신호들을 입력받는 제1 AND 게이트;

상기 제1 AND 게이트 출력단에 연결된 반전 지연 수단; 그리고

상기 제1 AND 게이트 출력단 및 상기 반전 지연 수단 출력단에 연결된 제2 AND 게이트를 포함하는 파워-온 리셋 회로.
제12항에 있어서,

상기 반전 지연 수단은 직렬로 연속하여 연결된 홀수 개의 인버터들로 구성되는 파워-온 리셋 회로.
제9항에 있어서,

상기 제1 펄스 발생 회로 및 제2 펄스 발생 회로 각각은,

M개의 검출 신호들에 각각에 대해서 펄스를 발생하는 M개의 펄스 발생 회로들; 그리고,

상기 M개의 펄스 발생 회로들의 출력단들에 연결된 OR 게이트로 구성되고,

상기 M개의 펄스 발생 회로들 각각은,

대응하는 검출 신호를 입력받는 반전 지연 수단; 그리고,

상기 반전 지연 수단 출력단 신호 및 상기 대응하는 검출 신호를 입력받는 AND 게이트로 구성되는 파워-온 리셋 회로.
제9항에 있어서,

상기 제1 펄스 발생 회로는,

검출 신호들을 입력받는 제1 AND 게이트;

상기 제1 AND 게이트 출력단에 연결된 반전 지연 수단; 그리고

상기 제1 AND 게이트 출력단 및 상기 반전 지연 수단 출력단에 연결된 제2 AND 게이트로 구성되고,

상기 제2 펄스 발생 회로는,

M개의 제2 검출 신호들에 각각에 대해서 펄스를 발생하는 M개의 펄스 발생 회로들; 그리고,

상기 M개의 펄스 발생 회로들의 출력단들에 연결된 OR 게이트로 구성되고,

상기 M개의 펄스 발생 회로들 각각은,

대응하는 제2 검출 신호를 입력받는 반전 지연 수단; 그리고,

상기 반전 지연 수단 출력단 신호 및 상기 대응하는 검출 신호를 입력받는 AND 게이트로 구성되는 파워-온 리셋 회로.