KR102237580B1 - 파워 온/오프 리셋 회로 및 이를 포함하는 리셋 신호 발생 회로 - Google Patents

파워 온/오프 리셋 회로 및 이를 포함하는 리셋 신호 발생 회로 Download PDF

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Abstract

파워 온/오프 리셋 회로는 구동 회로, 히스테리시스(hysteresis) 제어 회로 및 버퍼 회로를 포함한다. 구동 회로는 전원 전압을 감지하여, 파워-온 구간에서 전원 전압의 제1 레벨을 검출하고 파워-오프 구간에서 전원 전압의 제2 레벨을 검출하며, 제1 레벨 및 제2 레벨에 기초하여 천이되는 구동 신호를 발생한다. 히스테리시스 제어 회로는 구동 회로의 출력 단자와 연결되고, 외부 제어 신호 없이 전원 전압에 기초하여 활성화 또는 비활성화되며, 제1 레벨과 제2 레벨이 서로 다르도록 파워-온 구간 및 파워-오프 구간 중 하나에서 활성화되고 다른 하나에서 비활성화된다. 버퍼 회로는 구동 회로의 출력 단자와 연결되고, 구동 신호에 기초하여 파워-온 구간 및 파워-오프 구간에서 활성화되는 리셋 신호를 발생한다.

Description

파워 온/오프 리셋 회로 및 이를 포함하는 리셋 신호 발생 회로{POWER ON/OFF RESET CIRCUIT AND RESET SIGNAL GENERATING CIRCUIT INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 파워 온/오프 리셋 회로 및 상기 파워 온/오프 리셋 회로를 포함하는 리셋 신호 발생 회로에 관한 것이다.
반도체 집적 회로는 외부에서 공급되는 전원 전압들(또는 파워 소스들)에 기초하여 동작한다. 이 때, 각 전원 전압이 온(on)되는 구간 및/또는 오프(off)되는 구간에서 반도체 집적 회로가 비정상적으로 동작하는 것을 방지하기 위해, 반도체 집적 회로 내부의 로직, 채널 출력 등을 리셋시키는 회로가 필요할 수 있다. 상술한 것처럼 파워-온 모드 및/또는 파워-오프 모드에서 반도체 집적 회로를 리셋시키는 회로를 파워 온/오프 리셋(power on/off reset; POR) 회로라고 한다.
본 발명의 일 목적은 파워-온 모드 및 파워-오프 모드에서 서로 다른 검출 레벨을 가지고 상대적으로 간단한 구조를 가지는 파워 온/오프 리셋 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 파워 온/오프 리셋 회로를 포함하는 리셋 신호 발생 회로를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 파워 온/오프 리셋 회로는 구동 회로, 히스테리시스(hysteresis) 제어 회로 및 버퍼 회로를 포함한다. 상기 구동 회로는 전원 전압을 감지하여, 상기 전원 전압에 대한 파워-온 구간에서 상기 전원 전압의 제1 레벨을 검출하고 상기 전원 전압에 대한 파워-오프 구간에서 상기 전원 전압의 제2 레벨을 검출하며, 상기 제1 레벨 및 상기 제2 레벨에 기초하여 천이되는 구동 신호를 발생한다. 상기 히스테리시스 제어 회로는 상기 구동 회로의 출력 단자와 연결되고, 외부 제어 신호 없이 상기 전원 전압에 기초하여 활성화 또는 비활성화되며, 상기 제1 레벨과 상기 제2 레벨이 서로 다르도록 상기 파워-온 구간 및 상기 파워-오프 구간 중 하나에서 활성화되고 다른 하나에서 비활성화된다. 상기 버퍼 회로는 상기 구동 회로의 출력 단자와 연결되고, 상기 구동 신호에 기초하여 상기 파워-온 구간 및 상기 파워-오프 구간에서 활성화되는 리셋 신호를 발생한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 리셋 신호 발생 회로는 제1 파워 온/오프 리셋 회로, 제2 파워 온/오프 리셋 회로 및 로직 회로를 포함한다. 상기 제1 파워 온/오프 리셋 회로는 제1 전원 전압에 대한 제1 파워-온 구간 및 제1 파워-오프 구간에서 활성화되는 제1 리셋 신호를 발생한다. 상기 제2 파워 온/오프 리셋 회로는 제2 전원 전압에 대한 제2 파워-온 구간 및 제2 파워-오프 구간에서 활성화되는 제2 리셋 신호를 발생한다. 상기 로직 회로는 상기 제1 리셋 신호 및 상기 제2 리셋 신호에 기초하여 통합 리셋 신호를 발생한다. 상기 제1 파워 온/오프 리셋 회로는 제1 구동 회로, 제1 히스테리시스(hysteresis) 제어 회로 및 제1 버퍼 회로를 포함한다. 상기 제1 구동 회로는 상기 제1 전원 전압을 감지하여, 상기 제1 파워-온 구간에서 상기 제1 전원 전압의 제1 레벨을 검출하고 상기 제1 파워-오프 구간에서 상기 제1 전원 전압의 제2 레벨을 검출하며, 상기 제1 레벨 및 상기 제2 레벨에 기초하여 천이되는 제1 구동 신호를 발생한다. 상기 제1 히스테리시스 제어 회로는 상기 제1 구동 회로의 출력 단자와 연결되고, 외부 제어 신호 없이 상기 제1 전원 전압에 기초하여 활성화 또는 비활성화되며, 상기 제1 레벨과 상기 제2 레벨이 서로 다르도록 상기 제1 파워-온 구간 및 상기 제1 파워-오프 구간 중 하나에서 활성화되고 다른 하나에서 비활성화된다. 상기 제1 버퍼 회로는 상기 제1 구동 회로의 출력 단자와 연결되고, 상기 제1 구동 신호에 기초하여 상기 제1 리셋 신호를 발생한다.
상기와 같은 본 발명의 실시예들에 따른 파워 온/오프 리셋 회로는 히스테리시스 제어 회로를 포함할 수 있다. 히스테리시스 제어 회로는 전원 전압에 대한 파워-온 구간에서 검출되는 전원 전압의 제1 레벨과 전원 전압에 대한 파워-오프 구간에서 검출되는 전원 전압의 제2 레벨이 서로 다른 값을 가지도록 히스테리시스 특성을 가질 수 있으며, 별도의 추가적인 외부 제어 신호 없이 전원 전압에만 기초하여 활성화 또는 비활성화될 수 있다. 따라서, 상대적으로 간단한 구조로 구현될 수 있으며, 우수한 동작 특성을 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 파워 온/오프 리셋 회로를 나타내는 블록도이다.
도 2는 도 1의 파워 온/오프 리셋 회로의 일 예를 나타내는 회로도이다.
도 3은 도 2의 파워 온/오프 리셋 회로의 동작을 설명하기 위한 도면이다.
도 4, 5, 6 및 7은 도 1의 파워 온/오프 리셋 회로의 다른 예들을 나타내는 회로도들이다.
도 8은 본 발명의 실시예들에 따른 리셋 신호 발생 회로를 나타내는 블록도이다.
도 9는 도 8의 리셋 신호 발생 회로의 동작을 설명하기 위한 도면이다.
도 10은 도 8의 리셋 신호 발생 회로에 포함되는 로직 회로의 일 예를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 리셋 신호 발생 회로를 나타내는 블록도이다.
도 12는 도 11의 리셋 신호 발생 회로의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 실시예들에 따른 전자 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 파워 온/오프 리셋 회로를 나타내는 블록도이다.
도 1을 참조하면, 파워 온/오프 리셋(power on/off reset; POR) 회로(100)는 구동 회로(110), 히스테리시스(hysteresis) 제어 회로(120) 및 버퍼 회로(130)를 포함한다.
구동 회로(110)는 전원 전압(VDD)을 감지하여, 전원 전압(VDD)에 대한 파워-온 구간(또는 파워-온 모드)에서 전원 전압(VDD)의 제1 레벨을 검출하고 전원 전압(VDD)에 대한 파워-오프 구간(또는 파워-오프 모드)에서 전원 전압(VDD)의 제2 레벨을 검출한다. 상기 제1 레벨과 상기 제2 레벨은 서로 다른 전압 레벨이다. 다시 말하면, 구동 회로(110)는 전원 전압(VDD)에 대한 상기 파워-온 구간 및 상기 파워-오프 구간에서 서로 다른 전압 레벨을 검출할 수 있다.
상기 파워-온 구간은 전원 전압(VDD)이 비활성화 레벨에서 활성화 레벨로 천이되는 구간일 수 있고, 상기 파워-오프 구간은 전원 전압(VDD)이 상기 활성화 레벨에서 상기 비활성화 레벨로 천이되는 구간일 수 있다. 예를 들어, 상기 파워-온 구간은 전원 전압(VDD)이 로우 레벨(예를 들어, 약 0V)에서 하이 레벨로 천이되는 구간일 수 있고, 상기 파워-오프 구간은 전원 전압(VDD)이 상기 하이 레벨에서 상기 로우 레벨로 천이되는 구간일 수 있다.
또한, 구동 회로(110)는 상기 제1 레벨 및 상기 제2 레벨에 기초하여 구동 신호(DS)를 발생한다. 예를 들어, 구동 신호(DS)는 상기 제1 레벨 및 상기 제2 레벨에 기초하여 천이된다.
히스테리시스 제어 회로(120)는 구동 회로(110)의 출력 단자(ND)와 연결된다. 히스테리시스 제어 회로(120)는 별도의 추가적인 외부 제어 신호 없이 전원 전압(VDD)에 기초하여 활성화 또는 비활성화되며, 상기 제1 레벨과 상기 제2 레벨이 서로 다르도록 상기 파워-온 구간 및 상기 파워-오프 구간 중 하나에서 활성화되고 다른 하나에서 비활성화된다. 다시 말하면, 히스테리시스 제어 회로(120)는 히스테리시스 특성을 가질 수 있으며, 상술한 히스테리시스 특성에 의해 상기 제1 레벨과 상기 제2 레벨이 서로 다른 값을 가질 수 있다.
버퍼 회로(130)는 구동 회로(110)의 출력 단자(ND)와 연결되고, 구동 신호(DS)에 기초하여 리셋 신호(RST)를 발생한다. 예를 들어, 리셋 신호(RST)는 상기 파워-온 구간 및 상기 파워-오프 구간에서 활성화된다. 도 13을 참조하여 후술하는 것처럼, 리셋 신호(RST)에 기초하여 파워 온/오프 리셋 회로(100)를 포함하는 반도체 집적 회로가 리셋(또는 초기화)될 수 있다.
본 발명의 실시예들에 따른 파워 온/오프 리셋 회로(100)는 히스테리시스 제어 회로(120)를 포함할 수 있다. 히스테리시스 제어 회로(120)는 전원 전압(VDD)에 대한 상기 파워-온 구간에서 검출되는 전원 전압(VDD)의 상기 제1 레벨과 전원 전압(VDD)에 대한 상기 파워-오프 구간에서 검출되는 전원 전압(VDD)의 상기 제2 레벨이 서로 다른 값을 가지도록 히스테리시스 특성을 가질 수 있으며, 별도의 추가적인 외부 제어 신호 없이 전원 전압(VDD)에만 기초하여 활성화 또는 비활성화될 수 있다. 따라서, 상대적으로 간단한 구조로 구현될 수 있으며, 우수한 동작 특성을 가질 수 있다.
도 2는 도 1의 파워 온/오프 리셋 회로의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 파워 온/오프 리셋 회로(100a)는 구동 회로(110a), 히스테리시스 제어 회로(120a) 및 버퍼 회로(130a)를 포함한다. 파워 온/오프 리셋 회로(100a)는 커패시터(C1)를 더 포함할 수 있다.
구동 회로(110a)는 제1 저항(R1), 제1 NMOS 트랜지스터(NT1), 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2)를 포함할 수 있다.
제1 저항(R1)은 전원 전압(VDD)과 연결될 수 있고, 제1 NMOS 트랜지스터(NT1)는 제1 저항(R1)과 접지 전압(GND) 사이에 연결될 수 있다. 구체적으로, 제1 저항(R1)은 전원 전압(VDD)이 제공되는 전원 단자와 연결되는 제1 단, 및 제1 NMOS 트랜지스터(NT1)의 제1 전극(예를 들어, 드레인 전극)과 연결되는 제2 단을 포함할 수 있다. 제1 NMOS 트랜지스터(NT1)는 제1 저항(R1)의 상기 제2 단과 연결되는 상기 제1 전극, 접지 전압(GND)이 제공되는 접지 단자와 연결되는 제2 전극(예를 들어, 소스 전극), 및 제1 노드(N1)와 연결되는 게이트 전극을 포함할 수 있다. 다시 말하면, 제1 저항(R1) 및 제1 NMOS 트랜지스터(NT1)는 상기 전원 단자와 상기 접지 단자 사이에 직렬 연결될 수 있다.
제1 PMOS 트랜지스터(PT1)는 전원 전압(VDD)과 연결될 수 있고, 제2 NMOS 트랜지스터(NT2)는 제1 PMOS 트랜지스터(PT1)와 접지 전압(GND) 사이에 연결될 수 있다. 구체적으로, 제1 PMOS 트랜지스터(PT1)는 상기 전원 단자와 연결되는 제1 전극(예를 들어, 소스 전극), 구동 회로(110a)의 출력 단자(ND)와 연결되는 제2 전극(예를 들어, 드레인 전극), 및 제1 노드(N1)와 연결되는 게이트 전극을 포함할 수 있다. 제2 NMOS 트랜지스터(NT2)는 구동 회로(110a)의 출력 단자(ND)와 연결되는 제1 전극, 상기 접지 단자와 연결되는 제2 전극, 및 제1 노드(N1)와 연결되는 게이트 전극을 포함할 수 있다. 다시 말하면, 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2)는 상기 전원 단자와 상기 접지 단자 사이에 직렬 연결될 수 있다. 또한, 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2)는 상기 전원 단자와 상기 접지 단자 사이에 제1 저항(R1) 및 제1 NMOS 트랜지스터(NT1)와 병렬 연결될 수 있고, 제1 NMOS 트랜지스터(NT1)의 상기 게이트 전극, 제1 PMOS 트랜지스터(PT1)의 상기 게이트 전극 및 제2 NMOS 트랜지스터(NT2)의 상기 게이트 전극은 제1 노드(N1)에 공통적으로 연결될 수 있다.
제1 저항(R1) 및 제1 NMOS 트랜지스터(NT1)는 전원 전압(VDD)의 레벨을 감지하는 센싱부로서 동작할 수 있다. 예를 들어, 제1 저항(R1) 및 제1 NMOS 트랜지스터(NT1)는 저항비에 따라 전원 전압(VDD)을 분배하는 전압 분배 회로로서 동작할 수 있다. 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2)는 전원 전압(VDD)의 레벨에 따라 선택적으로 턴온되어 구동 신호(DS)를 발생하는 구동 인버터로서 동작할 수 있다.
히스테리시스 제어 회로(120a)는 히스테리시스 제어 트랜지스터(NTA) 및 복수의 제1 제어 트랜지스터들(NTA1, ..., NTAN)을 포함할 수 있다. 히스테리시스 제어 회로(120a)는 저항(RA)을 더 포함할 수 있다.
히스테리시스 제어 트랜지스터(NTA)는 구동 회로(110a)의 출력 단자(ND)와 접지 전압(GND) 사이에(즉, 상기 접지 단자 사이에) 연결될 수 있다. 복수의 제1 제어 트랜지스터들(NTA1~NTAN)은 전원 전압(VDD)과(즉, 상기 전원 단자와) 히스테리시스 제어 트랜지스터(NTA)의 게이트 전극 사이에 직렬 연결될 수 있다. 복수의 제1 제어 트랜지스터들(NTA1~NTAN) 각각은 게이트 전극과 드레인 전극이 직접 연결될 수 있다. 다시 말하면, 복수의 제1 제어 트랜지스터들(NTA1~NTAN) 각각은 다이오드 연결 구조(diode connection)를 가질 수 있다. 저항(RA)은 전원 전압(VDD)과 제1 제어 트랜지스터(NTA1) 사이에 연결될 수 있다.
도 2의 실시예에서, 히스테리시스 제어 트랜지스터(NTA)는 NMOS 트랜지스터일 수 있다. 예를 들어, 히스테리시스 제어 트랜지스터(NTA)는 구동 회로(110a)의 출력 단자(ND)와 연결되는 제1 전극(예를 들어, 드레인 전극), 상기 접지 단자와 연결되는 제2 전극(예를 들어, 소스 전극), 및 상기 게이트 전극을 포함할 수 있다. 히스테리시스 제어 트랜지스터(NTA)는 제2 NMOS 트랜지스터(NT2)와 병렬로 연결될 수 있으며, 제2 NMOS 트랜지스터(NT2)의 동작을 보조할 수 있다.
또한, 도 2의 실시예에서, 복수의 제1 제어 트랜지스터들(NTA1~NTAN) 각각은 NMOS 트랜지스터일 수 있다. 전원 전압(VDD)의 레벨이 복수의 제1 제어 트랜지스터들(NTA1~NTAN)의 문턱 전압들의 합보다 커지는 경우에, 히스테리시스 제어 트랜지스터(NTA)의 상기 게이트 전극의 전압이 상승할 수 있으며, 이에 따라 히스테리시스 제어 트랜지스터(NTA)가 턴온될 수 있다.
일 실시예에서, 히스테리시스 제어 트랜지스터(NTA)가 NMOS 트랜지스터인 경우에, 도 3에 도시된 것처럼 상기 파워-온 구간에서 검출되는 전원 전압(VDD)의 상기 제1 레벨은 상기 파워-오프 구간에서 검출되는 전원 전압(VDD)의 상기 제2 레벨보다 낮을 수 있다.
버퍼 회로(130a)는 직렬 연결된 복수의 인버터들(INV1, INV2, INV3, INV4)을 포함할 수 있다. 복수의 인버터들(INV1~INV4)은 구동 신호(DS)를 버퍼링하여 리셋 신호(RST) 및 반전 리셋 신호(/RST)를 발생할 수 있다. 예를 들어, 반전 리셋 신호(/RST)는 구동 신호(DS)와 유사한 파형을 가질 수 있고, 리셋 신호(RST)는 구동 신호(DS)가 반전된 것과 유사한 파형을 가질 수 있다.
커패시터(C1)는 구동 회로(110a)의 출력 단자(ND)와 접지 전압(GND) 사이에(즉, 상기 접지 단자 사이에) 연결될 수 있다.
한편, 히스테리시스 제어 회로(120a)에 포함되는 복수의 제1 제어 트랜지스터들(NTA1~NTAN)의 개수 및/또는 버퍼 회로(130a)에 포함되는 복수의 인버터들(INV1~INV4)의 개수는 실시예에 따라서 변경될 수 있다.
도 3은 도 2의 파워 온/오프 리셋 회로의 동작을 설명하기 위한 도면이다.
도 2 및 3을 참조하면, 전원 전압(VDD)은 시간 t1 이전에 비활성화 레벨을 유지하고, 시간 t1 내지 t3에서 상기 비활성화 레벨에서 활성화 레벨로 천이되고, 시간 t3 내지 t4에서 상기 활성화 레벨을 유지하고, 시간 t4 내지 t6에서 상기 활성화 레벨에서 상기 비활성화 레벨로 천이되며, 시간 t6 이후에 상기 활성화 레벨을 유지한다. 도 3의 예에서, 시간 t1 내지 t3의 구간이 파워-온 구간이고, 시간 t4 내지 t6의 구간이 파워-오프 구간이다.
상기 파워-온 구간의 시작 시점인 시간 t1에서, 전원 전압(VDD)의 레벨은 복수의 제1 제어 트랜지스터들(NTA1~NTAN)의 상기 문턱 전압들의 합보다 작다. 따라서, 상기 파워-온 구간에서 히스테리시스 제어 트랜지스터(NTA)는 턴오프되며, 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2)에 기초하여 구동 신호(DS)가 발생된다. 상기 파워-온 구간에서는 전원 전압(VDD)의 제1 레벨(VL1)을 검출하여 구동 신호(DS)가 발생되며, 전원 전압(VDD)이 제1 레벨(VL1)을 가지는 시간 t2에서 구동 신호(DS)가 천이된다. 구체적으로, 시간 t1 내지 t2에서는 제2 NMOS 트랜지스터(NT2)에 의해 구동 신호(DS)가 접지 전압(GND)의 레벨을 가지며, 시간 t2 내지 t3에서는 제1 PMOS 트랜지스터(PT1)에 의해 구동 신호(DS)가 전원 전압(VDD)과 유사한 파형을 가진다.
상기 파워-오프 구간의 시작 시점인 시간 t4에서, 전원 전압(VDD)의 레벨은 복수의 제1 제어 트랜지스터들(NTA1~NTAN)의 상기 문턱 전압들의 합보다 크다. 따라서, 상기 파워-오프 구간에서 히스테리시스 제어 트랜지스터(NTA)는 턴온되며, 제1 PMOS 트랜지스터(PT1), 제2 NMOS 트랜지스터(NT2) 및 히스테리시스 제어 트랜지스터(NTA)에 기초하여 구동 신호(DS)가 발생된다. 히스테리시스 제어 트랜지스터(NTA)가 턴온됨에 따라, 상기 파워-오프 구간에서는 전원 전압(VDD)의 제1 레벨(VL1)과 다른 제2 레벨(VL2)을 검출하여 구동 신호(DS)가 발생되며, 전원 전압(VDD)이 제2 레벨(VL2)을 가지는 시간 t5에서 구동 신호(DS)가 천이된다. 구체적으로, 시간 t4 내지 t5에서는 제1 PMOS 트랜지스터(PT1)에 의해 구동 신호(DS)가 전원 전압(VDD)과 유사한 파형을 가지며, 시간 t5 내지 t6에서는 제2 NMOS 트랜지스터(NT2) 및 히스테리시스 제어 트랜지스터(NTA)에 의해 구동 신호(DS)가 접지 전압(GND)의 레벨을 가진다.
일 실시예에서, 전원 전압(VDD)의 제1 레벨(VL1)은 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2)의 크기(예를 들어, 채널 길이, 폭 등)에 기초하여 결정될 수 있고, 전원 전압(VDD)의 제2 레벨(VL2)은 제1 PMOS 트랜지스터(PT1), 제2 NMOS 트랜지스터(NT2) 및 히스테리시스 제어 트랜지스터(NTA)의 크기에 기초하여 결정될 수 있다.
구동 신호(DS)에 기초하여 발생되는 리셋 신호(RST)는 상기 파워-온 구간 및 상기 파워-오프 구간에서 활성화된다. 예를 들어, 리셋 신호(RST)는 구동 신호(DS)가 접지 전압(GND)의 레벨을 가지는 시간 t1 내지 t2 및 시간 t5 내지 t6에서 활성화된다.
일 실시예에서, 도 2에 도시된 것처럼 리셋 신호(RST)는 상기 파워-온 구간의 일부 및 상기 파워-오프 구간의 일부에서 활성화될 수 있다. 예를 들어, 리셋 신호(RST)는 상기 파워-온 구간의 시작 시점인 시간 t1을 포함하는 상기 파워-온 구간의 초기 구간(예를 들어, 시간 t1 내지 t2)에서 활성화될 수 있고, 상기 파워-오프 구간의 종료 시점인 시간 t6을 포함하는 상기 파워-오프 구간의 후기 구간(예를 들어, 시간 t5 내지 t6)에서 활성화될 수 있다.
일 실시예에서, 시간 t3 내지 t4의 구간은 파워 온/오프 리셋 회로(100a)를 포함하는 반도체 집적 회로가 정상적으로 동작하는 정상 동작 구간일 수 있다.
도 4, 5, 6 및 7은 도 1의 파워 온/오프 리셋 회로의 다른 예들을 나타내는 회로도들이다.
도 4를 참조하면, 파워 온/오프 리셋 회로(100b)는 구동 회로(110a), 히스테리시스 제어 회로(120b) 및 버퍼 회로(130a)를 포함하며, 커패시터(C1)를 더 포함할 수 있다.
히스테리시스 제어 회로(120b)가 변경되는 것을 제외하면, 도 4의 파워 온/오프 리셋 회로(100b)는 도 2의 파워 온/오프 리셋 회로(100a)와 실질적으로 동일한 구조를 가질 수 있다. 도 4의 구동 회로(110a), 버퍼 회로(130a) 및 커패시터(C1)는 도 2의 구동 회로(110a), 버퍼 회로(130a) 및 커패시터(C1)와 각각 실질적으로 동일할 수 있다.
히스테리시스 제어 회로(120b)는 히스테리시스 제어 트랜지스터(NTB) 및 복수의 제1 제어 트랜지스터들(PTB1, ..., PTBN)을 포함할 수 있고, 저항(RB)을 더 포함할 수 있다.
도 4의 히스테리시스 제어 트랜지스터(NTB) 및 저항(RB)은 도 2의 히스테리시스 제어 트랜지스터(NTA) 및 저항(RA)과 각각 실질적으로 동일할 수 있다. 복수의 제1 제어 트랜지스터들(PTB1~PTBN)은 전원 전압(VDD)과 히스테리시스 제어 트랜지스터(NTB)의 게이트 전극 사이에 직렬 연결될 수 있다. 복수의 제1 제어 트랜지스터들(PTB1~PTBN) 각각은 게이트 전극과 드레인 전극이 직접 연결될 수 있다. 다시 말하면, 복수의 제1 제어 트랜지스터들(PTB1~PTBN) 각각은 다이오드 연결될 수 있다.
도 4의 실시예에서, 히스테리시스 제어 트랜지스터(NTB)는 NMOS 트랜지스터일 수 있고, 복수의 제1 제어 트랜지스터들(PTB1~PTBN) 각각은 PMOS 트랜지스터일 수 있다. 복수의 제1 제어 트랜지스터들(PTB1~PTBN)의 타입이 변경되었더라도 히스테리시스 제어 트랜지스터(NTB)의 타입이 동일하므로, 도 4의 파워 온/오프 리셋 회로(100b)의 동작은 도 2의 파워 온/오프 리셋 회로(100a)의 동작과 실질적으로 동일할 수 있다.
도 5를 참조하면, 파워 온/오프 리셋 회로(100c)는 구동 회로(110a), 히스테리시스 제어 회로(120c) 및 버퍼 회로(130a)를 포함하며, 커패시터(C1)를 더 포함할 수 있다.
히스테리시스 제어 회로(120c)가 변경되는 것을 제외하면, 도 5의 파워 온/오프 리셋 회로(100c)는 도 2의 파워 온/오프 리셋 회로(100a)와 실질적으로 동일한 구조를 가질 수 있다.
히스테리시스 제어 회로(120c)는 히스테리시스 제어 트랜지스터(PTC) 및 복수의 제1 제어 트랜지스터들(PTC1, ..., PTCN)을 포함할 수 있고, 저항(RC)을 더 포함할 수 있다.
히스테리시스 제어 트랜지스터(PTC)는 전원 전압(VDD)과(즉, 상기 전원 단자와) 구동 회로(110a)의 출력 단자(ND) 사이에 연결될 수 있다. 복수의 제1 제어 트랜지스터들(PTC1~PTCN)은 전원 전압(VDD)과 히스테리시스 제어 트랜지스터(PTC)의 게이트 전극 사이에 직렬 연결될 수 있다. 복수의 제1 제어 트랜지스터들(PTC1~PTCN) 각각은 게이트 전극과 드레인 전극이 직접 연결될 수 있다. 다시 말하면, 복수의 제1 제어 트랜지스터들(PTC1~PTCN) 각각은 다이오드 연결될 수 있다. 저항(RC)은 전원 전압(VDD)과 제1 제어 트랜지스터(PTC1) 사이에 연결될 수 있다.
도 5의 실시예에서, 히스테리시스 제어 트랜지스터(PTC)는 PMOS 트랜지스터일 수 있다. 예를 들어, 히스테리시스 제어 트랜지스터(PTC)는 상기 전원 단자와 연결되는 제1 전극(예를 들어, 소스 전극), 구동 회로(110a)의 출력 단자(ND)와 연결되는 제2 전극(예를 들어, 드레인 전극), 및 상기 게이트 전극을 포함할 수 있다. 히스테리시스 제어 트랜지스터(PTC)는 제1 PMOS 트랜지스터(PT1)와 병렬로 연결될 수 있으며, 제1 PMOS 트랜지스터(PT1)의 동작을 보조할 수 있다.
또한, 도 5의 실시예에서, 복수의 제1 제어 트랜지스터들(PTC1~PTCN) 각각은 PMOS 트랜지스터일 수 있다. 전원 전압(VDD)의 레벨과 복수의 제1 제어 트랜지스터들(PTC1~PTCN)의 문턱 전압들의 합에 기초하여 히스테리시스 제어 트랜지스터(PTC)가 턴온 또는 턴오프될 수 있다.
일 실시예에서, 히스테리시스 제어 트랜지스터(PTC)가 PMOS 트랜지스터인 경우에, 상기 파워-온 구간에서 검출되는 전원 전압(VDD)의 상기 제1 레벨은 상기 파워-오프 구간에서 검출되는 전원 전압(VDD)의 상기 제2 레벨보다 높을 수 있다. 도 5의 히스테리시스 제어 트랜지스터(PTC)의 턴온 및 턴오프 동작은 도 2의 히스테리시스 제어 트랜지스터(NTA)의 턴온 및 턴오프 동작은 동작과 반대될 수 있다.
도 6을 참조하면, 파워 온/오프 리셋 회로(100d)는 구동 회로(110a), 히스테리시스 제어 회로(120d) 및 버퍼 회로(130a)를 포함하며, 커패시터(C1)를 더 포함할 수 있다.
히스테리시스 제어 회로(120d)가 변경되는 것을 제외하면, 도 6의 파워 온/오프 리셋 회로(100d)는 도 5의 파워 온/오프 리셋 회로(100c)와 실질적으로 동일한 구조를 가질 수 있다.
히스테리시스 제어 회로(120d)는 히스테리시스 제어 트랜지스터(PTD) 및 복수의 제1 제어 트랜지스터들(NTD1, ..., NTDN)을 포함할 수 있고, 저항(RD)을 더 포함할 수 있다.
도 6의 히스테리시스 제어 트랜지스터(PTD) 및 저항(RD)은 도 5의 히스테리시스 제어 트랜지스터(PTC) 및 저항(RC)과 각각 실질적으로 동일할 수 있다. 복수의 제1 제어 트랜지스터들(NTD1~NTDN)은 전원 전압(VDD)과 히스테리시스 제어 트랜지스터(PTD)의 게이트 전극 사이에 직렬 연결될 수 있다. 복수의 제1 제어 트랜지스터들(NTD1~NTDN) 각각은 게이트 전극과 드레인 전극이 직접 연결될 수 있다. 다시 말하면, 복수의 제1 제어 트랜지스터들(NTD1~NTDN) 각각은 다이오드 연결될 수 있다.
도 6의 실시예에서, 히스테리시스 제어 트랜지스터(PTD)는 PMOS 트랜지스터일 수 있고, 복수의 제1 제어 트랜지스터들(NTD1~NTDN) 각각은 NMOS 트랜지스터일 수 있다. 복수의 제1 제어 트랜지스터들(NTD1~NTDN)의 타입이 변경되었더라도 히스테리시스 제어 트랜지스터(PTD)의 타입이 동일하므로, 도 6의 파워 온/오프 리셋 회로(100d)의 동작은 도 5의 파워 온/오프 리셋 회로(100c)의 동작과 실질적으로 동일할 수 있다.
도 7을 참조하면, 파워 온/오프 리셋 회로(100e)는 구동 회로(110e), 히스테리시스 제어 회로(120a) 및 버퍼 회로(130a)를 포함하며, 커패시터(C1)를 더 포함할 수 있다.
구동 회로(110e)가 변경되는 것을 제외하면, 도 7의 파워 온/오프 리셋 회로(100e)는 도 2의 파워 온/오프 리셋 회로(100a)와 실질적으로 동일한 구조를 가질 수 있다.
구동 회로(110e)는 제1 저항(R1), 제1 NMOS 트랜지스터(NT1), 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2)를 포함할 수 있고, 제3 NMOS 트랜지스터(NT3) 및 제4 NMOS 트랜지스터(NT4)를 더 포함할 수 있다.
도 7의 제1 저항(R1), 제1 NMOS 트랜지스터(NT1), 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2)는 도 2의 제1 저항(R1), 제1 NMOS 트랜지스터(NT1), 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2)와 각각 실질적으로 동일할 수 있다. 제3 NMOS 트랜지스터(NT3)는 제1 저항(R1)과 접지 전압(GND) 사이에 제1 NMOS 트랜지스터(NT1)와 병렬 연결되고, 구동 오프 신호(DOFF)를 수신하는 게이트 전극을 포함할 수 있다. 제4 NMOS 트랜지스터(NT4)는 제1 저항(R1)과 제1 노드(N1) 사이에 연결되고, 구동 오프 신호(DOFF)의 반전 신호(/DOFF)를 수신하는 게이트 전극을 포함할 수 있다.
제3 NMOS 트랜지스터(NT3) 및 제4 NMOS 트랜지스터(NT4)는 구동 회로(110e)를 비활성화시키는 역할을 할 수 있다. 예를 들어, 테스트 모드와 같이 구동 오프 신호(DOFF)가 활성화되는 경우에 구동 회로(110e)가 턴오프될 수 있으며, 이에 따라 누설 전류가 감소할 수 있다.
한편, 도 7의 파워 온/오프 리셋 회로(100e)에 포함되는 히스테리시스 제어 회로(120a)는 실시예에 따라서 도 4, 5 및 6의 히스테리시스 제어 회로들(120b, 120c, 120d) 중 하나로 변경될 수 있다. 또한, 구동 회로(110e)의 구조는 실시예에 따라 다양하게 변경될 수 있다.
도 8은 본 발명의 실시예들에 따른 리셋 신호 발생 회로를 나타내는 블록도이다.
일반적으로 반도체 집적 회로는 복수 개의 서로 다른 전원 전압들에 기초하여 동작하며, 이 경우 각 전원 전압마다 파워 온/오프 리셋 회로를 구비할 필요가 있다. 본 명세서에서, 복수 개의 파워 온/오프 리셋 회로들을 포함하고 각 파워 온/오프 리셋 회로에서 발생되는 리셋 신호를 통합하여 통합 리셋 신호를 발생하는 회로를 리셋 신호 발생 회로라고 정의하도록 한다.
도 8을 참조하면, 리셋 신호 발생(reset signal generating; RST GEN) 회로(500)는 제1 파워 온/오프 리셋 회로(510), 제2 파워 온/오프 리셋 회로(520) 및 로직 회로(530)를 포함한다.
제1 파워 온/오프 리셋 회로(510)는 제1 전원 전압(VDD1)에 대한 제1 파워-온 구간 및 제1 파워-오프 구간에서 활성화되는 제1 리셋 신호(RST1)를 발생한다.
제2 파워 온/오프 리셋 회로(520)는 제1 전원 전압(VDD1)과 다른 제2 전원 전압(VDD2)에 대한 제2 파워-온 구간 및 제2 파워-오프 구간에서 활성화되는 제2 리셋 신호(RST2)를 발생한다.
로직 회로(530)는 제1 리셋 신호(RST1) 및 제2 리셋 신호(RST2)에 기초하여 통합 리셋 신호(CRST)를 발생한다. 예를 들어, 통합 리셋 신호(CRST)는 상기 제1 파워-온 구간, 상기 제2 파워-온 구간, 상기 제1 파워-오프 구간 및 상기 제2 파워-오프 구간에서 활성화될 수 있다.
제1 파워 온/오프 리셋 회로(510) 및 제2 파워 온/오프 리셋 회로(520) 중 적어도 하나는 본 발명의 실시예들에 따른 파워 온/오프 리셋 회로일 수 있다. 이하에서는 제1 파워 온/오프 리셋 회로(510)가 본 발명의 실시예들에 따른 파워 온/오프 리셋 회로이고 제2 파워 온/오프 리셋 회로(520)는 종래의 일반적인 파워 온/오프 리셋 회로인 경우에 기초하여 리셋 신호 발생 회로(500)를 설명하도록 한다.
제1 파워 온/오프 리셋 회로(510)는 상기 제1 파워-온 구간 및 상기 제1 파워-오프 구간에서 제1 전원 전압(VDD1)의 서로 다른 레벨을 검출할 수 있고, 제2 파워 온/오프 리셋 회로(520)는 상기 제2 파워-온 구간 및 상기 제2 파워-오프 구간에서 제2 전원 전압(VDD2)의 동일한 레벨을 검출할 수 있다.
구체적으로, 도 1에 도시된 것처럼 제1 파워 온/오프 리셋 회로(510)는 제1 구동 회로, 제1 히스테리시스 제어 회로 및 제1 버퍼 회로를 포함한다. 상기 제1 구동 회로는 제1 전원 전압(VDD1)을 감지하여, 상기 제1 파워-온 구간에서 제1 전원 전압(VDD1)의 제1 레벨을 검출하고 상기 제1 파워-오프 구간에서 제1 전원 전압(VDD1)의 상기 제1 레벨과 다른 제2 레벨을 검출하며, 상기 제1 레벨 및 상기 제2 레벨에 기초하여 천이되는 제1 구동 신호를 발생한다. 상기 제1 히스테리시스 제어 회로는 상기 제1 구동 회로의 출력 단자와 연결되고, 별도의 외부 제어 신호 없이 제1 전원 전압(VDD1)에 기초하여 활성화 또는 비활성화되며, 상기 제1 레벨과 상기 제2 레벨이 서로 다르도록 상기 제1 파워-온 구간 및 상기 제1 파워-오프 구간 중 하나에서 활성화되고 다른 하나에서 비활성화된다. 상기 제1 버퍼 회로는 상기 제1 구동 회로의 출력 단자와 연결되고, 상기 제1 구동 신호에 기초하여 제1 리셋 신호(RST1)를 발생한다.
제2 파워 온/오프 리셋 회로(520)는 히스테리시스 제어 회로 없이 제2 구동 회로 및 제2 버퍼 회로를 포함할 수 있다. 상기 제2 구동 회로는 제2 전원 전압(VDD2)을 감지하여, 상기 제2 파워-온 구간 및 상기 제2 파워-오프 구간에서 제2 전원 전압(VDD2)의 제3 레벨을 검출하며, 상기 제3 레벨에 기초하여 천이되는 제2 구동 신호를 발생할 수 있다. 상기 제2 버퍼 회로는 상기 제2 구동 회로의 출력 단자와 연결되고, 상기 제2 구동 신호에 기초하여 제2 리셋 신호(RST2)를 발생할 수 있다.
도 9는 도 8의 리셋 신호 발생 회로의 동작을 설명하기 위한 도면이다.
도 8 및 9를 참조하면, 시간 t11 내지 t14의 구간이 제1 및 제2 파워-온 구간들이고, 시간 t15 내지 t18의 구간이 제1 및 제2 파워-오프 구간들이다. 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)은 활성화 레벨이 서로 다를 수 있다.
제1 파워 온/오프 리셋 회로(510)의 동작은 도 2 및 3을 참조하여 상술한 것과 실질적으로 동일할 수 있다. 구체적으로, 제1 파워 온/오프 리셋 회로(510)는 상기 제1 파워-온 구간에서 제1 전원 전압(VDD1)의 제1 레벨(VL11)을 검출하고, 상기 제1 파워-오프 구간에서 제1 전원 전압(VDD1)의 제2 레벨(VL12)을 검출한다. 제1 리셋 신호(RST1)는 상기 제1 파워-온 구간의 시작 시점인 시간 t11 내지 제1 전원 전압(VDD1)이 제1 레벨(VL11)을 가지는 시간 t12에서 활성화되며, 제1 전원 전압(VDD1)이 제2 레벨(VL12)을 가지는 시간 t16 내지 상기 제1 파워-오프 구간의 종료 시점인 시간 t18에서 활성화된다. 히스테리시스 특성을 가지는 상기 제1 히스테리시스 제어 회로에 기초하여, 제1 파워 온/오프 리셋 회로(510)는 상기 제1 파워-온 구간 및 상기 제1 파워-오프 구간에서 제1 전원 전압(VDD1)의 서로 다른 레벨을 효율적으로 검출할 수 있다.
제2 파워 온/오프 리셋 회로(520)의 동작은 제2 전원 전압(VDD2)의 하나의 레벨을 검출하는 것을 제외하면 제1 파워 온/오프 리셋 회로(510)의 동작과 유사할 수 있다. 구체적으로, 제2 파워 온/오프 리셋 회로(520)는 상기 제2 파워-온 구간 및 상기 제2 파워-오프 구간에서 제2 전원 전압(VDD2)의 제3 레벨(VL21)을 검출한다. 제2 리셋 신호(RST2)는 상기 제2 파워-온 구간의 시작 시점인 시간 t11 내지 제2 전원 전압(VDD2)이 제3 레벨(VL21)을 가지는 시간 t13에서 활성화되며, 제2 전원 전압(VDD2)이 제3 레벨(VL21)을 가지는 시간 t17 내지 상기 제2 파워-오프 구간의 종료 시점인 시간 t18에서 활성화된다.
로직 회로(530)는 제1 리셋 신호(RST1) 및 제2 리셋 신호(RST2)를 논리 연산하여 통합 리셋 신호(CRST)를 발생한다. 통합 리셋 신호(CRST)는 제1 리셋 신호(RST1) 및 제2 리셋 신호(RST2) 중 적어도 하나가 활성화되는 경우에 활성화되며, 예를 들어 시간 t11 내지 t13 및 시간 t16 내지 t18에서 활성화다.
도 9에서는 상기 제1 및 제2 파워-온 구간들이 실질적으로 동일하고 상기 제1 및 제2 파워-오프 구간들이 실질적으로 동일한 것으로 도시하였으나, 실시예에 따라서 상기 제1 및 제2 파워-온 구간들은 서로 다를 수도 있고 상기 제1 및 제2 파워-오프 구간들은 서로 다를 수도 있다. 또한, 제1 내지 제3 레벨들(VL11, VL12, VL21)은 실시예에 따라서 변경될 수 있다.
도 10은 도 8의 리셋 신호 발생 회로에 포함되는 로직 회로의 일 예를 나타내는 블록도이다.
도 10을 참조하면, 로직 회로(530a)는 OR 게이트(OR1)를 포함할 수 있다.
OR 게이트(OR1)는 제1 리셋 신호(RST1) 및 제2 리셋 신호(RST2)에 대한 OR 연산을 수행하여 통합 리셋 신호(CRST)를 발생할 수 있으며, 이에 따라 도 9를 참조하여 상술한 것처럼 통합 리셋 신호(CRST)는 제1 리셋 신호(RST1) 및 제2 리셋 신호(RST2) 중 적어도 하나가 활성화되는 경우에 활성화될 수 있다.
도 11은 본 발명의 실시예들에 따른 리셋 신호 발생 회로를 나타내는 블록도이다.
도 11을 참조하면, 리셋 신호 발생 회로(600)는 제1 파워 온/오프 리셋 회로(610), 제3 파워 온/오프 리셋 회로(620) 및 로직 회로(630)를 포함한다.
도 8의 실시예와 유사하게, 도 11의 제1 파워 온/오프 리셋 회로(610) 및 제3 파워 온/오프 리셋 회로(620) 중 적어도 하나는 본 발명의 실시예들에 따른 파워 온/오프 리셋 회로일 수 있다. 이하에서는 제1 및 제3 파워 온/오프 리셋 회로들(610, 620) 모두가 본 발명의 실시예들에 따른 파워 온/오프 리셋 회로인 경우에 기초하여 리셋 신호 발생 회로(600)를 설명하도록 한다.
도 11의 제1 파워 온/오프 리셋 회로(610) 및 로직 회로(630)는 도 8의 제1 파워 온/오프 리셋 회로(510) 및 로직 회로(530)와 각각 실질적으로 동일할 수 있다. 제1 파워 온/오프 리셋 회로(610)는 제1 전원 전압(VDD1)에 대한 제1 파워-온 구간 및 제1 파워-오프 구간에서 활성화되는 제1 리셋 신호(RST1)를 발생한다. 로직 회로(630)는 제1 리셋 신호(RST1) 및 제3 리셋 신호(RST3)에 기초하여 통합 리셋 신호(CRST)를 발생한다.
제3 파워 온/오프 리셋 회로(620)는 제1 전원 전압(VDD1)과 다른 제3 전원 전압(VDD3)에 대한 제3 파워-온 구간 및 제3 파워-오프 구간에서 활성화되는 제3 리셋 신호(RST3)를 발생한다.
제3 파워 온/오프 리셋 회로(620)는 상기 제3 파워-온 구간 및 상기 제3 파워-오프 구간에서 제3 전원 전압(VDD3)의 서로 다른 레벨을 검출할 수 있다. 구체적으로, 제3 파워 온/오프 리셋 회로(620)는 제3 구동 회로, 제3 히스테리시스 제어 회로 및 제3 버퍼 회로를 포함할 수 있다. 상기 제3 구동 회로는 제3 전원 전압(VDD3)을 감지하여, 상기 제3 파워-온 구간에서 제3 전원 전압(VDD3)의 제3 레벨을 검출하고 상기 제3 파워-오프 구간에서 제3 전원 전압(VDD3)의 상기 제3 레벨과 다른 제4 레벨을 검출하며, 상기 제3 레벨 및 상기 제3 레벨에 기초하여 천이되는 제3 구동 신호를 발생할 수 있다. 상기 제3 히스테리시스 제어 회로는 상기 제3 구동 회로의 출력 단자와 연결되고, 별도의 외부 제어 신호 없이 제3 전원 전압(VDD3)에 기초하여 활성화 또는 비활성화되며, 상기 제3 레벨과 상기 제4 레벨이 서로 다르도록 상기 제3 파워-온 구간 및 상기 제3 파워-오프 구간 중 하나에서 활성화되고 다른 하나에서 비활성화될 수 있다. 상기 제3 버퍼 회로는 상기 제3 구동 회로의 출력 단자와 연결되고, 상기 제3 구동 신호에 기초하여 제3 리셋 신호(RST3)를 발생할 수 있다.
도 12는 도 11의 리셋 신호 발생 회로의 동작을 설명하기 위한 도면이다.
도 11 및 12를 참조하면, 시간 t11 내지 t14의 구간이 제1 및 제3 파워-온 구간들이고, 시간 t15 내지 t18의 구간이 제1 및 제3 파워-오프 구간들이다. 제1 전원 전압(VDD1)과 제3 전원 전압(VDD3)은 활성화 레벨이 서로 다를 수 있다.
제1 파워 온/오프 리셋 회로(610)의 동작은 도 8 및 9를 참조하여 상술한 제1 파워 온/오프 리셋 회로(510)의 동작과 실질적으로 동일할 수 있다.
제3 파워 온/오프 리셋 회로(620)의 동작은 제1 파워 온/오프 리셋 회로(610)의 동작과 유사할 수 있다. 구체적으로, 제3 파워 온/오프 리셋 회로(620)는 상기 제3 파워-온 구간에서 제3 전원 전압(VDD3)의 제3 레벨(VL31)을 검출하고, 상기 제3 파워-오프 구간에서 제3 전원 전압(VDD3)의 제4 레벨(VL32)을 검출한다. 제3 리셋 신호(RST3)는 상기 제3 파워-온 구간의 시작 시점인 시간 t11 내지 제3 전원 전압(VDD3)이 제3 레벨(VL31)을 가지는 시간 t21에서 활성화되며, 제3 전원 전압(VDD3)이 제4 레벨(VL32)을 가지는 시간 t22 내지 상기 제3 파워-오프 구간의 종료 시점인 시간 t18에서 활성화된다. 히스테리시스 특성을 가지는 상기 제3 히스테리시스 제어 회로에 기초하여, 제3 파워 온/오프 리셋 회로(620)는 상기 제3 파워-온 구간 및 상기 제3 파워-오프 구간에서 제3 전원 전압(VDD3)의 서로 다른 레벨을 효율적으로 검출할 수 있다.
로직 회로(630)는 제1 리셋 신호(RST1) 및 제3 리셋 신호(RST3)를 논리 연산하여 통합 리셋 신호(CRST)를 발생한다. 통합 리셋 신호(CRST)는 제1 리셋 신호(RST1) 및 제3 리셋 신호(RST3) 중 적어도 하나가 활성화되는 경우에 활성화되며, 예를 들어 시간 t11 내지 t12 및 시간 t22 내지 t18에서 활성화된다.
한편, 도 8 내지 12를 참조하여 리셋 신호 발생 회로가 두 개의 파워 온/오프 리셋 회로를 포함하는 경우를 설명하였으나, 실시예에 따라서 리셋 신호 발생 회로는 두 개 이상의 임의의 개수의 파워 온/오프 리셋 회로를 포함하여 구현될 수 있다.
도 13은 본 발명의 실시예들에 따른 전자 장치를 나타내는 블록도이다.
도 13을 참조하면, 전자 장치(1000)는 프로세서(1010), 통신부(1020), 저장 장치(1030), 파워 온/오프 리셋(POR) 회로 또는 리셋 신호 발생(RST GEN) 회로(1040), 사용자 인터페이스(1050) 및 전원 공급 장치(1060)를 포함할 수 있다.
프로세서(1010)는 전자 장치(1000)의 전반적인 동작을 제어할 수 있다. 통신부(1020)는 외부 장치와 통신을 수행할 수 있다. 저장 장치(1030)는 전자 장치(1000)의 동작에 필요한 데이터들을 저장할 수 있다. 사용자 인터페이스(1050)는 키보드, 터치 스크린 등과 같은 입력 장치 및 디스플레이(DISP)(1052) 등과 같은 출력 장치를 포함할 수 있다. 전원 공급 장치(1060)는 전원 전압을 제공할 수 있다.
파워 온/오프 리셋 회로 또는 리셋 신호 발생 회로(1040)는 본 발명의 실시예들에 따른 파워 온/오프 리셋 회로 또는 리셋 신호 발생 회로일 수 있다. 전원 전압에 대한 파워-온 구간 및 파워-오프 구간에서 서로 다른 레벨을 검출하고 상대적으로 간단한 구조를 가지도록 히스테리시스 특성을 가질 수 있으며, 이에 따라 우수한 동작 특성을 가질 수 있다.
한편, 도 13에서는 전자 장치(1000)가 하나의 파워 온/오프 리셋 회로 또는 리셋 신호 발생 회로(1040)를 포함하는 것으로 도시하였으나, 실시예에 따라서 각 구성요소마다 하나 이상의 파워 온/오프 리셋 회로 또는 리셋 신호 발생 회로를 포함할 수도 있다.
본 발명은 파워 온/오프 리셋 회로 및/또는 리셋 신호 발생 회로를 포함하는 다양한 장치 및 시스템에 유용하게 적용될 수 있으며, 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, PDA(personal digital assistants), PMP(portable multimedia player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, 사물 인터넷(internet of things; IoT) 기기, VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 다양한 전자 기기에 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 전원 전압을 감지하여, 상기 전원 전압에 대한 파워-온 구간에서 상기 전원 전압의 제1 레벨을 검출하고 상기 전원 전압에 대한 파워-오프 구간에서 상기 전원 전압의 제2 레벨을 검출하며, 상기 제1 레벨 및 상기 제2 레벨에 기초하여 천이되는 구동 신호를 발생하는 구동 회로;
    상기 구동 회로의 출력 단자와 연결되고, 외부 제어 신호 없이 상기 전원 전압에 기초하여 활성화 또는 비활성화되며, 상기 제1 레벨과 상기 제2 레벨이 서로 다르도록 상기 파워-온 구간 및 상기 파워-오프 구간 중 하나에서 활성화되고 다른 하나에서 비활성화되는 히스테리시스(hysteresis) 제어 회로; 및
    상기 구동 회로의 출력 단자와 연결되고, 상기 구동 신호에 기초하여 상기 파워-온 구간 및 상기 파워-오프 구간에서 활성화되는 리셋 신호를 발생하는 버퍼 회로를 포함하고,
    상기 히스테리시스 제어 회로는,
    상기 구동 회로의 출력 단자와 접지 전압 사이에 연결되는 히스테리시스 제어 트랜지스터; 및
    상기 전원 전압과 상기 히스테리시스 제어 트랜지스터의 게이트 전극 사이에 직렬 연결된 복수의 제1 제어 트랜지스터들을 포함하고,
    상기 복수의 제1 제어 트랜지스터들 각각은 게이트 전극과 드레인 전극이 직접 연결된 파워 온/오프 리셋 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 히스테리시스 제어 트랜지스터 및 상기 복수의 제1 제어 트랜지스터들 각각은 NMOS 트랜지스터인 것을 특징으로 하는 파워 온/오프 리셋 회로.
  4. 제 1 항에 있어서,
    상기 히스테리시스 제어 트랜지스터는 NMOS 트랜지스터이고, 상기 복수의 제1 제어 트랜지스터들 각각은 PMOS 트랜지스터인 것을 특징으로 하는 파워 온/오프 리셋 회로.
  5. 전원 전압을 감지하여, 상기 전원 전압에 대한 파워-온 구간에서 상기 전원 전압의 제1 레벨을 검출하고 상기 전원 전압에 대한 파워-오프 구간에서 상기 전원 전압의 제2 레벨을 검출하며, 상기 제1 레벨 및 상기 제2 레벨에 기초하여 천이되는 구동 신호를 발생하는 구동 회로;
    상기 구동 회로의 출력 단자와 연결되고, 외부 제어 신호 없이 상기 전원 전압에 기초하여 활성화 또는 비활성화되며, 상기 제1 레벨과 상기 제2 레벨이 서로 다르도록 상기 파워-온 구간 및 상기 파워-오프 구간 중 하나에서 활성화되고 다른 하나에서 비활성화되는 히스테리시스(hysteresis) 제어 회로; 및
    상기 구동 회로의 출력 단자와 연결되고, 상기 구동 신호에 기초하여 상기 파워-온 구간 및 상기 파워-오프 구간에서 활성화되는 리셋 신호를 발생하는 버퍼 회로를 포함하고,
    상기 히스테리시스 제어 회로는,
    상기 전원 전압과 상기 구동 회로의 출력 단자 사이에 연결되는 히스테리시스 제어 트랜지스터; 및
    상기 전원 전압과 상기 히스테리시스 제어 트랜지스터의 게이트 전극 사이에 직렬 연결된 복수의 제1 제어 트랜지스터들을 포함하고,
    상기 복수의 제1 제어 트랜지스터들 각각은 게이트 전극과 드레인 전극이 직접 연결된 것을 특징으로 하는 파워 온/오프 리셋 회로.
  6. 제 5 항에 있어서,
    상기 히스테리시스 제어 트랜지스터 및 상기 복수의 제1 제어 트랜지스터들 각각은 PMOS 트랜지스터인 것을 특징으로 하는 파워 온/오프 리셋 회로.
  7. 제 5 항에 있어서,
    상기 히스테리시스 제어 트랜지스터는 PMOS 트랜지스터이고, 상기 복수의 제1 제어 트랜지스터들 각각은 NMOS 트랜지스터인 것을 특징으로 하는 파워 온/오프 리셋 회로.
  8. 제1 전원 전압에 대한 제1 파워-온 구간 및 제1 파워-오프 구간에서 활성화되는 제1 리셋 신호를 발생하는 제1 파워 온/오프 리셋 회로;
    제2 전원 전압에 대한 제2 파워-온 구간 및 제2 파워-오프 구간에서 활성화되는 제2 리셋 신호를 발생하는 제2 파워 온/오프 리셋 회로; 및
    상기 제1 리셋 신호 및 상기 제2 리셋 신호에 기초하여 통합 리셋 신호를 발생하는 로직 회로를 포함하고,
    상기 제1 파워 온/오프 리셋 회로는,
    상기 제1 전원 전압을 감지하여, 상기 제1 파워-온 구간에서 상기 제1 전원 전압의 제1 레벨을 검출하고 상기 제1 파워-오프 구간에서 상기 제1 전원 전압의 제2 레벨을 검출하며, 상기 제1 레벨 및 상기 제2 레벨에 기초하여 천이되는 제1 구동 신호를 발생하는 제1 구동 회로;
    상기 제1 구동 회로의 출력 단자와 연결되고, 외부 제어 신호 없이 상기 제1 전원 전압에 기초하여 활성화 또는 비활성화되며, 상기 제1 레벨과 상기 제2 레벨이 서로 다르도록 상기 제1 파워-온 구간 및 상기 제1 파워-오프 구간 중 하나에서 활성화되고 다른 하나에서 비활성화되는 제1 히스테리시스(hysteresis) 제어 회로; 및
    상기 제1 구동 회로의 출력 단자와 연결되고, 상기 제1 구동 신호에 기초하여 상기 제1 리셋 신호를 발생하는 제1 버퍼 회로를 포함하며,
    상기 제1 히스테리시스 제어 회로는,
    상기 제1 구동 회로의 출력 단자와 접지 전압 사이에 연결되는 히스테리시스 제어 트랜지스터; 및
    상기 전원 전압과 상기 히스테리시스 제어 트랜지스터의 게이트 전극 사이에 직렬 연결된 복수의 제1 제어 트랜지스터들을 포함하고,
    상기 복수의 제1 제어 트랜지스터들 각각은 게이트 전극과 드레인 전극이 직접 연결된 리셋 신호 발생 회로.
  9. 제 8 항에 있어서, 상기 제2 파워 온/오프 리셋 회로는,
    상기 제2 전원 전압을 감지하여, 상기 제2 파워-온 구간 및 상기 제2 파워-오프 구간에서 상기 제2 전원 전압의 제3 레벨을 검출하며, 상기 제3 레벨에 기초하여 천이되는 제2 구동 신호를 발생하는 제2 구동 회로; 및
    상기 제2 구동 회로의 출력 단자와 연결되고, 상기 제2 구동 신호에 기초하여 상기 제2 리셋 신호를 발생하는 제2 버퍼 회로를 포함하는 것을 특징으로 하는 리셋 신호 발생 회로.
  10. 제 8 항에 있어서, 상기 제2 파워 온/오프 리셋 회로는,
    상기 제2 전원 전압을 감지하여, 상기 제2 파워-온 구간에서 상기 제2 전원 전압의 제3 레벨을 검출하고 상기 제2 파워-오프 구간에서 상기 제2 전원 전압의 제4 레벨을 검출하며, 상기 제3 레벨 및 상기 제4 레벨에 기초하여 천이되는 제2 구동 신호를 발생하는 제2 구동 회로;
    상기 제2 구동 회로의 출력 단자와 연결되고, 상기 외부 제어 신호 없이 상기 제2 전원 전압에 기초하여 활성화 또는 비활성화되며, 상기 제3 레벨과 상기 제4 레벨이 서로 다르도록 상기 제2 파워-온 구간 및 상기 제2 파워-오프 구간 중 하나에서 활성화되고 다른 하나에서 비활성화되는 제2 히스테리시스 제어 회로; 및
    상기 제2 구동 회로의 출력 단자와 연결되고, 상기 제2 구동 신호에 기초하여 상기 제2 리셋 신호를 발생하는 제2 버퍼 회로를 포함하는 것을 특징으로 하는 리셋 신호 발생 회로.
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