KR100901972B1

KR100901972B1 - Ｐｏｆｒ 회로

Info

Publication number: KR100901972B1
Application number: KR1020020037268A
Authority: KR
Inventors: 김형환
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2002-06-29
Filing date: 2002-06-29
Publication date: 2009-06-08
Also published as: KR20040001934A

Abstract

본 발명의 ＰＯＦＲ 회로는, 회로 내에 장착된 커패시터의 방전 시간을 늘림으로써, 전원 전압의 글리치, 불안정한 전압 강하 등의 변화에 따른 예기치 않은 리셋 신호 발생 확률을 감소시키는 ＰＯＦＲ 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 전원 전압을 인가받아 전원을 공급하는 전원 공급 수단; 상기 전원 공급 수단으로부터 전원을 공급받아 충전하는 충전 수단; 상기 충전 수단의 방전 시 방출되는 전류를 입력받아 전류의 흐름을 지연시키는 전류 지연 수단; 상기 전원 전압의 소거를 감지하고, 소거를 감지한 경우에는 상기 전류 지연 수단을 통하여 전류를 흐르도록 함으로써, 상기 충전 수단의 방전을 제어하는 방전 수단; 상기 충전 수단에서 입력된 전압 레벨을 반전하는 반전 수단; 및 상기 반전 수단에서 입력받은 신호를 순차적으로 반전하여 리셋 신호를 생성하는 반전 사슬을 포함한다.

PMOS, NMOS, 리셋 신호, 인버터, 커패시터

Description

ＰＯＦＲ 회로{POWER ON/OFF RESET CIRCUIT}

도 1은 종래의 ＰＯＦＲ 회로를 나타낸 회로도,

도 2는 본 발명의 일 실시예에 의한 ＰＯＦＲ 회로를 나타낸 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

210 : 전원 공급 수단 220 : 충전 수단

230 : 전류 지연 수단 240 : 전류 방전 수단

250 : 반전 수단 260 : 반전 사슬

본 발명은 ＰＯＦＲ(Power On/Off Reset} 회로에 관한 것으로, 특히, 전원 전압이 잡음(Noise) 등에 의해 불안정한 상태가 된 경우에 있어서, 이를 전원이 완전히 꺼진 상태로 인식하여 리셋 신호를 발생시키는 오동작이 발생할 확률을 감소시킬 수 있는 ＰＯＦＲ 회로에 관한 것이다.

도 1은 종래의 ＰＯＦＲ 회로를 나타낸 회로도로서, 이러한 종래의 ＰＯＦＲ 회로는, 소스 단자는 전원 전압(V_DD)에 연결되고, 게이트 단자와 드레인 단자는 묶인 제1 PMOS 트랜지스터(110); 제1 단자는 제1 PMOS 트랜지스터(110)의 드레인 단자에 연결되고, 제2 단자는 접지된 커패시터(120); 소스 단자는 전원 전압(V_DD)에 연결되고, 드레인 단자는 커패시터(120)의 제1 단자에 연결된 제2 PMOS 트랜지스터(130); 입력 단자는 제2 PMOS 트랜지스터(130)의 드레인 단자에 연결되고 출력 단자는 제2 PMOS 트랜지스터(130)의 게이트 단자에 연결된 제1 인버터(140); 입력 단자는 제1 인버터(140)의 출력 단자에 연결된 제2 인버터(150); 입력 단자는 제2 인버터(150)의 출력 단자에 연결된 제3 인버터(160); 및 입력 단자는 제3 인버터(160)의 출력 단자에 연결된 제4 인버터(170)를 포함한다.

상술한 종래의 ＰＯＦＲ 회로의 동작에 관하여 설명하면 다음과 같다.

먼저, 전원 전압(V_DD)이 인가되면 제1 PMOS 트랜지스터(110)를 통하여 서서히 제1 노드(N)가 충전된다. 이후에, 제1 노드(N)가 일정한 전압까지 상승하면 제1 인버터(140)가 동작하고 나머지 인버터 사슬(150, 160, 170)이 동작하여 결국 제2 논리 단계(High)의 신호를 출력하며 리셋을 수행하게 된다.

그러나, 상술한 종래의 ＰＯＦＲ 회로에 있어서는, 전원이 완전히 꺼지지 않은 상태에서 전원 전압(V_DD)의 불안정(예를 들면, 글리치(glitch), 일정한 전압 강 하 등)으로 인하여 전압이 감소할 경우 제1 노드(N)의 전압이 전원 전압보다 상대적으로 높아지게 되고, 따라서, 제2 PMOS 트랜지스터(130)를 통해 제1 노드(N)로부터 많은 양의 전류가 방전되어 제1 노드(N)의 전압이 짧은 시간에 급격히 떨어지게 되고, 이 때, 전원이 꺼졌다가 켜진 것으로 오인되어 ＰＯＦＲ 회로가 리셋 신호를 발생시키는 오동작이 일어나는 문제점이 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 회로 내에 장착된 커패시터의 방전 시간을 늘림으로써, 전원 전압의 글리치, 불안정한 전압 강하 등의 변화에 따른 예기치 않은 리셋 신호 발생 확률을 감소시키는 ＰＯＦＲ 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 ＰＯＦＲ 회로는, 전원 전압을 인가받아 전원을 공급하는 전원 공급 수단; 상기 전원 공급 수단으로부터 전원을 공급받아 충전하는 충전 수단; 상기 충전 수단의 방전 시 방출되는 전류를 입력받아 전류의 흐름을 지연시키는 전류 지연 수단; 상기 전원 전압의 소거를 감지하고, 소거를 감지한 경우에는 상기 전류 지연 수단을 통하여 전류를 흐르도록 함으로써, 상기 충전 수단의 방전을 제어하는 방전 수단; 상기 충전 수단에서 입력된 전압 레벨을 반전하는 반전 수단; 및 상기 반전 수단에서 입력받은 신호를 순차적으로 반전 하여 리셋 신호를 생성하는 반전 사슬을 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 일 실시예에 의한 ＰＯＦＲ 회로를 나타낸 회로도로서, 이러한 본 발명의 ＰＯＦＲ 회로는, 전원 공급 수단(210), 충전 수단(220), 전류 지연 수단(230), 전류 방전 수단(240), 반전 수단(250) 및 반전 사슬(260)을 포함한다.

전원 공급 수단(210)은, 전원 전압(V_DD)을 인가받아 후술하는 충전 수단(220)에 전원을 공급하는 역할을 한다. 여기서, 전원 공급 수단(210)은, 소스 단자는 전원 전압(V_DD)에 연결되고, 게이트 단자와 드레인 단자는 묶인 제1 PMOS 트랜지스터(211)일 수 있다.

또한, 충전 수단(220)은, 상기 전원 공급 수단(210)으로부터 전원을 공급받아 충전하는 역할을 한다. 여기서, 상기 충전 수단(220)은, 제1 단자는 제1 PMOS 트랜지스터(211)의 드레인 단자에 연결되고, 제2 단자는 접지된 커패시터(221)일 수 있다.

한편, 전류 지연 수단(230)은, 상기 충전 수단(220)의 방전 시 방출되는 전류를 입력받아 전류의 흐름을 지연시키는 역할을 한다. 여기서, 상기 전류 지연 수 단(230)은, 소스 단자는 상기 커패시터(221)의 제1 단자에 연결되고, 게이트 단자는 상기 소스 단자에 묶인 NMOS 트랜지스터(231)일 수 있다.

또한, 방전 수단(240)은, 상기 전원 전압(V_DD)의 소거를 감지하고, 소거를 감지한 경우에는 상기 전류 지연 수단(230)을 통하여 전류를 흐르도록 함으로써, 상기 충전 수단(220)의 방전을 제어하는 역할을 한다. 여기서, 상기 방전 수단(240)은, 소스 단자는 전원 전압(V_DD)에 연결되고, 드레인 단자는 상기 NMOS 트랜지스터(231)의 드레인 단자에 연결된 제2 PMOS 트랜지스터(241)일 수 있다.

한편, 반전 수단(250)은, 상기 충전 수단(220)에서 입력된 전압 레벨을 반전하여 후술하는 반전 사슬(260)로 출력하는 역할을 한다. 여기서, 상기 반전 수단(250)은, 입력 단자가 상기 충전 수단(220)의 제1 단자에 연결된 제1 인버터(250)일 수 있다.

또한, 반전 사슬(260)은, 상기 반전 수단(250)에서 입력받은 신호를 순차적으로 반전하여 리셋 신호를 생성하는 역할을 한다. 여기서, 상기 반전 사슬(260)은, 제2 인버터(261), 제3 인버터(262) 및 제4 인버터(263)를 포함한다.

상기 반전 사슬(260) 내에 장착된 제2 인버터(261)는, 입력 단자는 상기 제1 인버터(251)의 출력 단자에 연결된다.

또한, 상기 반전 사슬(260) 내에 장착된 제3 인버터(262)는, 입력 단자는 상기 제2 인버터(261)의 출력 단자에 연결된다.

한편, 상기 반전 사슬(260) 내에 장착된 제4 인버터(263)는, 입력 단자는 상기 제3 인버터(262)의 출력 단자에 연결된다.

상술한 본 발명의 ＰＯＦＲ 회로의 동작에 관하여 설명하면 다음과 같다.

전원 전압(V_DD)이 3V라 가정하면, 전원 공급 수단(210)은, 전원 전압(V_DD)을 인가받아 충전 수단(220)에 공급하고, 충전 수단(220)은 3V로 충전한 상태가 된다. 이 때, 전원 전압(V_DD)이 1V로 변화하였다면, NMOS 트랜지스터(231)가 턴 온되어 일정한 전류가 흐르게 되고, 제2 노드(B)는 3V 이하로 떨어져 일정한 값을 유지하게 된다. 즉, 제2 노드(B)가 제1 노드(A)에 비하여 낮은 값을 유지하게 되므로, 제2 PMOS 트랜지스터(241)의 게이트-소스 간 전압은 종래 기술에 있어서의 제2 PMOS 트랜지스터(130)의 게이트-소스 간 전압보다 작게 되므로, 따라서, 게이트-소스 간 전압에 비례하는 전류량 역시 작아져서 방전 시간을 증가시키게 된다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

본 발명은, 전류 방전 시간을 지연시켜 전원이 완전히 꺼지지 않은 경우에 외부 잡음 등에 따른 전원 불안정에 기인한 글리치, 일정 전압 강하 등 전원 전압의 변화에 따라 리셋 신호가 잘못 발생하는 확률을 감소시키는 이점이 있다.

Claims

전원 전압을 인가받아 전원을 공급하는 전원 공급 수단;

상기 전원 공급 수단으로부터 전원을 공급받아 충전하는 충전 수단;

상기 충전 수단의 방전 시 방출되는 전류를 입력받아 전류의 흐름을 지연시키는 전류 지연 수단;

상기 전원 전압의 소거를 감지하고, 소거를 감지한 경우에는 상기 전류 지연 수단을 통하여 전류를 흐르도록 함으로써, 상기 충전 수단의 방전을 제어하는 방전 수단;

상기 충전 수단에서 입력된 전압 레벨을 반전하는 반전 수단; 및

상기 반전 수단에서 입력받은 신호를 순차적으로 반전하여 리셋 신호를 생성하는 반전 사슬을 포함하고,

상기 방전 수단은,

상기 반전 수단의 출력신호에 응답하여 동작하는 POFR 회로.
제1항에 있어서,

상기 전원 공급 수단은, 소스 단자는 전원 전압에 연결되고, 게이트 단자와 드레인 단자는 묶인 제1 PMOS 트랜지스터인

것을 특징으로 하는 POFR 회로.
제2항에 있어서,

상기 충전 수단은, 제1 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 제2 단자는 접지된 커패시터인

것을 특징으로 하는 POFR 회로.
제3항에 있어서,

상기 전류 지연 수단은, 소스 단자는 상기 커패시터의 제1 단자에 연결되고, 게이트 단자는 상기 소스 단자에 묶인 NMOS 트랜지스터인

것을 특징으로 하는 POFR 회로.
제4항에 있어서,

상기 방전 수단은, 소스 단자는 상기 전원 전압에 연결되고, 드레인 단자는 상기 NMOS 트랜지스터의 드레인 단자에 연결된 제2 PMOS 트랜지스터인

것을 특징으로 하는 POFR 회로.
제5항에 있어서,

상기 반전 수단은, 입력 단자가 상기 충전 수단의 제1 단자에 연결된 제1 인버터인

것을 특징으로 하는 POFR 회로.
제1항에 있어서, 상기 반전 사슬은,

입력 단자는 상기 제1 인버터의 출력 단자에 연결된 제2 인버터;

입력 단자는 상기 제2 인버터의 출력 단자에 연결된 제3 인버터; 및

입력 단자는 상기 제3 인버터의 출력 단자에 연결된 제4 인버터

를 포함하는 것을 특징으로 하는 POFR 회로.