JPH11150463A

JPH11150463A - パワーオンリセット回路

Info

Publication number: JPH11150463A
Application number: JP31565397A
Authority: JP
Inventors: Kenji Fujitani; 健児藤谷
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1997-11-17
Filing date: 1997-11-17
Publication date: 1999-06-02
Anticipated expiration: 2017-11-17
Also published as: JP3110360B2

Abstract

(57)【要約】【課題】電源投入時に安定な初期化を可能とする半導
体集積回路のパワーオンリセット回路を提供する。【解決手段】パワーオンリセット回路は、時定数回路１
６と、リセット信号生成回路３０とから成り、電源投入
直後は、基板電位に比例する従来の基板電位検知回路５
の出力をパワーオンリセット信号”Ｂ”として選択し、
電源投入から所定時間が経過し、基板電位が安定した後
は時定数回路１６の否定（ＧＮＤ電位）をパワーオンリ
セット信号”Ｂ”として出力する。パワーオンリセット
を解除するためのパワーオンリセット信号を基板電位が
安定してから出力することにより、半導体集積回路で生
ずる誤動作を防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
パワーオンリセット回路に関し、特に、基板電位生成回
路を搭載する半導体メモリ等の半導体集積回路のパワー
オンリセット回路に関する。

【０００２】

【従来の技術】半導体集積回路に使用される従来のパワ
ーオンリセット回路は、電源投入の直後に、素子抵抗と
キャパシタとにより電源電圧の投入に対して時定数を持
たせてリセット動作をしている。一方、基板電位生成回
路及び基板電位検知回路はパワーオンリセット回路とは
独立した回路である。例えば、図６は半導体メモリ集積
回路の一例であり、時定数回路１６及びＣＭＯＳインバ
ータ３、４から成るパワーオンリセット回路と、基板電
位検知回路５とが、相互に独立に構成されている。

【０００３】パワーオンリセット回路は、電流路の一端
をＶＣＣに接続し、ゲートをＧＮＤに接続し、電流路の
他端を時定数回路の出力節点”Ａ”に接続した第１のＰ
チャンネルＭＯＳトランジスタ１と、一端を時定数回路
の出力節点”Ａ”に接続し、他端をＧＮＤに接続したキ
ャパシタ２とにより、時定数回路を構成する。ＣＭＯＳ
インバータは、電流路の一端をＶＣＣに接続し、ゲート
を時定数回路の出力節点”Ａ”に接続し、他端をパワー
オンリセット回路の出力節点”Ｂ”に接続した第２のＰ
チャンネルＭＯＳトランジスタ３と、電流路の一端をパ
ワーオンリセット回路の出力節点”Ｂ”に接続し、ゲー
トを時定数回路の出力節点”Ａ”に接続し、電流路の他
端をＧＮＤに接続したＮチャンネルＭＯＳトランジスタ
４とから構成している。

【０００４】上記パワーオンリセット回路の構成によれ
ば、電源投入によりＶＣＣの電位が上昇するにつれ、第
１のＰチャンネＭＯＳトランジスタ１のゲートとの間に
電位差が生じ、第１のＰチャンネルＭＯＳトランジスタ
１が導通状態となる。この時、第１のＰチャンネルＭＯ
Ｓトランジスタ１のソース・ドレイン電流路にはチャン
ネル抵抗が存在し、キャパシタ２の容量値との組み合わ
せで、時定数が定まる。これにより、時定数回路の出力
節点”Ａ”の電位は、ＶＣＣの電位に対して時定数を持
ち、遅れて上昇する。

【０００５】時定数回路の出力節点”Ａ”の電位は、Ｃ
ＭＯＳインバータに入力され、出力節点”Ａ”の電位が
ＣＭＯＳインバータ回路のしきい値を超えるまで、ＣＭ
ＯＳインバータ回路の出力電位は、ＶＣＣ電位と同電位
でこれに追従しつつ上昇する。この状態がリセット動作
となる。

【０００６】その後、時定数回路１６の出力節点”Ａ”
の電位がＣＭＯＳインバータ回路のしきい値を超える
と、ＣＭＯＳインバータ回路の出力電位がＧＮＤ電位と
なり、リセット動作は解除される。

【０００７】時定数回路１６は、前述したように、ＰＭ
ＯＳトランジスタ１のチャンネル抵抗とこれに直列に接
続されたキャパシタ２の容量とから成る時定数を有し、
電源投入直後以外は、ＶＣＣ電位が正常な電位を保持し
ている限り、キャパシタの電位も保持されることから、
電源投入時のみリセット動作を行う。

【０００８】ところで、基板電位生成回路を塔載した半
導体集積回路では、基板電位検知回路５で基板電位を検
知し、この出力に基づいて基板電位を適正電位に保持
し、ＭＯＳトランジスタのしきい値を制御し動作を安定
に保っている。このため、上記リセット動作を確実に行
うためには、パワーオンリセット時の基板電位もリセッ
ト動作の条件として必要であるが、これまでの半導体集
積回路では、製品の仕様に基づいてダミーサイクルの入
力が必須であった等のため、現実の問題とはならなかっ
た。

【０００９】しかし、最近の半導体集積回路では、動作
モードをあらかじめ設定してから使用するものが増えて
おり、電源投入時に正常な初期化ができないことで生じ
る不具合も少なくない。更に、半導体集積回路の低消費
電力化が進み、ＭＯＳトランジスタのしきい値電圧も低
くなりつつある。これらの状況変化に伴い、従来は軽視
されていた、電源投入時のイニシャライズを確実に行う
必要が生じている。

【００１０】

【発明が解決しようとする課題】上述した従来の半導体
集積回路のパワーオンリセット回路では、基板電位生成
回路と基板電位検知回路とが、パワーオンリセット回路
とは独立に存在していることは前述の通りである。パワ
ーオンリセット信号は、その信号の役割から、多くの周
辺回路の初期化に使われている。その様子を半導体メモ
リ集積回路の一般的な回路図の例である図７に示す。パ
ワーオンリセット回路２６からの出力信号は、メモリセ
ルアレイ２１の周辺に配線され、電源投入時に初期化が
必要な周辺回路に対してリセット信号”Ｈ”を供給して
いる。

【００１１】図７に示した回路Ａ（１８）及び回路Ｂ
（２５）は、パワーオンリセット回路２６からのリセッ
ト信号”Ｈ”によって初期化される回路である。このよ
うにパワーオンリセット回路２６と、初期化される回路
Ｂ（２５）とが物理的に離れている事例は、レイアウト
的な制約等の理由により少なからず存在する。もっと
も、このような大きな離隔距離は、パワーオンリセット
信号のみに限定されるものではなく、周辺回路間での信
号の送受信においても同様に生じる。同図におけるドラ
イバ回路１７と、回路Ｂ（２５）及び回路Ｃ（２０）と
の間も同様な条件下にあるといえる。ここで、信号を送
出するドライバ回路１７に対して、受信を行う回路Ａ
（１８）は近端に位置し、回路Ｂ（２５）及び回路Ｃ
（２０）は最遠端に位置する。従って、これらの回路Ｂ
（２５）及び回路Ｃ（１８）は、配線のインピーダンス
が高く、隣接する配線からの影響を受けやすい。

【００１２】ところが、回路Ｂ（２５）と回路Ｃ（２
０）との間にも、ＣＬＫ信号の配線レイアウトにより、
隣接する配線からの影響に相違がある。回路Ｂ（２５）
の場合には、パワーオンリセット信号”Ｈ”による初期
化が必要なほか、内部信号の配線がＣＬＫ配線と隣接す
る距離が長く、ドライバ回路１７に対して遠端に位置す
るため、隣接するＣＬＫ信号からの影響を大きく受け
る。これに対し、回路Ｃ（２０）は回路Ｂ（２５）と同
様にドライバ１７から遠端に位置しているが、パワーオ
ンリセット信号”Ｈ”による初期化が不要であること
と、内部信号の配線がＣＬＫ配線と隣接する距離が短い
という点で、隣接するＣＬＫ信号からの影響をさほど大
きくは受けない。

【００１３】上記のレイアウト的な要因で隣接する配線
間で影響が生じることは、これまでに述たとおりである
が、電源投入時の初期化については、レイアウト的な要
因の他に、回路を構成する素子の特性が大きく関わって
いる。半導体集積回路では、ＭＯＳトランジスタをその
構成要素として備える場合が多く、特にＮチャンネルＭ
ＯＳトランジスタでは、その特性を安定にするために、
基板電位を適正に維持する必要がある。

【００１４】基板電位は、半導体集積回路に搭載されて
いる基板電位生成回路により生成されるため、電源投入
の直後は基板電位を適正値に保持することが出来ない。
基板電位が適正電位に到達する以前は、ＭＯＳトランジ
スタの動作も不安定であり、前述した隣接配線からのノ
イズの影響を受けやすい状態にある。具体的には、例え
ばＮチャンネルＭＯＳトランジスタのしきい値電圧は、
この電源投入直後にきわめて低く、０．２Ｖから０．３
Ｖ程度のノイズによっても導通状態に至ることが知られ
ている。

【００１５】ドライバ回路１７と回路Ｂ（２５）との関
係では、電源投入直後の基板電位が適正電位に到達する
以前には、回路Ｂ（２５）の入力段のインバーター２２
がＣＬＫ信号からの隣接ノイズの影響で誤動作を引き起
こすおそれがある。その様子を図８の信号タイミングチ
ャートを参照して説明する。Ｔ１時刻に電源投入が行な
われると、これによりパワーオンリセット信号”Ｈ”及
び内部信号”Ｊ”が、次いで内部信号”Ｋ”がＴ３時刻
から、夫々電源電圧に追従して上昇を始める。また、Ｔ
３時刻から基板電位が供給され始め、ＧＮＤより低い電
位に徐々に下がる。その後、パワーオンリセット信号に
よって、内部時定数に従うＴ５時刻にパワーオンリセッ
トが解除される。Ｔ６時刻から外部ＣＬＫ信号の供給が
始まるが、この時点での基板電位は、まだ適正値に達し
ていないため、前述のようにドライバ回路１７と回路Ｂ
（２５）との関係で、回路Ｂ（２５）の入力近傍の内部
信号”Ｍ”に、隣接するＣＬＫ信号が影響を及ぼし、入
力段のインバータ２２のＮチャンネルＭＯＳトランジス
タを誤動作させる。

【００１６】この例では、Ｔ６時刻で外部ＣＬＫ信号が
供給開始となり、これがトリガとなって誤動作を起こし
ているが、この時点での基板電位が不適正であること
も、誤動作を引き起こす要因になっている。

【００１７】上記のように、半導体集積回路では、電源
投入直後にＭＯＳトランジスタのしきい値電圧が安定し
ていないため、確実な初期化ができず、或いは、初期化
後にその状態が変化することがあり、不具合の原因とな
っていた。

【００１８】本発明の目的は、上記に鑑み、基板電位を
与える基板電位生成回路と、基板電位を検知して基板電
位生成回路を制御する信号を出力する基板電位検知回路
とを有する半導体集積回路に搭載されたパワーオンリセ
ット回路において、確実で信頼性が高いリセット動作を
可能とするパワーオンリセット信号を出力するパワーオ
ンリセット回路を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、本発明のパワーオンリセット回路は、基板電位を与
える基板電位生成回路と、前記基板電位を検知して前記
基板電位生成回路を制御する信号を出力する基板電位検
知回路とを有する半導体集積回路のパワーオンリセット
回路において、パワーオンから所定の時間が経過したこ
とを検知する経過時間検知手段と、パワーオンから所定
時間内は前記基板電位検知回路の出力信号を出力してパ
ワーオンリセットを行い、パワーオンから所定時間経過
後に前記基板電位検知回路の出力を無効にしてパワーオ
ンリセットを解除する所定のパワーオンリセット信号を
出力するリセット信号生成回路とを備えることを特徴と
する。

【００２０】本発明のパワーオンリセット回路では、従
来回路では独立していた基板電位検知回路の出力をパワ
ーオン直後に出力し、パワーオンから所定時間経過後に
基板検知回路の出力に代えてパワーオンリセット信号を
出力する。これにより、適正な基板電位が得られた後に
所定のパワーオンリセット信号を出力する。電源投入時
の初期化にあたって生ずる誤動作が防止できる。

【００２１】

【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の一実施形態例のパワーオンリセット回路を
示す。図６の従来回路との違いは、図６では独立してい
たパワーオンリセット信号と基板電位検知回路５の出力
とを論理合成するリセット信号生成回路３０を配設して
いる。

【００２２】詳しくは、本実施形態例のパワーオンリセ
ット回路は、時定数回路１６と、リセット信号生成回路
３０とを有し、基板電位検知回路５の出力”Ｅ”を入力
として利用する。時定数回路１６は、電流路の一端（ソ
ース）を電源ＶＣＣに接続し、ゲートをＧＮＤ（”
Ｃ”）に接続し、電流路の他端（ドレイン）を時定数回
路の出力節点（出力ノード）”Ａ”に接続した第１のＰ
チャンネルＭＯＳトランジスタ１と、一端を時定数回路
１６の出力節点”Ａ”に接続し、他端をＧＮＤに接続し
たキャパシタ２とで構成している。

【００２３】リセット信号生成回路３０は、電流路の一
端が内部節点”Ｆ”に接続され、ゲートが時定数回路１
６の出力節点”Ａ”に接続され、電流路の他端がパワー
オンリセット回路３０の出力節点”Ｂ”に接続された第
２のＰチャンネルＭＯＳトランジスタと、電流路の一端
（ドレイン）がパワーオンリセット回路３０の出力節
点”Ｂ”に接続され、ゲートが時定数回路１６の出力節
点”Ａ”に接続され、電流路の他端（ソース）がＧＮＤ
に接続された第１のＮチャンネルＭＯＳトランジスタ４
と、電流路の一端がＶＣＣに接続され、ゲートが基板電
位検知回路５の出力節点”Ｅ”に接続され、電流路の他
端が内部節点”Ｆ”に接続された第３のＰチャンネルＭ
ＯＳトランジスタ６と、電流路の一端がパワーオンリセ
ット回路３０の出力節点”Ｂ”に接続され、ゲートが基
板電位検知回路５の出力節点”Ｅ”に接続され、電流路
の他端がＧＮＤに接続された第２のＮチャンネルＭＯＳ
トランジスタ７とから成る論理ゲート回路で構成され
る。

【００２４】上記のように、本実施形態例のパワーオン
リセット回路では、従来回路では独立していた基板電位
検知回路５の出力”Ｅ”を、リセット信号生成回路３０
に入力して、時定数回路１６の出力と論理合成し、パワ
ーオンリセット信号”Ｂ”として出力している。

【００２５】上記構成によれば、電源投入によりＶＣＣ
電位が上昇するにつれ、第１のＰチャンネルＭＯＳトラ
ンジスタ１のソースとゲートとの間に電位差が生じ、第
１のＰチャンネルＭＯＳトランジスタ１が導通する。こ
の時、第１のＰチャンネルＭＯＳトランジスタ１のソー
スとドレインとの間にはチャンネル抵抗が存在し、キャ
パシタ２の容量とこのチャンネル抵抗との組み合わせで
時定数が定まる。時定数回路１６の出力節点”Ａ”の電
位は、ＶＣＣの電位に対して、この時定数に従って上昇
する。

【００２６】時定数回路１６の出力節点”Ａ”の電位
は、次段のリセット信号生成回路３０に入力され、時定
数回路１６の出力節点”Ａ”の電位がリセット信号生成
回路３０のしきい値を超えるまで、基板電位検知回路５
の出力”Ｅ”を有効とし、これをパワーオンリセットを
継続するパワーオンリセット信号”Ｂ”として出力す
る。その後、時定数回路１６の出力節点”Ａ”の電位が
リセット信号生成回路３０のしきい値を超えると、基板
電位検知回路５の出力”Ｅ”は無効となり、時定数回路
の出力の反転出力が、パワーオンリセットを解除するパ
ワーオンリセット信号”Ｂ”として出力される。

【００２７】時定数回路１６は、前述したようにＰＭＯ
Ｓトランジスタ１のチャンネル抵抗と直列に接続された
キャパシタ２の容量とによって構成される時定数を有
し、ＶＣＣ電位が正常な電位を保持している限り、キャ
パシタ２の電位も保持されることから、パワーオンリセ
ットが解除される。従って、パワーオンリセット信号”
Ｂ”のアクティブ期間は、電源投入時のみとなる。ま
た、基板電位検知回路５の出力”Ｅ”は、従来回路と同
様に、基板電位生成回路のための入力として、電源投入
後も有効に機能する。

【００２８】上記動作を、図５のタイミングチャートを
参照して説明する。まず、Ｔ１時刻において半導体集積
回路の電源投入が行なわれると、パワーオンリセット信
号”Ｈ”、内部信号”Ｊ”、内部信号”Ｋ”が電源電圧
に追従して上昇を始める。また、Ｔ３時刻から、基板電
位が供給され始め、基板電位”Ｌ”はＧＮＤより低い電
位へと下がってゆく。この時点では、従来回路で行って
いた基板電位とは無関係のパワーオンリセット解除を行
わず、引き続き初期化動作を継続している。

【００２９】Ｔ６時刻に至ると、外部ＣＬＫ信号の供給
が始まる。しかし、この時点では、基板電位”Ｌ”がま
だ適正値に達していないので、初期化を継続する。ここ
で、従来回路では、図７に示した半導体集積回路におけ
るドライバ回路１７と回路Ｂ（２５）との関係で、回路
Ｂ（２５）の入力となる内部信号”Ｍ”に、隣接して延
びているＣＬＫ配線が影響を及ぼし、入力段インバータ
２２のＮチャンネルＭＯＳトランジスタを誤動作させ
る。しかし、本実施形態例では、この初期化動作の継続
により、回路Ｂ（２５）内のフリップフロップ２４のデ
ータ破壊は生じない。

【００３０】Ｔ７時刻を過ぎ、Ｔ８時刻に至ると、基板
電位”Ｌ”がＧＮＤより充分に低い電位になり、図７の
入力段インバータ２２のＮチャンネルＭＯＳトランジス
タの誤動作を起こすことはなく、Ｔ９時刻において基板
電位が適正値に達し、パワーオンリセット解除が行われ
る。この時点でリセット解除を行うことで、誤動作が生
ずることはなく、回路Ｂ（２５）内のフリップフロップ
２４のデータは正しく保持される。

【００３１】図２は、本発明の第２の実施形態例のパワ
ーオンリセット回路の構成を示す回路図である。本実施
形態例では、基板電位検知回路５の出力”Ｅ”と時定数
回路１６の出力”Ａ”とを合成する図１の論理ゲート回
路の構成に代えて、トランスファゲートを含むリセット
信号生成回路３０Ａを採用する。

【００３２】詳細には、本実施形態例のパワーオンリセ
ット回路では、リセット信号生成回路３０Ａは、１対の
Ｐチャンネルトランジスタ１０及びＮチャンネルトラン
ジスタ１１からなる第１のトランスファーゲートと、１
対のＰチャンネルトランジスタ１２及びＮチャンネルト
ランジスタ１３から成る第２のトランスファゲートと、
時定数回路１６の出力”Ａ”が各ゲートに入力された１
対のＰチャンネルトランジスタ１４及びＮチャンネルト
ランジスタ１５からなるＣＭＯＳインバータとを備え、
第１及び第２のトランスファゲートのワイアドＯＲ出力
が、本実施形態例のパワーオンリセット回路の出力”
Ｂ”を構成している。

【００３３】第１のトランスファゲートの入力はＧＮＤ
電位（”Ｃ”）であり、第２のトランスファゲートの入
力は基板電位検知回路５の出力”Ｅ”である。時定数回
路１６の出力は、第１のトランスファゲートのＮチャン
ネルトランジスタ１１及び第２のトランスファゲートの
Ｐチャンネルトランジスタ１２の双方のゲートに入力さ
れる。また、第１のトランスファーゲートのＰチャンネ
ルトランジスタ１０及び第２のトランスファゲートのＮ
チャンネルトランジスタ１３の双方のゲートは、ＣＭＯ
Ｓインバータの出力”Ｇ”に接続されている。

【００３４】上記構成により、まず、電源投入直後で時
定数回路１６の出力電位が低い状態では、第２のトラン
スファゲートのＰチャンネルトランジスタ１２が導通
し、また、ＣＭＯＳインバータの出力”Ｇ”を介して第
２のトランスファゲートのＮチャンネルトランジスタ１
３も導通するので、第２のトランスファゲートが導通
し、基板電位検知回路５の出力”Ｅ”がリセット信号生
成回路３０Ａから出力される。

【００３５】電源投入から所定時間が経過し、時定数回
路１６の出力電位がリセット信号生成回路３０Ａのスレ
ッシュホールド電圧を越えると、第２のトランスファゲ
ートはオフとなり、逆に、第１のトランスファゲートが
導通するので、基板電位発生回路５の出力”Ｅ”はリセ
ット信号生成回路３０Ａでは無効となり、パワーオンリ
セット回路からはＧＮＤ電位が出力される。

【００３６】図３は、本発明の第３の実施形態例のパワ
ーオンリセット回路の構成を示している。本実施形態例
のパワーオンリセット回路は、第１の実施形態例のパワ
ーオンリセット回路における時定数回路１６の第１のＰ
チャンネルトランジスタ１を抵抗８で置き換えて時定数
回路１６Ａとしている。その他の構成は第１の実施形態
例と同様であり、同様な符号を付してその説明に代え
る。本実施形態例のパワーオンリセット回路は第１の実
施形態例と同様に作動する。

【００３７】図４は、本発明の第４の実施形態例のパワ
ーオンリセット回路の構成を示している。本実施形態例
のパワーオンリセット回路では、第１の実施形態例にお
ける時定数回路１６のキャパシタ２を、ＭＯＳトランジ
スタを利用したＭＯＳキャパシタに置き換えて時定数回
路１６Ｂを構成しており、その他の構成は第１の実施形
態例と同様である。本実施形態例のパワーオンリセット
回路も第１の実施形態例と同様に作動する。

【００３８】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のパワーオンリセット回路
は、上記実施形態例の構成にのみ限定されるものではな
く、上記実施形態例の構成から種々の修正及び変更を施
したものも、本発明の範囲に含まれる。

【００３９】

【発明の効果】以上、説明したように、本発明のパワー
オンリセット回路によると、基板電位が適正な状態にな
った後に所定のパワーオンリセット信号を出力すること
とした構成により、電源投入時の初期化及びその解除に
際して発生する誤動作を防止し、半導体集積回路、特
に、ＭＯＳトランジスタに生ずる不具合を減少させる効
果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態例のパワーオンリセッ
ト回路の回路図。

【図２】本発明の第２の実施形態例のパワーオンリセッ
ト回路の回路図。

【図３】本発明の第３の実施形態例のパワーオンリセッ
ト回路の回路図。

【図４】本発明の第４の実施形態例のパワーオンリセッ
ト回路の回路図。

【図５】図１の実施形態例の信号のタイミングチャー
ト。

【図６】従来のパワーオンリセット回路の回路図。

【図７】一般的な半導体集積回路の配置の例を示す模式
的回路図。

【図８】従来のパワーオンリセット回路のタイミングチ
ャート。

【符号の説明】

１プルアップ用ＰチャンネルＭＯＳトランジスタ２時定数発生用キャパシタ３ドライバ用ＰチャンネルＭＯＳトランジスタ４ドライバ用ＮチャンネルＭＯＳトランジスタ５基板電位検知回路６ドライバ用ＰチャンネルＭＯＳトランジスタ７ドライバ用ＮチャンネルＭＯＳトランジスタ８プルアップ用素子抵抗９時定数発生用Ｎチャンネルトランジスタ１０トランスファゲート用ＰチャンネルＭＯＳトラン
ジスタ１１トランスファゲート用ＮチャンネルＭＯＳトラン
ジスタ１２トランスファゲート用ＰチャンネルＭＯＳトラン
ジスタ１３トランスファゲート用ＮチャンネルＭＯＳトラン
ジスタ１４トランスファゲート制御用ＰチャンネルＭＯＳト
ランジスタ１５トランスファゲート制御用ＮチャンネルＭＯＳト
ランジスタ１６、１６Ａ、１６Ｂ時定数回路１７ドライバ回路（周辺回路）１８回路Ａ（周辺回路）１９ＣＬＫ信号様外部端子２０回路Ｃ２１メモリセルアレイ２２ＣＭＯＳインバータ２３ＣＭＯＳ２入力ＮＯＲ回路２４フリップ・フロップ回路２５回路Ｂ２６パワーオンリセット回路３０、３０Ａリセット信号生成回路Ａ時定数回路出力節点Ｂパワーオンリセット信号出力節点ＣＧＮＤ節点ＤＶＣＣ節点Ｅ基板電位検知回路の出力節点Ｆ内部節点ＦＧ内部信号Ｈパワーオンリセット信号ＩＣＬＫ信号Ｊ内部信号Ｋ内部信号Ｌ基板電位

Claims

【特許請求の範囲】

【請求項１】基板電位を与える基板電位生成回路と、
前記基板電位を検知して前記基板電位生成回路を制御す
る信号を出力する基板電位検知回路とを有する半導体集
積回路のパワーオンリセット回路において、パワーオンから所定の時間が経過したことを検知する経
過時間検知手段と、パワーオンから所定時間内は前記基
板電位検知回路の出力信号を出力し、パワーオンから所
定時間経過後に前記基板電位検知回路の出力を無効にし
て所定のパワーオンリセット信号を出力するリセット信
号生成回路とを備えることを特徴とするパワーオンリセ
ット回路。
【請求項２】前記経過時間検知手段が、出力電位がパ
ワーオン時から時定数をもって立ち上がる時定数回路を
有することを特徴とする、請求項１に記載のパワーオン
リセット回路。
【請求項３】前記リセット信号生成回路が、前記時定
数回路の出力と、前記基板電位検知回路の出力とを論理
演算する論理回路である、請求項２に記載のパワーオン
リセット回路。
【請求項４】前記リセット信号生成回路が、基板電位
が所定の電位に達する以前に前記基板電位検知回路の出
力を伝達する第１のトランスファゲートと、基板電位が
所定の電位に達した後に接地電位を前記パワーオンリセ
ット信号として出力する第２のトランスファゲートとを
備える、請求項１又は２に記載のパワーオンリセット回
路。
【請求項５】前記経過時間検知手段がＭＯＳキャパシ
タを備える、請求項１乃至４の何れか一に記載のパワー
オンリセット回路。