JP2889168B2 - マイクロコントローラのテスト回路 - Google Patents
マイクロコントローラのテスト回路Info
- Publication number
- JP2889168B2 JP2889168B2 JP7329280A JP32928095A JP2889168B2 JP 2889168 B2 JP2889168 B2 JP 2889168B2 JP 7329280 A JP7329280 A JP 7329280A JP 32928095 A JP32928095 A JP 32928095A JP 2889168 B2 JP2889168 B2 JP 2889168B2
- Authority
- JP
- Japan
- Prior art keywords
- path
- signal
- test
- terminal
- transmission gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコントロ
ーラのテスト回路に関するものである。
ーラのテスト回路に関するものである。
【０００２】
【従来の技術】マイクロコントローラは、基本的に使用
者がプログラムしたコードをインストールすることで製
品として使用される。従って、マイクロコントローラの
動作テストを行うためには、コード化された内部のＲＯ
Ｍデータによるものではない各種テストモードを設定し
なければならない。このため通常では、マイクロコント
ローラにテストモード専用の端子を設け、このテスト専
用端子から特定条件の入力信号を提供することでテスト
を実施している。
者がプログラムしたコードをインストールすることで製
品として使用される。従って、マイクロコントローラの
動作テストを行うためには、コード化された内部のＲＯ
Ｍデータによるものではない各種テストモードを設定し
なければならない。このため通常では、マイクロコント
ローラにテストモード専用の端子を設け、このテスト専
用端子から特定条件の入力信号を提供することでテスト
を実施している。
【０００３】
【発明が解決しようとする課題】マイクロコントローラ
でテスト専用に別途設けられる端子は使用者にとって実
際には不要な端子なので、テスト数に伴って増加するテ
スト専用端子は、パッケージ費用等の生産コストを考え
た場合、ない方がよいのは当然である。そこで本発明で
は、マイクロコントローラにおいてテスト専用端子を使
用しなくてもテストモードを実行可能にしようとするも
のである。
でテスト専用に別途設けられる端子は使用者にとって実
際には不要な端子なので、テスト数に伴って増加するテ
スト専用端子は、パッケージ費用等の生産コストを考え
た場合、ない方がよいのは当然である。そこで本発明で
は、マイクロコントローラにおいてテスト専用端子を使
用しなくてもテストモードを実行可能にしようとするも
のである。
【０００４】
【課題を解決するための手段】このような目的を達成す
るために本発明によれば、多数の端子を有するマイクロ
コントローラのテスト回路として、所定の入力信号のレ
ベルを感知するレベル感知手段と、このレベル感知手段
による出力信号に従って、前記多数の端子のうちいずれ
か１端子を通常信号出力用とする第１経路又は該１端子
をテスト信号入力用とする第２経路を選択的に開放させ
る経路選択手段と、を備えてなることを特徴とするテス
ト回路を提供する。
るために本発明によれば、多数の端子を有するマイクロ
コントローラのテスト回路として、所定の入力信号のレ
ベルを感知するレベル感知手段と、このレベル感知手段
による出力信号に従って、前記多数の端子のうちいずれ
か１端子を通常信号出力用とする第１経路又は該１端子
をテスト信号入力用とする第２経路を選択的に開放させ
る経路選択手段と、を備えてなることを特徴とするテス
ト回路を提供する。
【０００５】このようなテスト回路におけるレベル感知
手段は、直列接続した複数の電圧降下素子を用いて入力
信号が所定レベル以上で提供される場合にこれを感知す
る構成とすればよい。また、第２経路へ接続され、該経
路に入力されるテスト信号に応答して複数のテストモー
ド信号を発生する論理手段を更に備えておけば、各種テ
ストモードへの対応も簡単である。
手段は、直列接続した複数の電圧降下素子を用いて入力
信号が所定レベル以上で提供される場合にこれを感知す
る構成とすればよい。また、第２経路へ接続され、該経
路に入力されるテスト信号に応答して複数のテストモー
ド信号を発生する論理手段を更に備えておけば、各種テ
ストモードへの対応も簡単である。
【０００６】第１経路又は第２経路を選択開放させる経
路選択手段としては、第１経路内に設けられて該経路を
レベル感知手段の出力信号に応じ導通又は非導通とする
第１の伝送ゲートと、第２経路内に設けられて該経路を
レベル感知手段の出力信号に応じ導通又は非導通とする
第２の伝送ゲートと、を備えたものとすれば簡単に構成
可能である。伝送ゲートとしては、ＣＭＯＳ形のトラン
スファゲートを用いておけばよい。
路選択手段としては、第１経路内に設けられて該経路を
レベル感知手段の出力信号に応じ導通又は非導通とする
第１の伝送ゲートと、第２経路内に設けられて該経路を
レベル感知手段の出力信号に応じ導通又は非導通とする
第２の伝送ゲートと、を備えたものとすれば簡単に構成
可能である。伝送ゲートとしては、ＣＭＯＳ形のトラン
スファゲートを用いておけばよい。
【０００７】
【発明の実施の形態】以下、本発明の実施形態につき添
付の図面を参照して詳細に説明する。
付の図面を参照して詳細に説明する。
【０００８】図１に、本発明によるテスト回路の実施形
態を示す。双方向端子Ｘ０は通常動作で使用される端子
で、これをテスト用にも使用する。他の端子Ｘ１が伝送
ゲート１を通じてインバータ３の入力端へ接続され、こ
のインバータ３の出力端が伝送ゲート７を通じて端子Ｘ
０へ接続されている。これにより、第１経路が形成され
ている。端子Ｘ０はまた、伝送ゲート１５を通じてバッ
ファ１７の入力端へ接続され、該バッファ１７の出力端
は、ＮＯＲゲート２３の一入力端へつながれる共にイン
バータ２１を通じてＮＯＲゲート１９の一入力端へつな
がれている。これにより、第２経路が形成されている。
即ち、第１経路に設けた伝送ゲート７が第１の伝送ゲー
トとなり、第２経路に設けた伝送ゲート１５が第２の伝
送ゲートとなって、後述のレベル感知手段の出力信号に
より制御される。尚、伝送ゲート１，７，１５はＣＭＯ
Ｓ形の伝送ゲートである。このように端子Ｘ０は、テス
トモードではテスト選択用の入力端子として使用され且
つ通常動作では出力端子として使用される双方向性端子
であり、通常動作では、ノード２，６の論理状態に従う
伝送ゲート１，７のＯＮにより、端子Ｘ１から入力され
る信号がインバータ３を経て端子Ｘ０へ伝達され、そし
てこの端子Ｘ０の出力は他の回路で使用される。
態を示す。双方向端子Ｘ０は通常動作で使用される端子
で、これをテスト用にも使用する。他の端子Ｘ１が伝送
ゲート１を通じてインバータ３の入力端へ接続され、こ
のインバータ３の出力端が伝送ゲート７を通じて端子Ｘ
０へ接続されている。これにより、第１経路が形成され
ている。端子Ｘ０はまた、伝送ゲート１５を通じてバッ
ファ１７の入力端へ接続され、該バッファ１７の出力端
は、ＮＯＲゲート２３の一入力端へつながれる共にイン
バータ２１を通じてＮＯＲゲート１９の一入力端へつな
がれている。これにより、第２経路が形成されている。
即ち、第１経路に設けた伝送ゲート７が第１の伝送ゲー
トとなり、第２経路に設けた伝送ゲート１５が第２の伝
送ゲートとなって、後述のレベル感知手段の出力信号に
より制御される。尚、伝送ゲート１，７，１５はＣＭＯ
Ｓ形の伝送ゲートである。このように端子Ｘ０は、テス
トモードではテスト選択用の入力端子として使用され且
つ通常動作では出力端子として使用される双方向性端子
であり、通常動作では、ノード２，６の論理状態に従う
伝送ゲート１，７のＯＮにより、端子Ｘ１から入力され
る信号がインバータ３を経て端子Ｘ０へ伝達され、そし
てこの端子Ｘ０の出力は他の回路で使用される。
【０００９】バッファ１７の制御端は、ＮＯＲゲート２
３の出力端に接続される。論理手段であるＮＯＲゲート
１９の出力が外部ポート入力テスト用の信号tsten とな
り、そして論理手段であるＮＯＲゲート２３の出力が診
断テストモード(diagnostictest mode)用の信号diagen
となる。
３の出力端に接続される。論理手段であるＮＯＲゲート
１９の出力が外部ポート入力テスト用の信号tsten とな
り、そして論理手段であるＮＯＲゲート２３の出力が診
断テストモード(diagnostictest mode)用の信号diagen
となる。
【００１０】マイクロコントローラ内部で発生され、回
路の消費電力を減少させるための信号Ｃｇ２４９が、直
列接続されたインバータ９，１１を通じてノード２へ印
加されている。このノード２は伝送ゲート１のＰ形制御
電極に接続され、またインバータ５を通じて伝送ゲート
１のＮ形制御電極に接続される。更に、インバータ９，
１１を経た信号Ｃｇ２４９は、トランジスタ３１，３５
からなるレベル感知制御手段の各ゲートへも印加され
る。即ち、この信号Ｃｇ２４９による制御は、回路電流
を抑えるための手段であり、アイドルモード（クロッキ
ングはするが動作はしない電源供給のみある状態）での
消費電力を抑えるものである。
路の消費電力を減少させるための信号Ｃｇ２４９が、直
列接続されたインバータ９，１１を通じてノード２へ印
加されている。このノード２は伝送ゲート１のＰ形制御
電極に接続され、またインバータ５を通じて伝送ゲート
１のＮ形制御電極に接続される。更に、インバータ９，
１１を経た信号Ｃｇ２４９は、トランジスタ３１，３５
からなるレベル感知制御手段の各ゲートへも印加され
る。即ち、この信号Ｃｇ２４９による制御は、回路電流
を抑えるための手段であり、アイドルモード（クロッキ
ングはするが動作はしない電源供給のみある状態）での
消費電力を抑えるものである。
【００１１】直列接続されたダイオード形のＮＭＯＳト
ランジスタ２５，２７，２９で構成される電圧降下部２
６を通じて、入力信号の１つであるリセット信号ＲＥＳ
ＥＴＢがＮＭＯＳトランジスタ３３のゲートに印加され
る。これら電圧降下部２６及びトランジスタ３３により
リセット信号ＲＥＳＥＴＢのレベルを感知するためのレ
ベル感知手段が構成されている。
ランジスタ２５，２７，２９で構成される電圧降下部２
６を通じて、入力信号の１つであるリセット信号ＲＥＳ
ＥＴＢがＮＭＯＳトランジスタ３３のゲートに印加され
る。これら電圧降下部２６及びトランジスタ３３により
リセット信号ＲＥＳＥＴＢのレベルを感知するためのレ
ベル感知手段が構成されている。
【００１２】ＮＭＯＳトランジスタ３３のソースは感知
ノード１０に接続され、そしてＮＭＯＳトランジスタ３
３のドレインは電源電圧ＶｃｃにソースをつないだＮＭ
ＯＳトランジスタ３１のソースに接続される。また、感
知ノード１０と接地電圧Ｖｓｓとの間にはＰＭＯＳトラ
ンジスタ３５と、電源電圧Ｖｃｃにゲートをつないだ抵
抗成分の大きいデプレッション形のＮＭＯＳトランジス
タ３７とが設けられている。この感知ノード１０は、直
列接続されたインバータ３９，４１を通じて伝送ゲート
７のＰ形制御電極と伝送ゲート１５のＮ形制御電極に接
続されると共に、インバータ１３を通じて伝送ゲート７
のＮ形制御電極と伝送ゲート１５のＰ形制御電極に接続
されている。更にインバータ１３の出力端４は、ＮＯＲ
ゲート１９，２３の各もう一つの入力端へ接続される。
ＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ３
５の各ゲートは、ノード２に接続されている。また、リ
セット信号ＲＥＳＥＴＢは、直列接続されたバッファ４
３，４５及びインバータ４７を経てリセット用の信号rs
tpd として出力される。尚、バッファ４３の制御端には
該信号rstpd が印加される。
ノード１０に接続され、そしてＮＭＯＳトランジスタ３
３のドレインは電源電圧ＶｃｃにソースをつないだＮＭ
ＯＳトランジスタ３１のソースに接続される。また、感
知ノード１０と接地電圧Ｖｓｓとの間にはＰＭＯＳトラ
ンジスタ３５と、電源電圧Ｖｃｃにゲートをつないだ抵
抗成分の大きいデプレッション形のＮＭＯＳトランジス
タ３７とが設けられている。この感知ノード１０は、直
列接続されたインバータ３９，４１を通じて伝送ゲート
７のＰ形制御電極と伝送ゲート１５のＮ形制御電極に接
続されると共に、インバータ１３を通じて伝送ゲート７
のＮ形制御電極と伝送ゲート１５のＰ形制御電極に接続
されている。更にインバータ１３の出力端４は、ＮＯＲ
ゲート１９，２３の各もう一つの入力端へ接続される。
ＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ３
５の各ゲートは、ノード２に接続されている。また、リ
セット信号ＲＥＳＥＴＢは、直列接続されたバッファ４
３，４５及びインバータ４７を経てリセット用の信号rs
tpd として出力される。尚、バッファ４３の制御端には
該信号rstpd が印加される。
【００１３】このようなテスト回路において、通常動作
時ではリセット信号ＲＥＳＥＴＢが５Ｖの電圧で印加さ
れるので、電圧降下部２６の電圧降下によりＮＭＯＳト
ランジスタ３３のゲートには論理“ロウ”の信号が印加
される。従って、感知ノード１０の電位が論理“ロウ”
レベルになるので、伝送ゲート７が導通状態、伝送ゲー
ト１５が非導通状態となる。これにより、端子Ｘ１への
入力信号は、制御信号Ｃｇ２４９により導通する伝送ゲ
ート１と伝送ゲート７を通じて端子Ｘ０へ出力される。
即ち、通常動作では端子Ｘ０を信号出力用の端子として
使用可能である。このとき、ＮＯＲゲート１９，２３の
出力は、インバータ１３から論理“ハイ”が出力される
ので、非活性状態となる。
時ではリセット信号ＲＥＳＥＴＢが５Ｖの電圧で印加さ
れるので、電圧降下部２６の電圧降下によりＮＭＯＳト
ランジスタ３３のゲートには論理“ロウ”の信号が印加
される。従って、感知ノード１０の電位が論理“ロウ”
レベルになるので、伝送ゲート７が導通状態、伝送ゲー
ト１５が非導通状態となる。これにより、端子Ｘ１への
入力信号は、制御信号Ｃｇ２４９により導通する伝送ゲ
ート１と伝送ゲート７を通じて端子Ｘ０へ出力される。
即ち、通常動作では端子Ｘ０を信号出力用の端子として
使用可能である。このとき、ＮＯＲゲート１９，２３の
出力は、インバータ１３から論理“ハイ”が出力される
ので、非活性状態となる。
【００１４】テストモードにおいては、リセット信号Ｒ
ＥＳＥＴＢが１２Ｖで印加され、そして制御信号Ｃｇ２
４９が論理“ハイ”で印加される。従って、ＮＭＯＳト
ランジスタ３３のゲートには論理“ハイ”レベルの電圧
が印加され、感知ノード１０の電位が論理“ハイ”とな
る。すると、伝送ゲート７が非導通化され、伝送ゲート
１５が導通化される。このとき、伝送ゲート１は論理
“ハイ”レベルの制御信号Ｃｇ２４９によって非導通化
されている。従って、この場合には端子Ｘ０を端子Ｘ１
の代わりに入力用として使用可能である。そして、ＮＯ
Ｒゲート１９，２３は、インバータ１３の論理“ロウ”
出力により活性状態となり、その結果、端子Ｘ０に入力
されるテスト用の入力信号に従って、各ＮＯＲゲート１
９，２３からテスト用の信号tsten ，diagenが出力され
る。
ＥＳＥＴＢが１２Ｖで印加され、そして制御信号Ｃｇ２
４９が論理“ハイ”で印加される。従って、ＮＭＯＳト
ランジスタ３３のゲートには論理“ハイ”レベルの電圧
が印加され、感知ノード１０の電位が論理“ハイ”とな
る。すると、伝送ゲート７が非導通化され、伝送ゲート
１５が導通化される。このとき、伝送ゲート１は論理
“ハイ”レベルの制御信号Ｃｇ２４９によって非導通化
されている。従って、この場合には端子Ｘ０を端子Ｘ１
の代わりに入力用として使用可能である。そして、ＮＯ
Ｒゲート１９，２３は、インバータ１３の論理“ロウ”
出力により活性状態となり、その結果、端子Ｘ０に入力
されるテスト用の入力信号に従って、各ＮＯＲゲート１
９，２３からテスト用の信号tsten ，diagenが出力され
る。
【００１５】
【発明の効果】以上述べてきたように本発明によれば、
別途のテスト専用端子を使用しなくてもテスト信号の処
理を遂行できるので、マイクロコントローラの端子数を
減少させられ、より使いやすく低コストのマクロコント
ローラを提供できるようになる。
別途のテスト専用端子を使用しなくてもテスト信号の処
理を遂行できるので、マイクロコントローラの端子数を
減少させられ、より使いやすく低コストのマクロコント
ローラを提供できるようになる。
【図１】本発明によるテスト回路の構成例を示す回路
図。
図。
１，７，１５ 伝送ゲート ３，５，９，１１，１３，２１，３９，４１，４７ イ
ンバータ １９，２３ ＮＯＲゲート ２５，２７，２９，３１，３３，３５，３７ ＭＯＳＦ
ＥＴ １７，４３，４５ バッファ Ｘ１，Ｘ０ 端子
ンバータ １９，２３ ＮＯＲゲート ２５，２７，２９，３１，３３，３５，３７ ＭＯＳＦ
ＥＴ １７，４３，４５ バッファ Ｘ１，Ｘ０ 端子
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/822 H01L 27/04 G06F 11/22
Claims (2)
- 【請求項１】 多数の端子を有するマイクロコントロー
ラのテスト回路であって、電圧降下素子を通した所定の
入力信号により制御されて電源と感知ノードとの間で動
作するトランジスタからなり、前記所定の入力信号の電
圧レベルに応じて前記感知ノードから信号を発生するレ
ベル感知手段と、消費電力抑制のために提供される制御
信号に応じて前記レベル感知手段のトランジスタへの電
源供給を制御するトランジスタからなるレベル感知制御
手段と、前記多数の端子のうちいずれか１端子を通常信
号出力用とする第１経路内に設けられて該経路を前記レ
ベル感知手段の出力信号に応じ導通制御する第１の伝送
ゲート及び当該１端子をテスト信号入力用とする第２経
路内に設けられて該経路を前記レベル感知手段の出力信
号に応じ前記第１経路とは相補的に導通制御する第２の
伝送ゲートからなる経路選択手段と、を備えてなること
を特徴とするテスト回路。 - 【請求項２】 第２経路へ接続され、該経路に入力され
るテスト信号に応答して複数のテストモード信号を発生
する論理手段を更に備える請求項１記載のテスト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P34589 | 1994-12-16 | ||
| KR1019940034589A KR0138233B1 (ko) | 1994-12-16 | 1994-12-16 | 마이크로 컨트롤러의 테스트회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08233914A JPH08233914A (ja) | 1996-09-13 |
| JP2889168B2 true JP2889168B2 (ja) | 1999-05-10 |
Family
ID=19401811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7329280A Expired - Lifetime JP2889168B2 (ja) | 1994-12-16 | 1995-12-18 | マイクロコントローラのテスト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5949797A (ja) |
| JP (1) | JP2889168B2 (ja) |
| KR (1) | KR0138233B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6691267B1 (en) | 1997-06-10 | 2004-02-10 | Altera Corporation | Technique to test an integrated circuit using fewer pins |
| KR100453885B1 (ko) * | 1997-08-06 | 2005-01-17 | 삼성전자주식회사 | 칩 테스트를 위한 전압강하회로 |
| US6745373B2 (en) | 2001-02-20 | 2004-06-01 | International Business Machines Corporation | Method for insertion of test points into integrated circuit logic designs |
| US6751139B2 (en) * | 2002-05-29 | 2004-06-15 | Micron Technology, Inc. | Integrated circuit reset circuitry |
| US7089467B2 (en) * | 2002-08-21 | 2006-08-08 | Freescale Semiconductor, Inc. | Asynchronous debug interface |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159697A (ja) * | 1984-08-30 | 1986-03-27 | Fujitsu Ltd | ゲ−トアレイ |
| JPS62121374A (ja) * | 1985-11-20 | 1987-06-02 | Ricoh Co Ltd | テストモ−ド起動回路 |
| JPH0754348B2 (ja) * | 1986-06-10 | 1995-06-07 | 日本電気株式会社 | テスト回路 |
| JPS6337270A (ja) * | 1986-07-31 | 1988-02-17 | Fujitsu Ltd | 半導体装置 |
| JPH081760B2 (ja) * | 1987-11-17 | 1996-01-10 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2900941B2 (ja) * | 1989-03-09 | 1999-06-02 | 富士通株式会社 | 半導体装置 |
| JPH02278172A (ja) * | 1989-04-19 | 1990-11-14 | Seiko Epson Corp | 半導体装置 |
| JP2906073B2 (ja) * | 1990-04-26 | 1999-06-14 | キヤノン株式会社 | Ｄｃテスト用回路を含むｌｓｉ |
| JP2866750B2 (ja) * | 1991-01-28 | 1999-03-08 | 三菱電機株式会社 | 半導体試験装置および半導体装置の試験方法 |
| KR930009490B1 (ko) * | 1991-07-15 | 1993-10-04 | 금성일렉트론 주식회사 | 순간 테스트 모드 지정회로 |
| JPH0612878A (ja) * | 1992-06-25 | 1994-01-21 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH0712902A (ja) * | 1993-06-17 | 1995-01-17 | Fujitsu Ltd | 半導体集積回路 |
-
1994
- 1994-12-16 KR KR1019940034589A patent/KR0138233B1/ko not_active IP Right Cessation
-
1995
- 1995-12-15 US US08/573,969 patent/US5949797A/en not_active Expired - Lifetime
- 1995-12-18 JP JP7329280A patent/JP2889168B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5949797A (en) | 1999-09-07 |
| JPH08233914A (ja) | 1996-09-13 |
| KR960024426A (ko) | 1996-07-20 |
| KR0138233B1 (ko) | 1998-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01123521A (ja) | パワーオン信号発生回路 | |
| JP2889168B2 (ja) | マイクロコントローラのテスト回路 | |
| US5786719A (en) | Mode setting circuit and mode setting apparatus used to select a particular semiconductor function | |
| JP3415347B2 (ja) | マイクロコンピュータの動作モード設定用入力回路 | |
| JP3763081B2 (ja) | 入力バッファ | |
| US5475330A (en) | Integrated circuit with voltage setting circuit | |
| JPS5928986B2 (ja) | 半導体集積回路 | |
| EP0464468B1 (en) | Semiconductor memory device | |
| KR930011433A (ko) | 반도체 집적회로장치 | |
| JP2534697B2 (ja) | 半導体記憶装置 | |
| KR950009724A (ko) | 반도체메모리장치의 버퍼회로 | |
| KR950012703A (ko) | 반도체 메모리 장치의 데이타 입력 버퍼 | |
| JPH09161486A (ja) | 半導体集積回路装置 | |
| JP3060509B2 (ja) | 半導体装置 | |
| JP2621628B2 (ja) | 半導体メモリ | |
| JP3620975B2 (ja) | 半導体装置 | |
| JP2595074B2 (ja) | 半導体集積回路装置 | |
| JPH0777343B2 (ja) | 出力バッファ回路 | |
| JP3036962B2 (ja) | 集積回路のテスト回路 | |
| JPH03204219A (ja) | Ｃｍｏｓラッチ回路 | |
| JPH0555489A (ja) | 入力回路 | |
| JP2608368B2 (ja) | 電子装置 | |
| JP2000332580A (ja) | シュミットトリガ回路 | |
| KR100193446B1 (ko) | 불 휘발성 반도체 메모리의 로우 디코더 | |
| JP2674875B2 (ja) | マイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080219 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090219 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100219 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100219 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110219 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120219 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140219 Year of fee payment: 15 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |