JPH0712902A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0712902A JPH0712902A JP5146112A JP14611293A JPH0712902A JP H0712902 A JPH0712902 A JP H0712902A JP 5146112 A JP5146112 A JP 5146112A JP 14611293 A JP14611293 A JP 14611293A JP H0712902 A JPH0712902 A JP H0712902A
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- 239000003990 capacitor Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Abstract
(57)【要約】
【目的】通常動作時に通常使用される所定の外部端子に
対して通常動作時に入力される電圧よりも高い電圧から
なる試験モード設定信号が入力されることにより試験機
能が活性化される半導体集積回路に関し、しきい値が製
造工程のバラツキに依らず安定しており、試験モード設
定信号の電圧を入力初段回路の破壊を招かない電圧とし
た場合においても、入力リークの発生がないようにした
試験モード設定信号検出回路を内蔵し、歩留まりの向上
と、安定動作の確保とを図る。 【構成】ｎＭＯＳトランジスタ５６のソース電圧をＶＣ
Ｃとし、アドレス信号入力端子４１にＶＣＣ＋ＶＴＨ以
上の電圧が入力された場合のみ、ｎＭＯＳトランジスタ
５６＝ＯＮとなるようにする。
対して通常動作時に入力される電圧よりも高い電圧から
なる試験モード設定信号が入力されることにより試験機
能が活性化される半導体集積回路に関し、しきい値が製
造工程のバラツキに依らず安定しており、試験モード設
定信号の電圧を入力初段回路の破壊を招かない電圧とし
た場合においても、入力リークの発生がないようにした
試験モード設定信号検出回路を内蔵し、歩留まりの向上
と、安定動作の確保とを図る。 【構成】ｎＭＯＳトランジスタ５６のソース電圧をＶＣ
Ｃとし、アドレス信号入力端子４１にＶＣＣ＋ＶＴＨ以
上の電圧が入力された場合のみ、ｎＭＯＳトランジスタ
５６＝ＯＮとなるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、通常動作時に通常使用
される所定の外部端子に対して通常動作時に入力される
電圧よりも高い電圧からなる試験モード設定信号が入力
されることによって、内蔵された試験回路による試験機
能が活性化される半導体集積回路に関する。
される所定の外部端子に対して通常動作時に入力される
電圧よりも高い電圧からなる試験モード設定信号が入力
されることによって、内蔵された試験回路による試験機
能が活性化される半導体集積回路に関する。
【０００２】近年、半導体集積回路は、ますます、高機
能化、高集積化されており、これに伴って、製造工程に
おける不良を検出するために要する試験時間は膨大なも
のになりつつある。
能化、高集積化されており、これに伴って、製造工程に
おける不良を検出するために要する試験時間は膨大なも
のになりつつある。
【０００３】そこで、この試験時間の短縮化を図るため
に、試験回路を内蔵させ、通常動作時に通常使用される
所定の外部端子に対して通常動作時に入力される電圧よ
りも高い電圧が試験モード設定信号として入力された場
合には、内蔵された試験回路による試験機能が活性化す
るようにされた半導体集積回路が開発されている。
に、試験回路を内蔵させ、通常動作時に通常使用される
所定の外部端子に対して通常動作時に入力される電圧よ
りも高い電圧が試験モード設定信号として入力された場
合には、内蔵された試験回路による試験機能が活性化す
るようにされた半導体集積回路が開発されている。
【０００４】
【従来の技術】従来、この種の半導体集積回路として、
図１１にその要部を示すようなものが知られている。
図１１にその要部を示すようなものが知られている。
【０００５】図中、１は半導体集積回路本体、２は外部
端子であり、この外部端子２には、通常動作時、高電
位、いわゆるＨレベルを５［Ｖ］、低電位、いわゆるＬ
レベルを０［Ｖ］とする通常信号が入力され、試験モー
ド設定時には、５［Ｖ］よりも高い電圧が試験モード設
定信号として入力される。
端子であり、この外部端子２には、通常動作時、高電
位、いわゆるＨレベルを５［Ｖ］、低電位、いわゆるＬ
レベルを０［Ｖ］とする通常信号が入力され、試験モー
ド設定時には、５［Ｖ］よりも高い電圧が試験モード設
定信号として入力される。
【０００６】また、３は外部端子２に入力される通常信
号が取り込まれる入力初段回路、４は外部端子２に入力
される試験モード設定信号の検出を行う試験モード設定
信号検出回路、５は試験モード設定信号検出回路４が試
験モード設定信号を検出した場合に試験機能活性化信号
を発生する試験機能活性化信号発生回路である。
号が取り込まれる入力初段回路、４は外部端子２に入力
される試験モード設定信号の検出を行う試験モード設定
信号検出回路、５は試験モード設定信号検出回路４が試
験モード設定信号を検出した場合に試験機能活性化信号
を発生する試験機能活性化信号発生回路である。
【０００７】ここに、試験モード設定信号検出回路４及
び試験機能活性化信号発生回路５は図１２に示すように
構成されている。図中、６1、６2、６3、６n-1、６n、
７はｎＭＯＳトランジスタ、８は電源電圧ＶＣＣ、例え
ば、５［Ｖ］を供給するＶＣＣ電源線、９はインバータ
である。
び試験機能活性化信号発生回路５は図１２に示すように
構成されている。図中、６1、６2、６3、６n-1、６n、
７はｎＭＯＳトランジスタ、８は電源電圧ＶＣＣ、例え
ば、５［Ｖ］を供給するＶＣＣ電源線、９はインバータ
である。
【０００８】ここに、ｎＭＯＳトランジスタ６1〜６
nは、それぞれゲートをドレインに接続され、それぞれ
ドレインが外部端子２側、ソースが接地側となるよう
に、直列接続されており、そのしきい値をＶＴＨとする
と、ＶＴＨ×ｎ＞５［Ｖ］とされている。
nは、それぞれゲートをドレインに接続され、それぞれ
ドレインが外部端子２側、ソースが接地側となるよう
に、直列接続されており、そのしきい値をＶＴＨとする
と、ＶＴＨ×ｎ＞５［Ｖ］とされている。
【０００９】また、ｎＭＯＳトランジスタ７は、そのド
レインをｎＭＯＳトランジスタ６nのソースに接続さ
れ、ソースを接地され、ゲートをＶＣＣ電源線８に接続
され、動作時には、常時、ＯＮ状態となるようにされて
いるが、そのＯＮ抵抗は、１〜数メガ［Ω］に設定され
ている。
レインをｎＭＯＳトランジスタ６nのソースに接続さ
れ、ソースを接地され、ゲートをＶＣＣ電源線８に接続
され、動作時には、常時、ＯＮ状態となるようにされて
いるが、そのＯＮ抵抗は、１〜数メガ［Ω］に設定され
ている。
【００１０】また、インバータ９は、その入力端をｎＭ
ＯＳトランジスタ６nのソースとｎＭＯＳトランジスタ
７のドレインとの接続点であるノード１０に接続され、
出力端に試験機能活性化信号を得ることができるように
されている。
ＯＳトランジスタ６nのソースとｎＭＯＳトランジスタ
７のドレインとの接続点であるノード１０に接続され、
出力端に試験機能活性化信号を得ることができるように
されている。
【００１１】ここに、これら試験モード設定信号検出回
路４及び試験機能活性化信号発生回路５においては、外
部端子２に、Ｈレベルを５［Ｖ］、Ｌレベルを０［Ｖ］
とする通常信号が入力されたとしても、ＶＴＨ×ｎ＞５
［Ｖ］とされているので、ｎＭＯＳトランジスタ６1〜
６nはＯＮ状態とはならず、ノード１０＝０［Ｖ］とな
り、インバータ９の出力＝Ｈレベルとなる。
路４及び試験機能活性化信号発生回路５においては、外
部端子２に、Ｈレベルを５［Ｖ］、Ｌレベルを０［Ｖ］
とする通常信号が入力されたとしても、ＶＴＨ×ｎ＞５
［Ｖ］とされているので、ｎＭＯＳトランジスタ６1〜
６nはＯＮ状態とはならず、ノード１０＝０［Ｖ］とな
り、インバータ９の出力＝Ｈレベルとなる。
【００１２】これに対して、外部端子２に対して、試験
モード設定信号として、ＶＴＨ×ｎ以上の電圧が入力さ
れると、ｎＭＯＳトランジスタ６1〜６n＝ＯＮ状態とな
り、ノード１０のレベルがインバータ９に対してＨレベ
ルとなり、インバータ９の出力＝Ｌレベルとなり、この
Ｌレベル電圧が試験機能活性化信号として試験制御信号
発生回路（図示せず）に供給される。
モード設定信号として、ＶＴＨ×ｎ以上の電圧が入力さ
れると、ｎＭＯＳトランジスタ６1〜６n＝ＯＮ状態とな
り、ノード１０のレベルがインバータ９に対してＨレベ
ルとなり、インバータ９の出力＝Ｌレベルとなり、この
Ｌレベル電圧が試験機能活性化信号として試験制御信号
発生回路（図示せず）に供給される。
【００１３】このように、これら試験モード設定信号検
出回路４及び試験機能活性化信号発生回路５によれば、
きわめて簡単な回路構成で、試験モード設定信号を検出
し、試験機能活性化信号を発生させることができる。
出回路４及び試験機能活性化信号発生回路５によれば、
きわめて簡単な回路構成で、試験モード設定信号を検出
し、試験機能活性化信号を発生させることができる。
【００１４】
【発明が解決しようとする課題】図１３は、試験モード
設定信号検出回路４の入力リーク特性を示す図であり、
実線１１は、試験モード設定信号検出回路４のしきい値
が低い場合、実線１２は、試験モード設定信号検出回路
４のしきい値が高い場合を示している。
設定信号検出回路４の入力リーク特性を示す図であり、
実線１１は、試験モード設定信号検出回路４のしきい値
が低い場合、実線１２は、試験モード設定信号検出回路
４のしきい値が高い場合を示している。
【００１５】ここに、試験モード設定信号検出回路４の
しきい値を低くし、実線１１に示すような入力リーク特
性とする場合には、通常動作時に入力される信号により
入力リークが発生しまう。
しきい値を低くし、実線１１に示すような入力リーク特
性とする場合には、通常動作時に入力される信号により
入力リークが発生しまう。
【００１６】これに対して、試験モード設定信号検出回
路４のしきい値を高くし、実線１２に示すような入力リ
ーク特性とする場合においては、通常動作時に入力され
る信号によっては入力リークは発生しないが、高電圧が
要求される試験モード設定信号により入力初段回路３が
破壊されてしまうおそれがある。
路４のしきい値を高くし、実線１２に示すような入力リ
ーク特性とする場合においては、通常動作時に入力され
る信号によっては入力リークは発生しないが、高電圧が
要求される試験モード設定信号により入力初段回路３が
破壊されてしまうおそれがある。
【００１７】そこで、試験モード設定信号検出回路４の
しきい値は、試験モード設定信号が入力初段回路３の破
壊を招かず、かつ、入力リークが発生しない程度の高い
電圧に設定することが好適となる。
しきい値は、試験モード設定信号が入力初段回路３の破
壊を招かず、かつ、入力リークが発生しない程度の高い
電圧に設定することが好適となる。
【００１８】しかし、ｎＭＯＳトランジスタ６1〜６nの
しきい値ＶＴＨは製造工程のバラツキにより変動しやす
く、これらｎＭＯＳトランジスタ６1〜６nのしきい値Ｖ
ＴＨに製造工程のバラツキによる変動が生じてしまう
と、試験モード設定信号検出回路４のしきい値は、ｎＭ
ＯＳトランジスタ６1〜６nのしきい値ＶＴＨのバラツキ
のｎ倍となってしまい、大きく変動してしまう。
しきい値ＶＴＨは製造工程のバラツキにより変動しやす
く、これらｎＭＯＳトランジスタ６1〜６nのしきい値Ｖ
ＴＨに製造工程のバラツキによる変動が生じてしまう
と、試験モード設定信号検出回路４のしきい値は、ｎＭ
ＯＳトランジスタ６1〜６nのしきい値ＶＴＨのバラツキ
のｎ倍となってしまい、大きく変動してしまう。
【００１９】そこで、試験モード設定信号検出回路４の
しきい値を、試験モード設定信号が入力初段回路３の破
壊を招かず、かつ、入力リークが発生しない程度の高い
電圧に設定するようにした場合においても、製造工程の
バラツキにより、試験モード設定信号検出回路４のしき
い値が低い側に大きく変動する場合には、入力リークが
発生してしまう。なお、半導体集積回路の仕様では、入
力リークが存在するデバイスは、不良品として扱われ
る。
しきい値を、試験モード設定信号が入力初段回路３の破
壊を招かず、かつ、入力リークが発生しない程度の高い
電圧に設定するようにした場合においても、製造工程の
バラツキにより、試験モード設定信号検出回路４のしき
い値が低い側に大きく変動する場合には、入力リークが
発生してしまう。なお、半導体集積回路の仕様では、入
力リークが存在するデバイスは、不良品として扱われ
る。
【００２０】このように、試験モード設定信号検出回路
４においては、製造工程上のバラツキによるしきい値の
変動が大きく、試験モード設定信号の電圧を入力初段回
路３の破壊を招かないような電圧とする場合において
も、入力リークが発生するおそれがあるという問題点が
あった。
４においては、製造工程上のバラツキによるしきい値の
変動が大きく、試験モード設定信号の電圧を入力初段回
路３の破壊を招かないような電圧とする場合において
も、入力リークが発生するおそれがあるという問題点が
あった。
【００２１】本発明は、かかる点に鑑み、しきい値が製
造工程のバラツキに依らず安定しており、試験モード設
定信号の電圧を入力初段回路の破壊を招かない電圧とし
た場合においても、入力リークの発生がないようにした
試験モード設定信号検出回路を内蔵し、歩留まりを向上
させると共に、安定した動作を確保することができるよ
うにした半導体集積回路を提供することを目的とする。
造工程のバラツキに依らず安定しており、試験モード設
定信号の電圧を入力初段回路の破壊を招かない電圧とし
た場合においても、入力リークの発生がないようにした
試験モード設定信号検出回路を内蔵し、歩留まりを向上
させると共に、安定した動作を確保することができるよ
うにした半導体集積回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、１３は半導体集積回路本体、１４は外
部端子であり、この外部端子１４には、通常動作時、Ｈ
レベルを電圧Ｖ１、Ｌレベルを電圧Ｖ１よりも低い電圧
Ｖ２とする通常信号が入力され、試験モード設定時に
は、電圧Ｖ１にＭＯＳトランジスタのしきい値電圧を加
えた電圧以上の電圧Ｖ３からなる試験モード設定信号が
入力される。
図であり、図中、１３は半導体集積回路本体、１４は外
部端子であり、この外部端子１４には、通常動作時、Ｈ
レベルを電圧Ｖ１、Ｌレベルを電圧Ｖ１よりも低い電圧
Ｖ２とする通常信号が入力され、試験モード設定時に
は、電圧Ｖ１にＭＯＳトランジスタのしきい値電圧を加
えた電圧以上の電圧Ｖ３からなる試験モード設定信号が
入力される。
【００２３】また、１５は外部端子１４に入力される通
常信号が取り込まれる入力初段回路、１６は外部端子１
４に入力される試験モード設定信号の検出を行う試験モ
ード設定信号検出回路である。
常信号が取り込まれる入力初段回路、１６は外部端子１
４に入力される試験モード設定信号の検出を行う試験モ
ード設定信号検出回路である。
【００２４】ここに、試験モード設定信号検出回路１６
において、１７は電圧Ｖ１を供給する電圧供給線、１８
は電圧Ｖ１にＭＯＳトランジスタのしきい値電圧を加え
た電圧以上の電圧Ｖ４を供給する電圧供給線、１９はＭ
ＯＳトランジスタ、２０は負荷素子であり、ノード２１
に試験モード設定信号検出信号を得るようにされてい
る。
において、１７は電圧Ｖ１を供給する電圧供給線、１８
は電圧Ｖ１にＭＯＳトランジスタのしきい値電圧を加え
た電圧以上の電圧Ｖ４を供給する電圧供給線、１９はＭ
ＯＳトランジスタ、２０は負荷素子であり、ノード２１
に試験モード設定信号検出信号を得るようにされてい
る。
【００２５】即ち、本発明による半導体集積回路は、通
常動作時には、Ｈレベルを電圧Ｖ１、Ｌレベルを電圧Ｖ
１よりも低い電圧Ｖ２とする通常信号が入力され、試験
モード設定時には、電圧Ｖ１にＭＯＳトランジスタのし
きい値を加えた電圧以上の電圧Ｖ３からなる試験モード
設定信号が入力される外部端子１４に制御電極１９Ａを
接続され、電圧Ｖ１を供給する電圧供給線１７に被制御
電極１９Ｃを接続されたＭＯＳトランジスタ１９と、電
圧Ｖ１にＭＯＳトランジスタのしきい値を加えた電圧以
上の電圧Ｖ４を供給する電圧供給線１８に一端２０Ａを
接続され、ＭＯＳトランジスタ１９の被制御電極１９Ｃ
に他端２０Ｂを接続された負荷素子２０とを設け、ＭＯ
Ｓトランジスタ１９の被制御電極１９Ｃと負荷素子２０
の他端２０Ｂとの接続点２１に試験モード設定信号検出
信号を得るようにされた試験モード設定信号検出回路１
６を設けて構成するというものである。
常動作時には、Ｈレベルを電圧Ｖ１、Ｌレベルを電圧Ｖ
１よりも低い電圧Ｖ２とする通常信号が入力され、試験
モード設定時には、電圧Ｖ１にＭＯＳトランジスタのし
きい値を加えた電圧以上の電圧Ｖ３からなる試験モード
設定信号が入力される外部端子１４に制御電極１９Ａを
接続され、電圧Ｖ１を供給する電圧供給線１７に被制御
電極１９Ｃを接続されたＭＯＳトランジスタ１９と、電
圧Ｖ１にＭＯＳトランジスタのしきい値を加えた電圧以
上の電圧Ｖ４を供給する電圧供給線１８に一端２０Ａを
接続され、ＭＯＳトランジスタ１９の被制御電極１９Ｃ
に他端２０Ｂを接続された負荷素子２０とを設け、ＭＯ
Ｓトランジスタ１９の被制御電極１９Ｃと負荷素子２０
の他端２０Ｂとの接続点２１に試験モード設定信号検出
信号を得るようにされた試験モード設定信号検出回路１
６を設けて構成するというものである。
【００２６】なお、図１では、ＭＯＳトランジスタ１９
として、ｎＭＯＳトランジスタを記しているが、ＭＯＳ
トランジスタ１９として、ｐＭＯＳトランジスタを使用
して構成することもできる。
として、ｎＭＯＳトランジスタを記しているが、ＭＯＳ
トランジスタ１９として、ｐＭＯＳトランジスタを使用
して構成することもできる。
【００２７】
【作用】図２は本発明が内蔵する試験モード設定信号検
出回路１６の入出力特性を示す図である。
出回路１６の入出力特性を示す図である。
【００２８】即ち、本発明では、外部端子１４に入力さ
れる電圧が「電圧Ｖ１＋ＭＯＳトランジスタ１９のしき
い値」以下の場合には、ＭＯＳトランジスタ１９＝ＯＦ
Ｆ状態となり、ノード２１＝Ｖ４となる。
れる電圧が「電圧Ｖ１＋ＭＯＳトランジスタ１９のしき
い値」以下の場合には、ＭＯＳトランジスタ１９＝ＯＦ
Ｆ状態となり、ノード２１＝Ｖ４となる。
【００２９】これに対して、外部端子１４に入力される
電圧が「電圧Ｖ１＋ＭＯＳトランジスタ１９のしきい
値」以上になると、ＭＯＳトランジスタ１９＝ＯＮ状態
となり、ノード２１の電位は、Ｖ４からＶ１に下降す
る。
電圧が「電圧Ｖ１＋ＭＯＳトランジスタ１９のしきい
値」以上になると、ＭＯＳトランジスタ１９＝ＯＮ状態
となり、ノード２１の電位は、Ｖ４からＶ１に下降す
る。
【００３０】この結果、本発明においては、通常動作時
に、外部端子１４に、Ｈレベルを電圧Ｖ１、Ｌレベルを
電圧Ｖ２とする通常信号が入力される場合には、ＭＯＳ
トランジスタ１４はＯＮとはならない。
に、外部端子１４に、Ｈレベルを電圧Ｖ１、Ｌレベルを
電圧Ｖ２とする通常信号が入力される場合には、ＭＯＳ
トランジスタ１４はＯＮとはならない。
【００３１】これに対して、試験モード設定時に、「電
圧Ｖ１＋ＭＯＳトランジスタのしきい値電圧」以上の電
圧Ｖ３からなる試験モード設定信号が入力されると、Ｍ
ＯＳトランジスタ１４＝ＯＮ状態となり、ノード２１に
電圧Ｖ１からなる試験モード設定信号検出信号を得るこ
とができる。
圧Ｖ１＋ＭＯＳトランジスタのしきい値電圧」以上の電
圧Ｖ３からなる試験モード設定信号が入力されると、Ｍ
ＯＳトランジスタ１４＝ＯＮ状態となり、ノード２１に
電圧Ｖ１からなる試験モード設定信号検出信号を得るこ
とができる。
【００３２】ここに、本発明が内蔵する試験モード設定
信号検出回路１６においては、通常信号は、ＭＯＳトラ
ンジスタ１９のゲートに入力されるように構成されてい
るので、試験モード設定信号の電圧を入力初段回路の破
壊を招かない電圧とした場合においても、通常信号によ
り入力リークが発生することが防止されている。
信号検出回路１６においては、通常信号は、ＭＯＳトラ
ンジスタ１９のゲートに入力されるように構成されてい
るので、試験モード設定信号の電圧を入力初段回路の破
壊を招かない電圧とした場合においても、通常信号によ
り入力リークが発生することが防止されている。
【００３３】また、製造工程のバラツキによってＭＯＳ
トランジスタのしきい値に変動が生じた場合において
も、試験モード設定信号検出回路１６のしきい値の変動
は、ＭＯＳトランジスタ１個分の変動でしかなく、従来
例のように試験モード設定信号検出回路１６のしきい値
の変動が拡大されることはない。
トランジスタのしきい値に変動が生じた場合において
も、試験モード設定信号検出回路１６のしきい値の変動
は、ＭＯＳトランジスタ１個分の変動でしかなく、従来
例のように試験モード設定信号検出回路１６のしきい値
の変動が拡大されることはない。
【００３４】なお、図３に示すように、試験モード設定
信号検出回路１６の後段に、ノード２１のレベルを内部
回路の論理レベルに変換するレベル変換回路からなる試
験機能活性化信号発生回路２２を設けるようにすること
ができる。
信号検出回路１６の後段に、ノード２１のレベルを内部
回路の論理レベルに変換するレベル変換回路からなる試
験機能活性化信号発生回路２２を設けるようにすること
ができる。
【００３５】
【実施例】以下、図４〜図１０を参照して、本発明の一
実施例につき、本発明をＤＲＡＭ（dynamic random acc
ess memory）に適用した場合を例にして説明する。
実施例につき、本発明をＤＲＡＭ（dynamic random acc
ess memory）に適用した場合を例にして説明する。
【００３６】図４は本発明の一実施例の要部を示すブロ
ック図であり、２３はＤＲＡＭ本体、２４はメモリセル
が配列されてなるメモリセルアレイ、２５はアドレス信
号が入力されるアドレスバッファである。
ック図であり、２３はＤＲＡＭ本体、２４はメモリセル
が配列されてなるメモリセルアレイ、２５はアドレス信
号が入力されるアドレスバッファである。
【００３７】また、２６はアドレスバッファ２５に取り
込まれたアドレス信号のうち、ロウアドレス信号をプリ
デコードするロウアドレス・プリデコーダ、２７はロウ
アドレス・プリデコーダ２６によりプリデコードされた
ロウアドレス信号をデコードしてワード線の選択を行う
ロウデコーダである。
込まれたアドレス信号のうち、ロウアドレス信号をプリ
デコードするロウアドレス・プリデコーダ、２７はロウ
アドレス・プリデコーダ２６によりプリデコードされた
ロウアドレス信号をデコードしてワード線の選択を行う
ロウデコーダである。
【００３８】また、２８はアドレスバッファ２５に取り
込まれたアドレス信号のうち、コラムアドレス信号をプ
リデコードするコラムアドレス・プリデコーダ、２９は
コラムアドレス・プリデコーダ２８によりプリデコード
されたコラムアドレス信号をデコードしてコラムの選択
を行うコラム選択信号を出力するコラムデコーダであ
る。
込まれたアドレス信号のうち、コラムアドレス信号をプ
リデコードするコラムアドレス・プリデコーダ、２９は
コラムアドレス・プリデコーダ２８によりプリデコード
されたコラムアドレス信号をデコードしてコラムの選択
を行うコラム選択信号を出力するコラムデコーダであ
る。
【００３９】また、３０はメモリセルアレイ２４から読
み出されたデータを増幅するセンスアンプ、３１はコラ
ムデコーダ２９から出力されるコラム選択信号に基づい
てコラムの選択を行うコラムゲートである。
み出されたデータを増幅するセンスアンプ、３１はコラ
ムデコーダ２９から出力されるコラム選択信号に基づい
てコラムの選択を行うコラムゲートである。
【００４０】また、３２はメモリセルアレイ２４からセ
ンスアンプ３０、コラムゲート３１を介して読み出され
たデータをラッチして出力データＤＯＵＴを出力するデ
ータ出力バッファ、３３はメモリセルアレイ２４に書き
込むべき入力データＤＩＮが入力されるデータ入力バッ
ファである。
ンスアンプ３０、コラムゲート３１を介して読み出され
たデータをラッチして出力データＤＯＵＴを出力するデ
ータ出力バッファ、３３はメモリセルアレイ２４に書き
込むべき入力データＤＩＮが入力されるデータ入力バッ
ファである。
【００４１】また、３４はロウアドレス・ストローブ信
号／ＲＡＳ及びコラムアドレス・ストローブ信号／ＣＡ
Ｓを取り込み、タイミング信号をなす種々のクロック信
号を出力するクロック・ジェネレータである。
号／ＲＡＳ及びコラムアドレス・ストローブ信号／ＣＡ
Ｓを取り込み、タイミング信号をなす種々のクロック信
号を出力するクロック・ジェネレータである。
【００４２】また、３５はライト・イネーブル信号／Ｗ
Ｅを取り込み、ライト・クロック信号をデータ入力バッ
ファ３３に対して出力するライト・クロック・ジェネレ
ータである。
Ｅを取り込み、ライト・クロック信号をデータ入力バッ
ファ３３に対して出力するライト・クロック・ジェネレ
ータである。
【００４３】また、３６は試験モード設定時に入力され
る試験モード設定信号を検出する試験モード設定信号検
出回路、３７は試験モード設定信号検出回路３６から試
験モード設定信号検出信号が出力された場合に試験機能
活性化信号を出力する試験機能活性化信号発生回路であ
る。
る試験モード設定信号を検出する試験モード設定信号検
出回路、３７は試験モード設定信号検出回路３６から試
験モード設定信号検出信号が出力された場合に試験機能
活性化信号を出力する試験機能活性化信号発生回路であ
る。
【００４４】また、３８は試験機能活性化信号発生回路
３７から出力される試験機能活性化信号により活性化さ
れ、試験に必要な試験制御信号を発生する試験制御信号
発生回路である。
３７から出力される試験機能活性化信号により活性化さ
れ、試験に必要な試験制御信号を発生する試験制御信号
発生回路である。
【００４５】また、３９は試験モード時にメモリセルア
レイ２４から読み出されるデータから試験の結果を判定
する試験結果判定回路、４０は試験結果判定回路３９か
ら出力される試験結果を外部に出力する試験結果出力回
路である。
レイ２４から読み出されるデータから試験の結果を判定
する試験結果判定回路、４０は試験結果判定回路３９か
ら出力される試験結果を外部に出力する試験結果出力回
路である。
【００４６】なお、試験は、書込み→読出し→試験結果
判定→試験結果出力の順に行われるが、書込みは、メモ
リセルアレイ２４に対して同時に複数ビット、例えば、
１６ビットの同一データのそれぞれを複数のメモリセル
に書込むことを繰り返すことにより行われる。
判定→試験結果出力の順に行われるが、書込みは、メモ
リセルアレイ２４に対して同時に複数ビット、例えば、
１６ビットの同一データのそれぞれを複数のメモリセル
に書込むことを繰り返すことにより行われる。
【００４７】また、読出しは、同時に書込みの対象とさ
れた複数のメモリセルのデータが読出され、試験結果の
判定は、同時に書込みの対象とされた複数のメモリセル
から読み出されたデータが同一データであるか否かを判
定することにより行われる。
れた複数のメモリセルのデータが読出され、試験結果の
判定は、同時に書込みの対象とされた複数のメモリセル
から読み出されたデータが同一データであるか否かを判
定することにより行われる。
【００４８】ここに、試験モード設定信号検出回路３６
及び試験機能活性化信号発生回路３７は、図５に示すよ
うに構成されている。
及び試験機能活性化信号発生回路３７は、図５に示すよ
うに構成されている。
【００４９】図中、４１はアドレス信号入力端子であ
り、このアドレス信号入力端子４１には、通常動作時、
Ｈレベルを電圧ＶＣＣ、例えば、５［Ｖ］、Ｌレベルを
電圧ＶＳＳ、例えば、０［Ｖ］とするアドレス信号Ａｉ
が入力され、試験モード設定時には、ＶＣＣ＋ＶＴＨ
（ｎＭＯＳトランジスタのスレッショルド電圧）以上の
電圧からなる試験モード設定信号が入力される。
り、このアドレス信号入力端子４１には、通常動作時、
Ｈレベルを電圧ＶＣＣ、例えば、５［Ｖ］、Ｌレベルを
電圧ＶＳＳ、例えば、０［Ｖ］とするアドレス信号Ａｉ
が入力され、試験モード設定時には、ＶＣＣ＋ＶＴＨ
（ｎＭＯＳトランジスタのスレッショルド電圧）以上の
電圧からなる試験モード設定信号が入力される。
【００５０】また、４２はＶＣＣ＋ＶＴＨ以上の電圧Ｓ
ＶＣＣを発生するＳＶＣＣ発生回路、４３は電圧ＳＶＣ
Ｃを供給するＳＶＣＣ線である。なお、本実施例では、
ＳＶＣＣ＜試験モード設定信号の電圧とされている。
ＶＣＣを発生するＳＶＣＣ発生回路、４３は電圧ＳＶＣ
Ｃを供給するＳＶＣＣ線である。なお、本実施例では、
ＳＶＣＣ＜試験モード設定信号の電圧とされている。
【００５１】ここに、ＳＶＣＣ発生回路４２は、図６に
示すように構成されている。図中、４４、４５はｎＭＯ
Ｓトランジスタ、４６はキャパシタ、４７はリング発振
器であり、４８〜５０はインバータである。
示すように構成されている。図中、４４、４５はｎＭＯ
Ｓトランジスタ、４６はキャパシタ、４７はリング発振
器であり、４８〜５０はインバータである。
【００５２】ここに、図７は、ＳＶＣＣ発生回路４２の
動作を示す波形図であり、実線５１はリング発振器４７
の出力、即ち、ノード５２のレベル、実線５３はノード
５４のレベルを示している。
動作を示す波形図であり、実線５１はリング発振器４７
の出力、即ち、ノード５２のレベル、実線５３はノード
５４のレベルを示している。
【００５３】即ち、このＳＶＣＣ発生回路４２において
は、ノード５２＝０［Ｖ］にある場合、ノード５４＝Ｖ
ＣＣ−ＶＴＨとなり、ノード５２＝ＶＣＣとなると、ノ
ード５４は、キャパシタ４６によるポンピング作用によ
り、ＳＶＣＣ以上になる。このような動作が繰り返され
て、ＳＶＣＣ線４３の電位は、ＳＶＣＣとされる。
は、ノード５２＝０［Ｖ］にある場合、ノード５４＝Ｖ
ＣＣ−ＶＴＨとなり、ノード５２＝ＶＣＣとなると、ノ
ード５４は、キャパシタ４６によるポンピング作用によ
り、ＳＶＣＣ以上になる。このような動作が繰り返され
て、ＳＶＣＣ線４３の電位は、ＳＶＣＣとされる。
【００５４】また、図５に示す試験モード設定信号検出
回路３６において、５６は入力トランジスタをなすｎＭ
ＯＳトランジスタ、５７はｎＭＯＳトランジスタ５６の
負荷をなすｐＭＯＳトランジスタ、５８はラッチアップ
防止用のｎＭＯＳトランジスタ、５９はＶＣＣ電源線で
ある。
回路３６において、５６は入力トランジスタをなすｎＭ
ＯＳトランジスタ、５７はｎＭＯＳトランジスタ５６の
負荷をなすｐＭＯＳトランジスタ、５８はラッチアップ
防止用のｎＭＯＳトランジスタ、５９はＶＣＣ電源線で
ある。
【００５５】ここに、ＳＶＣＣ線４３の立ち上がりは、
ＶＣＣ電源線５９の立ち上がりよりも遅く、電源投入直
後においては、ＳＶＣＣ線４３の電圧がＶＣＣ電源線５
９の電圧よりも低くなる。
ＶＣＣ電源線５９の立ち上がりよりも遅く、電源投入直
後においては、ＳＶＣＣ線４３の電圧がＶＣＣ電源線５
９の電圧よりも低くなる。
【００５６】この結果、ｎＭＯＳトランジスタ５８が存
在せず、ｎＭＯＳトランジスタ５６のソースが直接、Ｖ
ＣＣ電源線５９に接続されている場合においては、ＶＣ
Ｃ電源線５９からｎＭＯＳトランジスタ５６及びｐＭＯ
Ｓトランジスタ５７のドレインを介して基板（Ｎウエ
ル）に電流が流れ込んでしまい、ラッチアップを起こし
てしまう場合がある。
在せず、ｎＭＯＳトランジスタ５６のソースが直接、Ｖ
ＣＣ電源線５９に接続されている場合においては、ＶＣ
Ｃ電源線５９からｎＭＯＳトランジスタ５６及びｐＭＯ
Ｓトランジスタ５７のドレインを介して基板（Ｎウエ
ル）に電流が流れ込んでしまい、ラッチアップを起こし
てしまう場合がある。
【００５７】これに対して、本実施例にようにｎＭＯＳ
トランジスタ５８を設けておく場合には、電源投入時、
ＳＶＣＣ線４３の電圧がＶＣＣ電源線５９の電圧よりも
低い場合には、このｎＭＯＳトランジスタ５８はＯＮ状
態とはならず、ＶＣＣ電源線５９からｎＭＯＳトランジ
スタ５６及びｐＭＯＳトランジスタ５７のドレインを介
して基板（Ｎウエル）に電流が流れ込むことはなく、ラ
ッチアップを防止することができる。
トランジスタ５８を設けておく場合には、電源投入時、
ＳＶＣＣ線４３の電圧がＶＣＣ電源線５９の電圧よりも
低い場合には、このｎＭＯＳトランジスタ５８はＯＮ状
態とはならず、ＶＣＣ電源線５９からｎＭＯＳトランジ
スタ５６及びｐＭＯＳトランジスタ５７のドレインを介
して基板（Ｎウエル）に電流が流れ込むことはなく、ラ
ッチアップを防止することができる。
【００５８】また、試験機能活性化信号発生回路３７に
おいて、６０は試験モード設定信号検出回路３６の出力
端、即ち、ノード６１のレベルを、Ｈレベル＝ＳＶＣ
Ｃ、Ｌレベル＝ＶＣＣに変換するレベル変換回路であ
る。
おいて、６０は試験モード設定信号検出回路３６の出力
端、即ち、ノード６１のレベルを、Ｈレベル＝ＳＶＣ
Ｃ、Ｌレベル＝ＶＣＣに変換するレベル変換回路であ
る。
【００５９】このレベル変換回路６０において、６２、
６３は高電圧側の電源電圧をＳＶＣＣ、低電圧側の電源
電圧をＶＣＣとするインバータであり、６４、６５はｐ
ＭＯＳトランジスタ、６６、６７はｎＭＯＳトランジス
タである。
６３は高電圧側の電源電圧をＳＶＣＣ、低電圧側の電源
電圧をＶＣＣとするインバータであり、６４、６５はｐ
ＭＯＳトランジスタ、６６、６７はｎＭＯＳトランジス
タである。
【００６０】また、６８はレベル変換回路６０の出力
端、即ち、ノード６９のレベルを、Ｈレベル＝ＳＶＣ
Ｃ、Ｌレベル＝ＶＳＳに変換するレベル変換回路であ
り、７０、７１はｐＭＯＳトランジスタ、７２〜７７は
ｎＭＯＳトランジスタ、７８はＶＣＣ電源線である。
端、即ち、ノード６９のレベルを、Ｈレベル＝ＳＶＣ
Ｃ、Ｌレベル＝ＶＳＳに変換するレベル変換回路であ
り、７０、７１はｐＭＯＳトランジスタ、７２〜７７は
ｎＭＯＳトランジスタ、７８はＶＣＣ電源線である。
【００６１】また、７９はレベル変換回路６８の出力
端、即ち、ノード８０のレベルを、Ｈレベル＝ＶＣＣ、
Ｌレベル＝０［Ｖ］に変換するレベル変換回路をなすイ
ンバータであり、８１はＶＣＣ電源線、８２はｐＭＯＳ
トランジスタ、８３はｎＭＯＳトランジスタである。
端、即ち、ノード８０のレベルを、Ｈレベル＝ＶＣＣ、
Ｌレベル＝０［Ｖ］に変換するレベル変換回路をなすイ
ンバータであり、８１はＶＣＣ電源線、８２はｐＭＯＳ
トランジスタ、８３はｎＭＯＳトランジスタである。
【００６２】ここに、図８は、試験モード設定信号検出
回路３６及び試験機能活性化信号発生回路３７の動作を
示す波形図であり、実線８４は試験モード設定信号、実
線８５はノード６１のレベル、実線８６はノード８７の
レベル、実線８８はノード６９のレベル、実線８９はノ
ード９０のレベル、実線９１はノード８０のレベル、実
線９２はノード９３のレベルを示している。
回路３６及び試験機能活性化信号発生回路３７の動作を
示す波形図であり、実線８４は試験モード設定信号、実
線８５はノード６１のレベル、実線８６はノード８７の
レベル、実線８８はノード６９のレベル、実線８９はノ
ード９０のレベル、実線９１はノード８０のレベル、実
線９２はノード９３のレベルを示している。
【００６３】また、図９は通常動作時における試験モー
ド設定信号検出回路３６及び試験機能活性化信号発生回
路３７の動作を示す回路図、図１０は試験モード設定信
号がアドレス信号入力端子４１に入力された場合の試験
モード設定信号検出回路３６及び試験機能活性化信号発
生回路３７の動作を示す回路図である。
ド設定信号検出回路３６及び試験機能活性化信号発生回
路３７の動作を示す回路図、図１０は試験モード設定信
号がアドレス信号入力端子４１に入力された場合の試験
モード設定信号検出回路３６及び試験機能活性化信号発
生回路３７の動作を示す回路図である。
【００６４】即ち、図５に示す試験モード設定信号検出
回路３６及び試験機能活性化信号発生回路３７では、Ｓ
ＶＣＣ線４３及びＶＣＣ電源線５８、７８、８１が完全
に立ち上がり、ｎＭＯＳトランジスタ５８、７２、８０
＝ＯＮとなっている場合において、通常動作時、即ち、
図９に示すように、アドレス信号入力端子４１にＨレベ
ルを５［Ｖ］、Ｌレベルを０［Ｖ］とするアドレス信号
Ａｉが入力される場合、ｎＭＯＳトランジスタ５６のゲ
ート・ソース間電圧は、しきい値ＶＴＨ以上とはならな
いので、ｎＭＯＳトランジスタ５６＝ＯＦＦ、ノード６
１＝ＳＶＣＣとなる。このＳＶＣＣは、レベル変換回路
６０において、試験モード設定信号検出信号とは認識さ
れない。
回路３６及び試験機能活性化信号発生回路３７では、Ｓ
ＶＣＣ線４３及びＶＣＣ電源線５８、７８、８１が完全
に立ち上がり、ｎＭＯＳトランジスタ５８、７２、８０
＝ＯＮとなっている場合において、通常動作時、即ち、
図９に示すように、アドレス信号入力端子４１にＨレベ
ルを５［Ｖ］、Ｌレベルを０［Ｖ］とするアドレス信号
Ａｉが入力される場合、ｎＭＯＳトランジスタ５６のゲ
ート・ソース間電圧は、しきい値ＶＴＨ以上とはならな
いので、ｎＭＯＳトランジスタ５６＝ＯＦＦ、ノード６
１＝ＳＶＣＣとなる。このＳＶＣＣは、レベル変換回路
６０において、試験モード設定信号検出信号とは認識さ
れない。
【００６５】この結果、レベル変換回路６０において
は、ｐＭＯＳトランジスタ６４＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ６６＝ＯＮ、ノード８７＝ＶＣＣ、ｐＭＯＳト
ランジスタ６５＝ＯＮ、ｎＭＯＳトランジスタ６７＝Ｏ
ＦＦ、ノード６９＝ＳＶＣＣとなる。
は、ｐＭＯＳトランジスタ６４＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ６６＝ＯＮ、ノード８７＝ＶＣＣ、ｐＭＯＳト
ランジスタ６５＝ＯＮ、ｎＭＯＳトランジスタ６７＝Ｏ
ＦＦ、ノード６９＝ＳＶＣＣとなる。
【００６６】そこで、レベル変換回路６８においては、
ｐＭＯＳトランジスタ７０＝ＯＦＦ、ｎＭＯＳトランジ
スタ７４＝ＯＮ、ｐＭＯＳトランジスタ７１＝ＯＮ、ｎ
ＭＯＳトランジスタ７５＝ＯＦＦとなり、ノード８０＝
ＳＶＣＣ、ｎＭＯＳトランジスタ７６＝ＯＮ、ノード９
０＝０［Ｖ］、ｎＭＯＳトランジスタ７７＝ＯＦＦとな
る。
ｐＭＯＳトランジスタ７０＝ＯＦＦ、ｎＭＯＳトランジ
スタ７４＝ＯＮ、ｐＭＯＳトランジスタ７１＝ＯＮ、ｎ
ＭＯＳトランジスタ７５＝ＯＦＦとなり、ノード８０＝
ＳＶＣＣ、ｎＭＯＳトランジスタ７６＝ＯＮ、ノード９
０＝０［Ｖ］、ｎＭＯＳトランジスタ７７＝ＯＦＦとな
る。
【００６７】この結果、インバータ７９においては、ｐ
ＭＯＳトランジスタ８２＝ＯＦＦ、ｎＭＯＳトランジス
タ８３＝ＯＮとなり、ノード９３＝Ｌレベルとなり、試
験機能活性化信号は出力されない。
ＭＯＳトランジスタ８２＝ＯＦＦ、ｎＭＯＳトランジス
タ８３＝ＯＮとなり、ノード９３＝Ｌレベルとなり、試
験機能活性化信号は出力されない。
【００６８】これに対して、図１０に示すように、アド
レス信号入力端子４１にＳＶＣＣ以上の電圧からなる試
験モード設定信号が入力されると、ｎＭＯＳトランジス
タ５６のゲート・ソース間電圧は、しきい値ＶＴＨ以上
となり、ｎＭＯＳトランジスタ５６＝ＯＮとなる。
レス信号入力端子４１にＳＶＣＣ以上の電圧からなる試
験モード設定信号が入力されると、ｎＭＯＳトランジス
タ５６のゲート・ソース間電圧は、しきい値ＶＴＨ以上
となり、ｎＭＯＳトランジスタ５６＝ＯＮとなる。
【００６９】この結果、ノード６１はＶＣＣよりも若干
高い電圧ＶＣＣ＋αとなり、本実施例においては、この
ＶＣＣ＋αがレベル変換回路６０において試験モード設
定信号検出信号と認識される。
高い電圧ＶＣＣ＋αとなり、本実施例においては、この
ＶＣＣ＋αがレベル変換回路６０において試験モード設
定信号検出信号と認識される。
【００７０】そこで、レベル変換回路６０においては、
ｐＭＯＳトランジスタ６４＝ＯＮ、ｎＭＯＳトランジス
タ６６＝ＯＦＦ、ノード８７＝ＳＶＣＣ、ｐＭＯＳトラ
ンジスタ６５＝ＯＦＦ、ｎＭＯＳトランジスタ６７＝Ｏ
Ｎで、ノード６９＝ＶＣＣとなる。
ｐＭＯＳトランジスタ６４＝ＯＮ、ｎＭＯＳトランジス
タ６６＝ＯＦＦ、ノード８７＝ＳＶＣＣ、ｐＭＯＳトラ
ンジスタ６５＝ＯＦＦ、ｎＭＯＳトランジスタ６７＝Ｏ
Ｎで、ノード６９＝ＶＣＣとなる。
【００７１】この結果、レベル変換回路６８において
は、ｐＭＯＳトランジスタ７０＝ＯＮ、ｎＭＯＳトラン
ジスタ７４＝ＯＦＦ、ｐＭＯＳトランジスタ７１＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ７５＝ＯＮとなり、ノード９
０＝ＳＶＣＣ、ｎＭＯＳトランジスタ７７＝ＯＮ、ノー
ド８０＝０［Ｖ］、ｎＭＯＳトランジスタ７６＝ＯＦＦ
となる。
は、ｐＭＯＳトランジスタ７０＝ＯＮ、ｎＭＯＳトラン
ジスタ７４＝ＯＦＦ、ｐＭＯＳトランジスタ７１＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ７５＝ＯＮとなり、ノード９
０＝ＳＶＣＣ、ｎＭＯＳトランジスタ７７＝ＯＮ、ノー
ド８０＝０［Ｖ］、ｎＭＯＳトランジスタ７６＝ＯＦＦ
となる。
【００７２】この結果、インバータ７９においては、ｐ
ＭＯＳトランジスタ８２＝ＯＮ、ｎＭＯＳトランジスタ
８３＝ＯＦＦとなり、ノード９３＝Ｈレベルとなり、こ
のＨレベル電圧が試験機能活性化信号として試験制御信
号発生回路３８（図４参照）に供給される。
ＭＯＳトランジスタ８２＝ＯＮ、ｎＭＯＳトランジスタ
８３＝ＯＦＦとなり、ノード９３＝Ｈレベルとなり、こ
のＨレベル電圧が試験機能活性化信号として試験制御信
号発生回路３８（図４参照）に供給される。
【００７３】ここに、本実施例が内蔵する試験モード設
定信号検出回路３６においては、通常信号は、ｎＭＯＳ
トランジスタ５６のゲートに入力されるように構成され
ているので、試験モード設定信号の電圧を入力初段回路
の破壊を招かない電圧とした場合においても、通常信号
により入力リークが発生することがない。
定信号検出回路３６においては、通常信号は、ｎＭＯＳ
トランジスタ５６のゲートに入力されるように構成され
ているので、試験モード設定信号の電圧を入力初段回路
の破壊を招かない電圧とした場合においても、通常信号
により入力リークが発生することがない。
【００７４】また、製造工程のバラツキによってｎＭＯ
Ｓトランジスタのしきい値に変動が生じた場合において
も、試験モード設定信号検出回路３６のしきい値の変動
は、ｎＭＯＳトランジスタ１個分の変動でしかなく、従
来例のように試験モード設定信号検出回路３６のしきい
値の変動が拡大されることはない。
Ｓトランジスタのしきい値に変動が生じた場合において
も、試験モード設定信号検出回路３６のしきい値の変動
は、ｎＭＯＳトランジスタ１個分の変動でしかなく、従
来例のように試験モード設定信号検出回路３６のしきい
値の変動が拡大されることはない。
【００７５】このように、本実施例によれば、しきい値
が製造工程のバラツキに依らず安定しており、試験モー
ド設定信号の電圧を入力初段回路の破壊を招かない電圧
とした場合においても、入力リークの発生がないように
した試験モード設定信号検出回路を内蔵しているので、
歩留まりを向上させることができると共に、安定した動
作を確保することができる。
が製造工程のバラツキに依らず安定しており、試験モー
ド設定信号の電圧を入力初段回路の破壊を招かない電圧
とした場合においても、入力リークの発生がないように
した試験モード設定信号検出回路を内蔵しているので、
歩留まりを向上させることができると共に、安定した動
作を確保することができる。
【００７６】
【発明の効果】本発明によれば、通常動作時に外部端子
（１４）に入力される通常信号は、試験モード設定信号
検出回路（１６）においては、ＭＯＳトランジスタのゲ
ートに入力されるように構成したことにより、試験モー
ド設定信号の電圧を入力初段回路の破壊を招かない電圧
とした場合においても、通常信号によって入力リークが
発生することが防止されるので、歩留まりの向上を図る
ことができると共に、製造工程のバラツキによってＭＯ
Ｓトランジスタのしきい値に変動が生じた場合において
も、試験モード設定信号検出回路（１６）のしきい値の
変動は、ＭＯＳトランジスタ１個分の変動でしかなく、
従来例のように試験モード設定信号検出回路（１６）の
しきい値の変動が拡大されることはないので、安定した
動作を確保することができる。
（１４）に入力される通常信号は、試験モード設定信号
検出回路（１６）においては、ＭＯＳトランジスタのゲ
ートに入力されるように構成したことにより、試験モー
ド設定信号の電圧を入力初段回路の破壊を招かない電圧
とした場合においても、通常信号によって入力リークが
発生することが防止されるので、歩留まりの向上を図る
ことができると共に、製造工程のバラツキによってＭＯ
Ｓトランジスタのしきい値に変動が生じた場合において
も、試験モード設定信号検出回路（１６）のしきい値の
変動は、ＭＯＳトランジスタ１個分の変動でしかなく、
従来例のように試験モード設定信号検出回路（１６）の
しきい値の変動が拡大されることはないので、安定した
動作を確保することができる。
【図１】本発明の原理説明図（その１）である。
【図２】本発明が内蔵する試験モード設定信号検出回路
の入出力特性を示す波形図である。
の入出力特性を示す波形図である。
【図３】本発明の原理説明図（その２）である。
【図４】本発明の一実施例（ＤＲＡＭ）の要部を示すブ
ロック図である。
ロック図である。
【図５】本発明の一実施例が内蔵する試験モード設定信
号検出回路及び試験機能活性化信号発生回路を示す回路
図である。
号検出回路及び試験機能活性化信号発生回路を示す回路
図である。
【図６】図５に示す試験機能活性化信号発生回路を構成
するＳＶＣＣ発生回路を示す回路図である。
するＳＶＣＣ発生回路を示す回路図である。
【図７】図６に示すＳＶＣＣ発生回路の動作を示す波形
図である。
図である。
【図８】図５に示す試験モード設定信号検出回路及び試
験機能活性化信号発生回路の動作を示す波形図である。
験機能活性化信号発生回路の動作を示す波形図である。
【図９】通常動作時における図５に示す試験モード設定
信号検出回路及び試験機能活性化信号発生回路の動作を
示す回路図である。
信号検出回路及び試験機能活性化信号発生回路の動作を
示す回路図である。
【図１０】アドレス信号入力端子に試験モード設定信号
が入力された場合における図５に示す試験モード設定信
号検出回路及び試験機能活性化信号発生回路の動作を示
す回路図である。
が入力された場合における図５に示す試験モード設定信
号検出回路及び試験機能活性化信号発生回路の動作を示
す回路図である。
【図１１】従来の半導体集積回路の一例の要部を示すブ
ロック図である。
ロック図である。
【図１２】図１１に示す半導体集積回路が内蔵する試験
モード設定信号検出回路及び試験機能活性化信号発生回
路を示す回路図である。
モード設定信号検出回路及び試験機能活性化信号発生回
路を示す回路図である。
【図１３】図１２に示す試験モード設定信号検出回路の
入力リーク特性を示す図である。
入力リーク特性を示す図である。
１３ 半導体集積回路本体 １４ 外部端子 １５ 入力初段回路 １６ 試験モード設定信号検出回路 １７ 電圧Ｖ１を供給する電圧供給線 １８ 電圧Ｖ４を供給する電圧供給線 １９ ＭＯＳトランジスタ ２０ 負荷素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 21/822 27/04 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｔ
Claims (3)
- 【請求項１】通常動作時には、高電位を第１の電圧（Ｖ
１）、低電位を前記第１の電圧（Ｖ１）よりも低い第２
の電圧（Ｖ２）とする通常信号が入力され、試験モード
設定時には、前記第１の電圧（Ｖ１）にＭＯＳトランジ
スタのしきい値を加えた電圧以上の第３の電圧（Ｖ３）
からなる試験モード設定信号が入力される外部端子（１
４）に制御電極（１９Ａ）を接続され、前記第１の電圧
（Ｖ１）を供給する第１の電圧供給線（１７）に一方の
被制御電極（１９Ｂ）を接続されたＭＯＳトランジスタ
（１９）と、前記第１の電圧（Ｖ１）にＭＯＳトランジ
スタのしきい値を加えた電圧以上の第４の電圧（Ｖ４）
を供給する第２の電圧供給線（１８）に一端（２０Ａ）
を接続され、前記ＭＯＳトランジスタ（１９）の他方の
被制御電極（１９Ｃ）に他端（２０Ｂ）を接続された負
荷素子（２０）とを設け、前記ＭＯＳトランジスタ（１
９）の他方の被制御電極（１９Ｃ）と前記負荷素子（２
０）の他端（２０Ｂ）との接続点（２１）に試験モード
設定信号検出信号を得るようにされた試験モード設定信
号検出回路（１６）を設けて構成されていることを特徴
とする半導体集積回路。 - 【請求項２】前記試験モード設定検出回路（１６）の後
段に、前記ＭＯＳトランジスタ（１９）の他方の被制御
電極（１９Ｃ）と前記負荷素子（２０）の他端（２０
Ｂ）との接続点（２１）のレベルを内部回路の論理レベ
ルに変換するレベル変換回路からなる試験機能活性化信
号発生回路（２２）を設けて構成されていることを特徴
とする請求項１記載の半導体集積回路。 - 【請求項３】前記試験機能活性化信号発生回路（２２）
は、前記ＭＯＳトランジスタ（１９）の他方の被制御電
極（１９Ｃ）と前記負荷素子（２０）の他端（２０Ｂ）
との接続点（２１）のレベルを、高電位を前記第４の電
圧（Ｖ４）、低電位を前記第１の電圧（Ｖ１）とするレ
ベルに変換する第１のレベル変換回路と、この第１のレ
ベル変換回路の出力を、高電位を前記第４の電圧（Ｖ
４）、低電位を前記第２の電圧（Ｖ２）とするレベルに
変換する第２のレベル変換回路と、この第２のレベル変
換回路の出力を、高電位を前記第１の電圧（Ｖ１）、低
電位を前記第２の電圧（Ｖ２）とするレベルに変換する
第３のレベル変換回路とを設けて構成されていることを
特徴とする請求項２記載の半導体集積回路。
Priority Applications (4)
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|---|---|---|---|
| JP5146112A JPH0712902A (ja) | 1993-06-17 | 1993-06-17 | 半導体集積回路 |
| US08/241,466 US5420869A (en) | 1993-06-17 | 1994-05-11 | Semiconductor integrated circuit device |
| EP94107617A EP0629951A1 (en) | 1993-06-17 | 1994-05-17 | Semiconductor integrated circuit with a test mode |
| KR1019940010874A KR950001862A (ko) | 1993-06-17 | 1994-05-19 | 반도체 집적 회로 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5146112A JPH0712902A (ja) | 1993-06-17 | 1993-06-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0712902A true JPH0712902A (ja) | 1995-01-17 |
Family
ID=15400429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5146112A Withdrawn JPH0712902A (ja) | 1993-06-17 | 1993-06-17 | 半導体集積回路 |
Country Status (4)
| Country | Link |
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| EP (1) | EP0629951A1 (ja) |
| JP (1) | JPH0712902A (ja) |
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Cited By (1)
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-
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- 1994-05-11 US US08/241,466 patent/US5420869A/en not_active Expired - Fee Related
- 1994-05-17 EP EP94107617A patent/EP0629951A1/en not_active Withdrawn
- 1994-05-19 KR KR1019940010874A patent/KR950001862A/ko active IP Right Grant
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|---|---|---|---|---|
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|---|---|
| EP0629951A1 (en) | 1994-12-21 |
| KR950001862A (ko) | 1995-01-04 |
| US5420869A (en) | 1995-05-30 |
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