JPS62217714A - 高電圧検出回路 - Google Patents
高電圧検出回路Info
- Publication number
- JPS62217714A JPS62217714A JP61059468A JP5946886A JPS62217714A JP S62217714 A JPS62217714 A JP S62217714A JP 61059468 A JP61059468 A JP 61059468A JP 5946886 A JP5946886 A JP 5946886A JP S62217714 A JPS62217714 A JP S62217714A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- special mode
- power supply
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 title claims description 43
- 239000004065 semiconductor Substances 0.000 claims description 26
- 230000000903 blocking effect Effects 0.000 claims description 23
- 230000004913 activation Effects 0.000 claims description 18
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000003205 muscle Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Measurement Of Current Or Voltage (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要）
半導体装置に組込まれ、該半導体装置の入力端子に通常
の入力電圧よりも高い特別モード用電圧が印加されたと
き特別モード起動用信号が発生される高電圧検出回路で
あって、ブロック用トランジスタと閾値判別回路との間
に所定の電圧を降下させるレベルシフト手段を設けるこ
とにより、電源投入時における電源電圧の立上り特性の
ために入力端子に印加される通常の入力電圧を特別モー
ド用電圧と判断して特別モード起動用信号を発注すると
いった誤動作をなくすことを可能とする。
の入力電圧よりも高い特別モード用電圧が印加されたと
き特別モード起動用信号が発生される高電圧検出回路で
あって、ブロック用トランジスタと閾値判別回路との間
に所定の電圧を降下させるレベルシフト手段を設けるこ
とにより、電源投入時における電源電圧の立上り特性の
ために入力端子に印加される通常の入力電圧を特別モー
ド用電圧と判断して特別モード起動用信号を発注すると
いった誤動作をなくすことを可能とする。
本発明は高電圧検出回路に関し、特に、半導体装置に組
込まれ、該半導体装置の入力端子に通常の入力電圧より
も高い特別モード用電圧が印加されたとき特別モード起
動用信号が発生される高電圧検出回路に関する。
込まれ、該半導体装置の入力端子に通常の入力電圧より
も高い特別モード用電圧が印加されたとき特別モード起
動用信号が発生される高電圧検出回路に関する。
第４図は高電圧検出回路が組込まれた半導体装置を示す
ブロック図である。
ブロック図である。
半導体装置３０の入力端子３２には通常モード用回路３
４を介して半導体回路３５が接続されているが、さらに
高電圧検出回路３１が接続されている。この高電圧検出
回路３１は、入力端子３２に印加される電圧が通常の入
力電圧よりも高い特別モード用電圧のときに特別モード
起動用信号を発生して特別モード用回路３３を起動して
、半導体回路３５を特別モード（例えば、試験モード）
に設定するためのものである。
４を介して半導体回路３５が接続されているが、さらに
高電圧検出回路３１が接続されている。この高電圧検出
回路３１は、入力端子３２に印加される電圧が通常の入
力電圧よりも高い特別モード用電圧のときに特別モード
起動用信号を発生して特別モード用回路３３を起動して
、半導体回路３５を特別モード（例えば、試験モード）
に設定するためのものである。
第５図は従来の高電圧検出回路の一例を示す回路図であ
る。
る。
上述したように、高電圧検出回路は半導体装置に組込ま
れるもので、該半導体装置の入力端子１２に通常の入力
電圧（例えば、５Ｖ）よりも高い特別モード用電圧（例
えば、８Ｖ）が印加されたとき特別モード起動用信号８
０′ （高レベルの信号）を発生して前記半導体装置を
特別なモード（例えば、試験モード）に設定するもので
ある。
れるもので、該半導体装置の入力端子１２に通常の入力
電圧（例えば、５Ｖ）よりも高い特別モード用電圧（例
えば、８Ｖ）が印加されたとき特別モード起動用信号８
０′ （高レベルの信号）を発生して前記半導体装置を
特別なモード（例えば、試験モード）に設定するもので
ある。
入力端子１２にはｐ型Ｍｉｓトランジスタであるリーク
電流遮断用トランジスタＱ１１のソースが接続され、ま
た、リーク電流遮断用トランジスタＱ１１のゲートとド
レインはｐ型ＭｉｓトランジスタＱ、３のソースに共通
接続されている。このｐ型ＭＩＳトランジスタＱ１．の
ゲートおよびドレインはｎ型ＭＩＳトランジスタＱ１４
のゲートおよびドレインとそれぞれ共通接続され、また
、ｎ型ＭＩＳトランジスタＱ１４のソースは接地されて
いる。
電流遮断用トランジスタＱ１１のソースが接続され、ま
た、リーク電流遮断用トランジスタＱ１１のゲートとド
レインはｐ型ＭｉｓトランジスタＱ、３のソースに共通
接続されている。このｐ型ＭＩＳトランジスタＱ１．の
ゲートおよびドレインはｎ型ＭＩＳトランジスタＱ１４
のゲートおよびドレインとそれぞれ共通接続され、また
、ｎ型ＭＩＳトランジスタＱ１４のソースは接地されて
いる。
両トランジスタＱＩ３およびＱ１４の共通ドレイン出力
はｐ型ＭＩＳトランジスタＱＩＳＩとｎ型ＭＩＳトラン
ジスタＱ、Ｓｚからなる第１のインバータ１５の共通ゲ
ートに供給され、また、第１のインバータ１５の共通ド
レイン出力はｐ型ＭＩＳトランジスタＱ、、、とｎ型Ｍ
ＩＳＩ−ランジスタＱ１６□からなる第２のインバータ
１６の共通ゲートに供給されている。そして、第２のイ
ンバータ１６の共通ドレイン出力は高電圧検出回路の出
力となる。
はｐ型ＭＩＳトランジスタＱＩＳＩとｎ型ＭＩＳトラン
ジスタＱ、Ｓｚからなる第１のインバータ１５の共通ゲ
ートに供給され、また、第１のインバータ１５の共通ド
レイン出力はｐ型ＭＩＳトランジスタＱ、、、とｎ型Ｍ
ＩＳＩ−ランジスタＱ１６□からなる第２のインバータ
１６の共通ゲートに供給されている。そして、第２のイ
ンバータ１６の共通ドレイン出力は高電圧検出回路の出
力となる。
ここで、第１のインバータ１５および第２のインバータ
１６において、トランジスタＱＩｓＩおよびＱＩ６１の
ソースには電源電圧が印加され、また、トランジスタＱ
、ｓ２およびＱ０２のソースは接地されている。
１６において、トランジスタＱＩｓＩおよびＱＩ６１の
ソースには電源電圧が印加され、また、トランジスタＱ
、ｓ２およびＱ０２のソースは接地されている。
上述した従来の高電圧検出回路は、入力端子１２に通常
の入力電圧（定常時の電源電圧Ｖｃｃに等しい）が印加
されているときは、トランジスタＱ１３のソースに印加
される電圧はゲートに印加される定常時の電源電圧Ｖｃ
ｃよりも低いのでトランジスタＱ１３はカットオフし、
また、トランジスタＱＩ４はオンする。そのため、両ト
ランジスタＱ１３およびＱ１０の共通ドレイン出力は低
レベルとなり、この低レベルの出力が共通ゲートに供給
された第■のインバータ１５の共通ドレイン出力は高レ
ベルとなる。そして、この高レベルの出力が共通ゲート
に供給された第２のインバータ１６の共通ドレイン出力
は低レベルとなって特別モード起動用信号８０′は発生
されない。
の入力電圧（定常時の電源電圧Ｖｃｃに等しい）が印加
されているときは、トランジスタＱ１３のソースに印加
される電圧はゲートに印加される定常時の電源電圧Ｖｃ
ｃよりも低いのでトランジスタＱ１３はカットオフし、
また、トランジスタＱＩ４はオンする。そのため、両ト
ランジスタＱ１３およびＱ１０の共通ドレイン出力は低
レベルとなり、この低レベルの出力が共通ゲートに供給
された第■のインバータ１５の共通ドレイン出力は高レ
ベルとなる。そして、この高レベルの出力が共通ゲート
に供給された第２のインバータ１６の共通ドレイン出力
は低レベルとなって特別モード起動用信号８０′は発生
されない。
次に、入力端子１２に通常の入力電圧よりも高い特別モ
ード用電圧が印加されると、トランジスタＱｌｆｆのソ
ースに印加される電圧がゲートに印加される定常時の電
源電圧ＶｃｃよりもトランジスタＱｌｆｆの闇値電圧以
上高くなるためトランジスタＱＩ！はオンし、また、ト
ランジスタＱＩ４はカットオフする。そのため、両トラ
ンジスタＱｌｆｆおよびＱ１０の共通ドレイン出力は高
レベルとなる。この高レベルの共通ドレイン出力は第１
のインバータ１５の共通ゲートに供給されるが、第１の
インバータ１５のトランジスタＱＩ５１のソースに印加
される電圧は、ゲートに印加される電圧（トランジスタ
ＱＩ！およびｑ＋ａの共通ドレイン出力の電圧）よりも
トランジスタＱＩＳＩの闇値電圧以上高い電圧ではない
ためにトランジスタＱ 、 ｓ’ 、はカソトオフし、
また、トランジスタＱ、、２はオンする。これにより第
１のインバータ１５の共通ドレイン出力は低レベルとな
り、この低レベルの出力が共通ゲートに供給された第２
のインバータ１６の共通ドレイン出力は高レベルとなり
、特別モード起動用信号３０Ｌが発生されることになる
。
ード用電圧が印加されると、トランジスタＱｌｆｆのソ
ースに印加される電圧がゲートに印加される定常時の電
源電圧ＶｃｃよりもトランジスタＱｌｆｆの闇値電圧以
上高くなるためトランジスタＱＩ！はオンし、また、ト
ランジスタＱＩ４はカットオフする。そのため、両トラ
ンジスタＱｌｆｆおよびＱ１０の共通ドレイン出力は高
レベルとなる。この高レベルの共通ドレイン出力は第１
のインバータ１５の共通ゲートに供給されるが、第１の
インバータ１５のトランジスタＱＩ５１のソースに印加
される電圧は、ゲートに印加される電圧（トランジスタ
ＱＩ！およびｑ＋ａの共通ドレイン出力の電圧）よりも
トランジスタＱＩＳＩの闇値電圧以上高い電圧ではない
ためにトランジスタＱ 、 ｓ’ 、はカソトオフし、
また、トランジスタＱ、、２はオンする。これにより第
１のインバータ１５の共通ドレイン出力は低レベルとな
り、この低レベルの出力が共通ゲートに供給された第２
のインバータ１６の共通ドレイン出力は高レベルとなり
、特別モード起動用信号３０Ｌが発生されることになる
。
上述したように、従来の高電圧検出回路は定常時の電源
電圧Ｖｃｃが印加されている場合には、入力端子１２に
印加される電圧が特別モード用電圧か通常の入力端子か
によって、特別モード起動用信号を発生するか発生しな
いかの識別が正確に行われている。
電圧Ｖｃｃが印加されている場合には、入力端子１２に
印加される電圧が特別モード用電圧か通常の入力端子か
によって、特別モード起動用信号を発生するか発生しな
いかの識別が正確に行われている。
しかし、従来の高電圧検出回路は、入力端子１２に通常
の電源電圧が印加されたままの状態で電源が投入される
と、電源電圧の立上り特性のために入力端子１２に印加
された通常の電源電圧を特別モード用電源と誤って判断
し、特別モード起動用信号８０′を発生してしまうこと
がある。
の電源電圧が印加されたままの状態で電源が投入される
と、電源電圧の立上り特性のために入力端子１２に印加
された通常の電源電圧を特別モード用電源と誤って判断
し、特別モード起動用信号８０′を発生してしまうこと
がある。
第６図は第５図の高電圧検出回路における電源投入時の
波形図である。
波形図である。
電源電圧はａ′で示されるように電源投入時ｔ ０１の
直後に定常時の電源電圧Ｖｃｃとなることができず、電
源投入時ｔ 、 ｌから定常電圧Ｖｃｃの発生開始時１
、 ／まで連続的に上昇する立上り特性を示す。
直後に定常時の電源電圧Ｖｃｃとなることができず、電
源投入時ｔ 、 ｌから定常電圧Ｖｃｃの発生開始時１
、 ／まで連続的に上昇する立上り特性を示す。
Ｃ′で示される特別モード用電圧■、′ばｂ′で示され
る通常の入力電圧（定常時の電源電圧ＶＣＣに等しい）
よりも高い。具体的に、特別モード用電圧■、′は前記
トランジスタＱ１３のソースに印加される電圧がゲート
に印加される定常時の電源電圧Ｖｃｃよりもトランジス
タＱｌｆｆの闇値電圧以上高くなるような入力端子１２
に印加される電圧である。
る通常の入力電圧（定常時の電源電圧ＶＣＣに等しい）
よりも高い。具体的に、特別モード用電圧■、′は前記
トランジスタＱ１３のソースに印加される電圧がゲート
に印加される定常時の電源電圧Ｖｃｃよりもトランジス
タＱｌｆｆの闇値電圧以上高くなるような入力端子１２
に印加される電圧である。
ところで、電源電圧は電源投入時ｔ ０１から定常電圧
Ｖｃｃの発生開始時ｔ３まで連続的に上昇するが、入力
端子１２に印加された通常の入力電圧は時間ｔ。′から
ｔ ２＋まで特別モード用電圧と判断される。すなわち
、入力端子工２に印加された通常の入力電圧はリーク電
流遮断用トランジスタＱ１１を介してトランジスタＱＩ
３のソースに印加されるが、このトランジスタＱ１２の
ソースに印加された電圧がゲートに印加された立上り特
性を示す電源電圧よりもトランジスタＱ１３の閾値電圧
以上高い時間ｔ０からｔ２までトランジスタＱＩ３はオ
ン状態となっている。■２′はトランジスタＱ１３のソ
ースに印加された電圧がゲートに印加された電源電圧よ
りもトランジスタＱｌｆｆの闇値電圧だけ高いときの電
源電圧である。また、■１′はインバータの動作可能電
圧であり、電源電圧がこの動作可能電圧■、？より高く
ないと特別モード起動用信号８０′が発生しないので、
時間ｔ 、 Ｉからｔ２まで誤った特別モード起動用信
号８０′が発生されることになる。
Ｖｃｃの発生開始時ｔ３まで連続的に上昇するが、入力
端子１２に印加された通常の入力電圧は時間ｔ。′から
ｔ ２＋まで特別モード用電圧と判断される。すなわち
、入力端子工２に印加された通常の入力電圧はリーク電
流遮断用トランジスタＱ１１を介してトランジスタＱＩ
３のソースに印加されるが、このトランジスタＱ１２の
ソースに印加された電圧がゲートに印加された立上り特
性を示す電源電圧よりもトランジスタＱ１３の閾値電圧
以上高い時間ｔ０からｔ２までトランジスタＱＩ３はオ
ン状態となっている。■２′はトランジスタＱ１３のソ
ースに印加された電圧がゲートに印加された電源電圧よ
りもトランジスタＱｌｆｆの闇値電圧だけ高いときの電
源電圧である。また、■１′はインバータの動作可能電
圧であり、電源電圧がこの動作可能電圧■、？より高く
ないと特別モード起動用信号８０′が発生しないので、
時間ｔ 、 Ｉからｔ２まで誤った特別モード起動用信
号８０′が発生されることになる。
このように、従来の高電圧検出回路は入力端子１２に通
常の電源電圧が印加されたままの状態で電源が投入され
ると、誤まって特別モード起動用信号Ｓ。′が発生され
、高電圧検出回路が組込まれた半導体装置は通常のモー
ドとは全く異なった特別のモード、例えば、製造工場で
半導体装置を試験するためのモードになってしまうこと
がある。
常の電源電圧が印加されたままの状態で電源が投入され
ると、誤まって特別モード起動用信号Ｓ。′が発生され
、高電圧検出回路が組込まれた半導体装置は通常のモー
ドとは全く異なった特別のモード、例えば、製造工場で
半導体装置を試験するためのモードになってしまうこと
がある。
本発明は、上述した従来形の高電圧検出回路に鑑み、ブ
ロック用トランジスタと閾値判別回路との間に所定の電
圧を降下させるレベルシフト手段を設けることにより、
電源投入時における電源電圧の立上り特性のために、入
力端子に印加された通常の入力電圧を特別モード用電圧
と判断して特別モード起動用信号を発生するといった誤
動作をなくすことを目的する。
ロック用トランジスタと閾値判別回路との間に所定の電
圧を降下させるレベルシフト手段を設けることにより、
電源投入時における電源電圧の立上り特性のために、入
力端子に印加された通常の入力電圧を特別モード用電圧
と判断して特別モード起動用信号を発生するといった誤
動作をなくすことを目的する。
高電圧検出回路は半導体装置に組込まれ、該半導体装置
の入力端子に通常の入力電圧よりも高い特別モード用電
圧が印加されたとき特別モード起動用信号が発生される
もので、第１図はこの本発明に係る高電圧検出回路の原
理ブロック図である。
の入力端子に通常の入力電圧よりも高い特別モード用電
圧が印加されたとき特別モード起動用信号が発生される
もので、第１図はこの本発明に係る高電圧検出回路の原
理ブロック図である。
第１図において、高電圧検出回路は、第１の電源ライン
７と、第２の電源ライン８と、半導体装置の入力端子２
に第１の端子が接続され前記第１の電源ライン７に第２
の端子が接続されたブロック用トランジスタ３と、該ブ
ロック用トランジスタ３の第３の端子に一端が接続され
前記第２の電源ライン８に他端が接続された抵抗手段６
と、前記レベルシフト手段４の他端と前記抵抗手段６の
一端に共通に接続された閾値判別回路５と、を具備する
。
７と、第２の電源ライン８と、半導体装置の入力端子２
に第１の端子が接続され前記第１の電源ライン７に第２
の端子が接続されたブロック用トランジスタ３と、該ブ
ロック用トランジスタ３の第３の端子に一端が接続され
前記第２の電源ライン８に他端が接続された抵抗手段６
と、前記レベルシフト手段４の他端と前記抵抗手段６の
一端に共通に接続された閾値判別回路５と、を具備する
。
上述の構成を有する本発明の高電圧検出回路によれば、
電源投入時における電源電圧の立上り特性のために、ブ
ロック用トランジスタ３が入力端子２に印加されている
通常の入力電圧を特別モード用電圧としてオン状態にな
ったとしても、ブロック用トランジスタ３を通過した入
力電圧はレベルシフト手段４により所定の電圧だけ降下
されて閾値判別回路５に印加されるので、特別モード起
動用信号は発生されず、入力端子２に印加された通常の
入力電圧を特別モード用電圧と判断して特別モード起動
用信号を発生するといった誤動作をなくすことができる
。
電源投入時における電源電圧の立上り特性のために、ブ
ロック用トランジスタ３が入力端子２に印加されている
通常の入力電圧を特別モード用電圧としてオン状態にな
ったとしても、ブロック用トランジスタ３を通過した入
力電圧はレベルシフト手段４により所定の電圧だけ降下
されて閾値判別回路５に印加されるので、特別モード起
動用信号は発生されず、入力端子２に印加された通常の
入力電圧を特別モード用電圧と判断して特別モード起動
用信号を発生するといった誤動作をなくすことができる
。
以下、本発明に係る高電圧検出回路の一実施例を図面に
従って説明する。
従って説明する。
第２図は本発明の筋電圧検出回路の一実施例を示す回路
図であり、２は高電圧検出回路が組込まれた半導体装置
の入力端子、Ｑ３はブロック用トランジスタ、４はレベ
ルシフト手段、５は閾値判別回路である。
図であり、２は高電圧検出回路が組込まれた半導体装置
の入力端子、Ｑ３はブロック用トランジスタ、４はレベ
ルシフト手段、５は閾値判別回路である。
入力端子２にはｐ型ＭＩＳトランジスタであるリーク電
流遮断用トランジスタＱ１のソースが接続され、また、
リーク電流遮断用トランジスタＱ。
流遮断用トランジスタＱ１のソースが接続され、また、
リーク電流遮断用トランジスタＱ。
のゲートとドレインはｐ型Ｍ■Ｓトランジスタであるブ
ロック用トランジスタＱｘのソースに共通接続されてい
る。前記リーク電流遮断用トランジスタＱ、は高電圧検
出回路が組込まれた半導体装置のリーク電流を一定規格
内に収めるためのもので、このリーク電流遮断用トラン
ジスタＱ１により入力端子２に印加された電圧はトラン
ジスタＱ１の闇値電圧だけ降下され前記プロ・ツク用ト
ランジスタＱ３のソースに印加されることになる。
ロック用トランジスタＱｘのソースに共通接続されてい
る。前記リーク電流遮断用トランジスタＱ、は高電圧検
出回路が組込まれた半導体装置のリーク電流を一定規格
内に収めるためのもので、このリーク電流遮断用トラン
ジスタＱ１により入力端子２に印加された電圧はトラン
ジスタＱ１の闇値電圧だけ降下され前記プロ・ツク用ト
ランジスタＱ３のソースに印加されることになる。
ブロック用トランジスタＱ３のゲートには電源電圧が印
加されており、また、ブロック用トランジスタＱ３のド
レインはレベルシフト手段４を構成している初段のｎ型
ＭｉｓトランジスタＱ４Ｉのドレインおよびゲートに共
通接続されている。このブロック用トランジスタＱ、は
ソースに印加された電圧がゲートに印加された電圧より
もトランジスタＱ、の閾値電圧以上高いときにオンする
ものである。
加されており、また、ブロック用トランジスタＱ３のド
レインはレベルシフト手段４を構成している初段のｎ型
ＭｉｓトランジスタＱ４Ｉのドレインおよびゲートに共
通接続されている。このブロック用トランジスタＱ、は
ソースに印加された電圧がゲートに印加された電圧より
もトランジスタＱ、の閾値電圧以上高いときにオンする
ものである。
レベルシフト手段４は、前記初段のトランジスタＱ４１
と同様なｍ個のｎ型ＭＩＳＩ−ランジスタが直列に接続
されたもので、初段のトランジスタＱ４１のドレインお
よびゲートに共通に入力された電圧はレベルシフト手段
４を構成しているｍ個のトランジスタの闇値電圧の合計
骨だけ電圧を降下させて終段のトランジスタＱ４．のソ
ースからデプリーション型のｐ型ＭＩＳトランジスタＱ
６のドレインおよび閾値判別回路５に共通接続されてい
る。
と同様なｍ個のｎ型ＭＩＳＩ−ランジスタが直列に接続
されたもので、初段のトランジスタＱ４１のドレインお
よびゲートに共通に入力された電圧はレベルシフト手段
４を構成しているｍ個のトランジスタの闇値電圧の合計
骨だけ電圧を降下させて終段のトランジスタＱ４．のソ
ースからデプリーション型のｐ型ＭＩＳトランジスタＱ
６のドレインおよび閾値判別回路５に共通接続されてい
る。
閾値判別回路、、５はｐ型ＭＩＳＩ−ランジスタＣ１ｓ
＋とｎ型ＭＩＳトランジスタＱ、２からなる第１のイン
バータ５ａ並びにｐ型ＭＩＳＩ−ランジスタＱ、３とｎ
型ＭＩＳトランジスタＱ、４からなる第２のインバータ
５ｂとを有している。前記、レベルシフト手段４の出力
は第１のインバータ５ａの共通ゲートに供給され、また
、第１のインバータ５ａの共通ドレイン出力は第２のイ
ンバータ５ｂの共通ゲートに供給されている。そして、
第２のインバータ５ｂの共通ドレイン出力は高電圧検出
回路の出力となる。ここで、第１のインバータ５ａおよ
び第２のインバータ５ｂにおいて、トランジスタＱＳＩ
およびＱｓｚのソースには電源電圧が印加され、また、
トランジスタＱ、２およびＱ、４のソースは接地されて
いる。
＋とｎ型ＭＩＳトランジスタＱ、２からなる第１のイン
バータ５ａ並びにｐ型ＭＩＳＩ−ランジスタＱ、３とｎ
型ＭＩＳトランジスタＱ、４からなる第２のインバータ
５ｂとを有している。前記、レベルシフト手段４の出力
は第１のインバータ５ａの共通ゲートに供給され、また
、第１のインバータ５ａの共通ドレイン出力は第２のイ
ンバータ５ｂの共通ゲートに供給されている。そして、
第２のインバータ５ｂの共通ドレイン出力は高電圧検出
回路の出力となる。ここで、第１のインバータ５ａおよ
び第２のインバータ５ｂにおいて、トランジスタＱＳＩ
およびＱｓｚのソースには電源電圧が印加され、また、
トランジスタＱ、２およびＱ、４のソースは接地されて
いる。
デプリーショントランジスタＱ６のドレインは前記レベ
ルシフト手段４の終段トランジスタＱ４Ｍのソースおよ
び閾値判別回路５における第１のインバータ５ａの共通
ゲートに共通接続されているが、デプリーショントラン
ジスタＱ６のゲートとソースは接地されている。このデ
プリーショントランジスタＱ６はレベルシフト手段４の
出力が高レベルから低レベルに変化するときに不要な電
荷をアースに放出するためのものであり、他の抵抗手段
を用いることもできる。
ルシフト手段４の終段トランジスタＱ４Ｍのソースおよ
び閾値判別回路５における第１のインバータ５ａの共通
ゲートに共通接続されているが、デプリーショントラン
ジスタＱ６のゲートとソースは接地されている。このデ
プリーショントランジスタＱ６はレベルシフト手段４の
出力が高レベルから低レベルに変化するときに不要な電
荷をアースに放出するためのものであり、他の抵抗手段
を用いることもできる。
次に、上述した本発明の高電圧検出回路の動作について
説明する。
説明する。
まず、高電圧検出回路が組込まれた半導体装置を通常モ
ードで使用する場合、半導体装置の入力端子２には定常
時の電源電圧Ｖｃｃ（例えば、５Ｖ）と等しい電圧の通
常′の入力電圧が印加される。この入力端子２に印加さ
れた通常の入力電圧はリーク電流遮断用トランジスタＱ
、を介して該トランジスタＱ、の閾値電圧だけ電圧を降
下させてブロック用トランジスタＱ、のソースに印加さ
れる。
ードで使用する場合、半導体装置の入力端子２には定常
時の電源電圧Ｖｃｃ（例えば、５Ｖ）と等しい電圧の通
常′の入力電圧が印加される。この入力端子２に印加さ
れた通常の入力電圧はリーク電流遮断用トランジスタＱ
、を介して該トランジスタＱ、の閾値電圧だけ電圧を降
下させてブロック用トランジスタＱ、のソースに印加さ
れる。
ブロック用トランジスタＱ３は、そのソースに印加され
る電圧がそのゲートに印加される電圧よりもトランジス
タＱ、の閾値電圧以上高くないとオンしないために、ブ
ロック用トランジスタＱ３のゲートに定常時の電源電圧
が印加され入力端子２に通常の入力電圧が印加されてい
るとき該ブロック用トランジスタＱ３はカントオフする
。そのため、レベルシフト手段４における初段のトラン
ジスタＱ４１のドレインには電圧が印加されず、レベル
シフト手段４の終段トランジスタＱ４ｆｆｉのソースお
よびデプレッショントランジスタＱ６のドレインに共通
接続された第１のインバータ５ａの共通ゲートは低レベ
ルとなる。これにより、第１のインバータ５ａの共通ド
レイン出力は高レベルとなり、この高レベルの出力が共
通ゲートに供給された第２のインバータ５ｂの共通ドレ
イン出力は低レベルとなる。すなわち、特別モード起動
用信号Ｓ０は発生されないことになる。
る電圧がそのゲートに印加される電圧よりもトランジス
タＱ、の閾値電圧以上高くないとオンしないために、ブ
ロック用トランジスタＱ３のゲートに定常時の電源電圧
が印加され入力端子２に通常の入力電圧が印加されてい
るとき該ブロック用トランジスタＱ３はカントオフする
。そのため、レベルシフト手段４における初段のトラン
ジスタＱ４１のドレインには電圧が印加されず、レベル
シフト手段４の終段トランジスタＱ４ｆｆｉのソースお
よびデプレッショントランジスタＱ６のドレインに共通
接続された第１のインバータ５ａの共通ゲートは低レベ
ルとなる。これにより、第１のインバータ５ａの共通ド
レイン出力は高レベルとなり、この高レベルの出力が共
通ゲートに供給された第２のインバータ５ｂの共通ドレ
イン出力は低レベルとなる。すなわち、特別モード起動
用信号Ｓ０は発生されないことになる。
次に、入力端子２に通常の入力電圧（例えば、５Ｖ）よ
りも高い特別モード用電圧（例えば、８Ｖ）を印加して
半導体装置を特別モード、例えば、試験モードで使用す
る場合、入力端子２に印加された特別モード用電圧はリ
ーク電流遮断用トランジスタＱ、を介してブロック用ト
ランジスタＱ、のソースに印加される。
りも高い特別モード用電圧（例えば、８Ｖ）を印加して
半導体装置を特別モード、例えば、試験モードで使用す
る場合、入力端子２に印加された特別モード用電圧はリ
ーク電流遮断用トランジスタＱ、を介してブロック用ト
ランジスタＱ、のソースに印加される。
このブロック用トランジスタＱ３のソースに印加される
電圧は、そのゲートに印加される定常時の電源電圧Ｖｃ
ｃよりもトランジスタＱ３の閾値電圧以上高いため、ブ
ロック用トランジスタＱ３はオン状態になる。そして、
入力端子２に印加された特別モード用電圧はトランジス
タＱ１とトランジスタＱ、を介してレベルシフト手段４
の初段トランジスタＱ４１のドレインに印加される。そ
して、該レベルシフト手段４において所定の電圧が降下
されてレベルシフト手段４の終段トランジスタＱ４ｍの
ソースおよびデプリ−ショントランジスタＱ、のドレイ
ンに共通接続された第１のインバータ５ａの共通ゲート
に印加される。
電圧は、そのゲートに印加される定常時の電源電圧Ｖｃ
ｃよりもトランジスタＱ３の閾値電圧以上高いため、ブ
ロック用トランジスタＱ３はオン状態になる。そして、
入力端子２に印加された特別モード用電圧はトランジス
タＱ１とトランジスタＱ、を介してレベルシフト手段４
の初段トランジスタＱ４１のドレインに印加される。そ
して、該レベルシフト手段４において所定の電圧が降下
されてレベルシフト手段４の終段トランジスタＱ４ｍの
ソースおよびデプリ−ショントランジスタＱ、のドレイ
ンに共通接続された第１のインバータ５ａの共通ゲート
に印加される。
第１のインバータ５ａにおけるトランジスタＱ、１のソ
ースに印加される電源電圧ＶｃｃはトランジスタＱ６．
のゲート（第１のインバータ５ａの共通ゲート）に印加
された電圧よりもトランジスタＱ、Ｉの閾値電圧以上高
（ないのでトランジスタＱ、１はカットオフし、また、
トランジスタＧ１５ｚはオンして、第１のインバータ５
ａの共通ドレイン出力は低レベルとなる。そして、この
低レベルの出力が共通ゲートに供給された第２のインバ
ータ５ｂの共通ドレイン出力は高レベルとなり、特別モ
ード起動用信号Ｓ０が発生されることになる。
ースに印加される電源電圧ＶｃｃはトランジスタＱ６．
のゲート（第１のインバータ５ａの共通ゲート）に印加
された電圧よりもトランジスタＱ、Ｉの閾値電圧以上高
（ないのでトランジスタＱ、１はカットオフし、また、
トランジスタＧ１５ｚはオンして、第１のインバータ５
ａの共通ドレイン出力は低レベルとなる。そして、この
低レベルの出力が共通ゲートに供給された第２のインバ
ータ５ｂの共通ドレイン出力は高レベルとなり、特別モ
ード起動用信号Ｓ０が発生されることになる。
次に、入力端子２に通常の電源電圧が印加されたままの
状態で電源が投入された場合について説明する。
状態で電源が投入された場合について説明する。
第゛３図は本発明の高電圧検出回路を説明するための電
源投入時の波形図である。
源投入時の波形図である。
電源電圧は第３図中ａで示されるように電源投入時ｔ０
から定常時の電源電圧Ｖｃｃの発生開始時ｔ３まで連続
的に上昇するため、入力端子２に印加された定常時の電
源電圧Ｖｃｃに等しい通常の入力端子（第３図中すで示
される）はブロック用トランジスタＱ、においで時間ｔ
０からｔ２まで特別モード用電圧と判断される。すなわ
ち、入力端子２に印加された通常の入力電圧はリーク電
流遮断用トランジスタＱ１を介してブロック用トランジ
スタＱ３のソースに印加されるが、このプロッり用トラ
ンジスタＱ３のソースに印加された電圧がゲートに印加
された立上り特性を示す電源電圧よりもブロック用トラ
ンジスタＱ３の闇値電圧以上高い時間ｔ０からＬ２まで
ブロック用トランジスタＱ３はオン状態となっている。
から定常時の電源電圧Ｖｃｃの発生開始時ｔ３まで連続
的に上昇するため、入力端子２に印加された定常時の電
源電圧Ｖｃｃに等しい通常の入力端子（第３図中すで示
される）はブロック用トランジスタＱ、においで時間ｔ
０からｔ２まで特別モード用電圧と判断される。すなわ
ち、入力端子２に印加された通常の入力電圧はリーク電
流遮断用トランジスタＱ１を介してブロック用トランジ
スタＱ３のソースに印加されるが、このプロッり用トラ
ンジスタＱ３のソースに印加された電圧がゲートに印加
された立上り特性を示す電源電圧よりもブロック用トラ
ンジスタＱ３の闇値電圧以上高い時間ｔ０からＬ２まで
ブロック用トランジスタＱ３はオン状態となっている。
そして、リーク電流遮断用トランジスタＱ、とブロック
用トランジスタＱ、を通過した入力電圧はレベルシフト
手段４により所定の電圧だけ降下されて閾値判別回路５
に印加される。このレベルシフト手段４により降下され
る所定の電圧とは、高電圧検出回路が入力端子２に印加
された通常の入力電圧を特別モード用電圧と判断する可
能性のある時間ｔ１からｔ２まで、換言すると、電源電
圧がｖｌからＶ２までにおけるブロック用トランシズタ
Ｑ、のドレイン出力電圧により閾値判別回路５が特別モ
ード起動用信号を送出しないようにするものである。
用トランジスタＱ、を通過した入力電圧はレベルシフト
手段４により所定の電圧だけ降下されて閾値判別回路５
に印加される。このレベルシフト手段４により降下され
る所定の電圧とは、高電圧検出回路が入力端子２に印加
された通常の入力電圧を特別モード用電圧と判断する可
能性のある時間ｔ１からｔ２まで、換言すると、電源電
圧がｖｌからＶ２までにおけるブロック用トランシズタ
Ｑ、のドレイン出力電圧により閾値判別回路５が特別モ
ード起動用信号を送出しないようにするものである。
ここで、レベルシフト手段４により降下される所定の電
圧をαとし、リーク電流遮断用トランジスタＱ０、ブロ
ック用トランシズタＱ、および第■のインバータ５ａの
トランジスタＱＳＩの闇値電圧をそれぞれｖ ｔｈ、、
ｖ ｔｈ３およびＶｔｈｓ＋とし、また、連続的に立
上る電源電圧をＶｘ、第１のインバータの共通ゲートに
印加される電圧（レベルシフ１手段４の出力電圧）をＶ
ｇとすると、入力端子２に印加される通常の入力電圧は
Ｖｃｃであるから、電圧Ｖｇ （Ｖｇ≧０）は、 Ｖｇ ＝ Ｖｃｃ −Ｖｔｈ＋ −Ｖｔｈｚ −α−−
−（Ａ ）で示される。また、電圧Ｖｇが印加された閾
値判別回路５が特別モード起動用信号Ｓ０を発生しない
ためには、トランジスタＱＳＩのソースに印加される電
源電圧Ｖｘがゲートに印加される電圧Ｖｇよりもトラン
ジスタＱｓｔの闇値電圧Ｖｔｈｓ＋以上高くなければな
らないから電圧Ｖｇは Ｖｇ≦Ｖ ｘ Ｖ ｔｈｓ Ｉ−・−−−−−−−−
（Ｂ ）以上、２つの式（Ａ）およびＣＢ）から、α≧
Ｖｃｃ −Ｖｘ＋Ｖｔｈ、、 −Ｖｔｈ、 −Ｖｔｈ：
＋ ’−’ （Ｃ）が得られる。
圧をαとし、リーク電流遮断用トランジスタＱ０、ブロ
ック用トランシズタＱ、および第■のインバータ５ａの
トランジスタＱＳＩの闇値電圧をそれぞれｖ ｔｈ、、
ｖ ｔｈ３およびＶｔｈｓ＋とし、また、連続的に立
上る電源電圧をＶｘ、第１のインバータの共通ゲートに
印加される電圧（レベルシフ１手段４の出力電圧）をＶ
ｇとすると、入力端子２に印加される通常の入力電圧は
Ｖｃｃであるから、電圧Ｖｇ （Ｖｇ≧０）は、 Ｖｇ ＝ Ｖｃｃ −Ｖｔｈ＋ −Ｖｔｈｚ −α−−
−（Ａ ）で示される。また、電圧Ｖｇが印加された閾
値判別回路５が特別モード起動用信号Ｓ０を発生しない
ためには、トランジスタＱＳＩのソースに印加される電
源電圧Ｖｘがゲートに印加される電圧Ｖｇよりもトラン
ジスタＱｓｔの闇値電圧Ｖｔｈｓ＋以上高くなければな
らないから電圧Ｖｇは Ｖｇ≦Ｖ ｘ Ｖ ｔｈｓ Ｉ−・−−−−−−−−
（Ｂ ）以上、２つの式（Ａ）およびＣＢ）から、α≧
Ｖｃｃ −Ｖｘ＋Ｖｔｈ、、 −Ｖｔｈ、 −Ｖｔｈ：
＋ ’−’ （Ｃ）が得られる。
また、連続的に立上がる電源電圧Ｖｘで問題となるのは
ｖｌ ≦Ｖｘ≦ｖｔの範囲であるためｏｔ ≧Ｖｃｃ
−Ｖ＋ ＋Ｖｔｈｓ＋−Ｖｔｈ＋ −Ｖｔｈｚ−’ （
Ｄ）このように、レベルシフト手段４により降下される
所定の電圧αを式（Ｄ）が満足されるように設定するこ
とにより、入力端子２に通常の入力電圧が０加されたま
まの状態で電源が投入されても閾値判別回路５に印加さ
れる電圧ＶｇはトランジスタＱＳＩを力・ノドオフし、
また、トランジスタＱｓ！をオンすることができない。
ｖｌ ≦Ｖｘ≦ｖｔの範囲であるためｏｔ ≧Ｖｃｃ
−Ｖ＋ ＋Ｖｔｈｓ＋−Ｖｔｈ＋ −Ｖｔｈｚ−’ （
Ｄ）このように、レベルシフト手段４により降下される
所定の電圧αを式（Ｄ）が満足されるように設定するこ
とにより、入力端子２に通常の入力電圧が０加されたま
まの状態で電源が投入されても閾値判別回路５に印加さ
れる電圧ＶｇはトランジスタＱＳＩを力・ノドオフし、
また、トランジスタＱｓ！をオンすることができない。
そのため、第１のインバータ５ａの共通ドレイン出力は
高レベルとなり、そして第２のインバータ５ｂの共通ド
レイン出力は低レベルとなるので特別モード起動用信号
Ｓ０は発生されない。
高レベルとなり、そして第２のインバータ５ｂの共通ド
レイン出力は低レベルとなるので特別モード起動用信号
Ｓ０は発生されない。
次に、第３図中Ｃで示されるような特別モード用電圧β
について述べると、特別モード用電圧βが印加されたと
きの閾値判別回路５に印加される電圧Ｖｇは、電源電圧
は定常時の電源電圧Ｖｃｃであるから電圧Ｖｇ （Ｖ
ｇ≧０）は、Ｖｇ ＝β−Ｖ Ｌｈｌ −Ｖ ｔｈ３−
α−・−−−−−＝ （Ａ ’ ）Ｖｇ≧Ｖｃｃ Ｖ
ｔｈｓ＋ −−−−−−−−−−−−−−−−−
（Ｂ ’ ）この２つの式（Ａ′）および（Ｂ′）から
、β≧Ｖｃｃ＋ ｃｘ ＋ Ｖｔｈｌ ＋Ｖｔｈｌ
Ｖｔｈｓ＋−・−（Ｃ’ ）が得られる。 ・・ 式（Ｃ′）からも明らかなようにレベルシフト手段４に
より降下される所定の電圧αを高く設定すると、特別モ
ード用電圧βを高くしなければならず、また、入力端子
２には半導体装置の通常の回路も接続されているので、
前記所定の電圧αは必要以上に高く設定しない方がよい
。
について述べると、特別モード用電圧βが印加されたと
きの閾値判別回路５に印加される電圧Ｖｇは、電源電圧
は定常時の電源電圧Ｖｃｃであるから電圧Ｖｇ （Ｖ
ｇ≧０）は、Ｖｇ ＝β−Ｖ Ｌｈｌ −Ｖ ｔｈ３−
α−・−−−−−＝ （Ａ ’ ）Ｖｇ≧Ｖｃｃ Ｖ
ｔｈｓ＋ −−−−−−−−−−−−−−−−−
（Ｂ ’ ）この２つの式（Ａ′）および（Ｂ′）から
、β≧Ｖｃｃ＋ ｃｘ ＋ Ｖｔｈｌ ＋Ｖｔｈｌ
Ｖｔｈｓ＋−・−（Ｃ’ ）が得られる。 ・・ 式（Ｃ′）からも明らかなようにレベルシフト手段４に
より降下される所定の電圧αを高く設定すると、特別モ
ード用電圧βを高くしなければならず、また、入力端子
２には半導体装置の通常の回路も接続されているので、
前記所定の電圧αは必要以上に高く設定しない方がよい
。
以上、詳述したように本発明に係る高電圧検出回路はブ
ロック用トランジスタと閾値判別回路との間に所定の電
圧を降下させるレベルシフト手段を設けることにより、
電源投入時における電源電圧の立上り特性のために入力
端子に印加される通常の入力電圧を特別モード用電圧と
判断して特別モード起動用信号を発生するといった誤動
作をなくすことができる。
ロック用トランジスタと閾値判別回路との間に所定の電
圧を降下させるレベルシフト手段を設けることにより、
電源投入時における電源電圧の立上り特性のために入力
端子に印加される通常の入力電圧を特別モード用電圧と
判断して特別モード起動用信号を発生するといった誤動
作をなくすことができる。
第１図は本発明に係る高電圧検出回路の原理ブロック図
、 第２図は本発明の高電圧検出回路の一実施例を示す回路
図、 第３図は本発明の高電圧検出回路を説明するための電源
投入時の波形図、 第４図は高電圧検出回路が組込まれた半導体装置を示す
ブロック図、 第５図は従来の高電圧検出回路の一例を示す回路図、 第６図は第５図の高電圧検出回路における電源投入時の
波形図である。 ２・・・入力端子、 ３、Ｑ、・・・ブロック用トランジスタ、４・・・レベ
ルシフト手段、 ５・・・閾値判別回路、 ６・・・抵抗手段、 ７・・・第１の電源ライン、 ８・・・第２の電源ライン、 Ｑ６・・・デプリーショントランジスタ、５ａ・・・第
１のインバータ、 ５ｂ・・・第２のインバータ、 Ｓｏ・・・特別モード起動用信号。
、 第２図は本発明の高電圧検出回路の一実施例を示す回路
図、 第３図は本発明の高電圧検出回路を説明するための電源
投入時の波形図、 第４図は高電圧検出回路が組込まれた半導体装置を示す
ブロック図、 第５図は従来の高電圧検出回路の一例を示す回路図、 第６図は第５図の高電圧検出回路における電源投入時の
波形図である。 ２・・・入力端子、 ３、Ｑ、・・・ブロック用トランジスタ、４・・・レベ
ルシフト手段、 ５・・・閾値判別回路、 ６・・・抵抗手段、 ７・・・第１の電源ライン、 ８・・・第２の電源ライン、 Ｑ６・・・デプリーショントランジスタ、５ａ・・・第
１のインバータ、 ５ｂ・・・第２のインバータ、 Ｓｏ・・・特別モード起動用信号。
Claims (1)
- 【特許請求の範囲】 １、半導体装置に組込まれ、該半導体装置の入力端子に
通常の入力電圧よりも高い特別モード用電圧が印加され
たとき特別モード起動用信号が発生される高電圧検出回
路であって、 第１の電源ラインと、 第２の電源ラインと、 前記半導体装置の入力端子に第１の端子が接続され前記
第１の電源ラインに第２の端子が接続されたブロック用
トランジスタと、 該ブロック用トランジスタの第３の端子に一端が接続さ
れたレベルシフト手段と、 該レベルシフト手段の他端に一端が接続され前記第２の
電源ラインに他端が接続された抵抗手段と、 前記レベルシフト手段の他端と前記抵抗手段の一端に共
通接続された閾値判別回路と、 を具備する高電圧検出回路。 ２、前記レベルシフト手段は、少なくとも１つのＭＩＳ
トランジスタで構成されている特許請求の範囲第１項に
記載の高電圧検出回路。 ３、前記抵抗手段は、デプリーション型ＭＩＳトランジ
スタで構成されている特許請求の範囲第１項に記載の高
電圧検出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059468A JPS62217714A (ja) | 1986-03-19 | 1986-03-19 | 高電圧検出回路 |
| EP87302223A EP0238283B1 (en) | 1986-03-19 | 1987-03-16 | High voltage detecting circuit |
| DE8787302223T DE3783927T2 (de) | 1986-03-19 | 1987-03-16 | Schaltkreis zum detektieren hoher spannungen. |
| KR1019870002446A KR900003068B1 (ko) | 1986-03-19 | 1987-03-18 | 고전압검출회로 |
| US07/027,936 US4812680A (en) | 1986-03-19 | 1987-03-19 | High voltage detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059468A JPS62217714A (ja) | 1986-03-19 | 1986-03-19 | 高電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62217714A true JPS62217714A (ja) | 1987-09-25 |
| JPH0342015B2 JPH0342015B2 (ja) | 1991-06-25 |
Family
ID=13114169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61059468A Granted JPS62217714A (ja) | 1986-03-19 | 1986-03-19 | 高電圧検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4812680A (ja) |
| EP (1) | EP0238283B1 (ja) |
| JP (1) | JPS62217714A (ja) |
| KR (1) | KR900003068B1 (ja) |
| DE (1) | DE3783927T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118594A (ja) * | 2008-11-14 | 2010-05-27 | Oki Data Corp | 発光素子アレイ、駆動回路、光プリントヘッド及び画像形成装置 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5083045A (en) * | 1987-02-25 | 1992-01-21 | Samsung Electronics Co., Ltd. | High voltage follower and sensing circuit |
| US5510745A (en) * | 1987-07-29 | 1996-04-23 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
| JPH0777079B2 (ja) * | 1987-07-31 | 1995-08-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPS6455857A (en) * | 1987-08-26 | 1989-03-02 | Nec Corp | Semiconductor integrated device |
| JPH0695545B2 (ja) * | 1988-01-07 | 1994-11-24 | 株式会社東芝 | 半導体集積回路 |
| US5208488A (en) * | 1989-03-03 | 1993-05-04 | Kabushiki Kaisha Toshiba | Potential detecting circuit |
| US5019772A (en) * | 1989-05-23 | 1991-05-28 | International Business Machines Corporation | Test selection techniques |
| US5149987A (en) * | 1991-08-19 | 1992-09-22 | Vlsi Technology, Inc. | Provision of circuit reset without a dedicated I/O pin |
| US5278458A (en) * | 1991-12-13 | 1994-01-11 | Texas Instruments Incorporated | Threshold/voltage detection circuit |
| JP3217498B2 (ja) * | 1992-10-29 | 2001-10-09 | 富士通株式会社 | 半導体集積回路装置 |
| US5394026A (en) * | 1993-02-02 | 1995-02-28 | Motorola Inc. | Substrate bias generating circuit |
| JPH0712902A (ja) * | 1993-06-17 | 1995-01-17 | Fujitsu Ltd | 半導体集積回路 |
| WO1995009483A1 (en) * | 1993-09-30 | 1995-04-06 | Macronix International Co., Ltd. | Improved supply voltage detection circuit |
| US5420798A (en) * | 1993-09-30 | 1995-05-30 | Macronix International Co., Ltd. | Supply voltage detection circuit |
| US5397946A (en) * | 1993-10-26 | 1995-03-14 | Texas Instruments Incorporated | High-voltage sensor for integrated circuits |
| JP3609185B2 (ja) * | 1996-01-30 | 2005-01-12 | 沖電気工業株式会社 | 信号発生回路及びこれを用いたテストモード設定方法 |
| JP3806011B2 (ja) * | 2001-10-05 | 2006-08-09 | セイコーインスツル株式会社 | 電圧検出回路 |
| JP2003168300A (ja) * | 2001-11-29 | 2003-06-13 | Mitsubishi Electric Corp | 半導体装置 |
| JP2006112906A (ja) * | 2004-10-14 | 2006-04-27 | Sanyo Electric Co Ltd | 電圧検出回路 |
| US8154320B1 (en) * | 2009-03-24 | 2012-04-10 | Lockheed Martin Corporation | Voltage level shifter |
| US8570077B2 (en) * | 2010-12-17 | 2013-10-29 | Qualcomm Incorporated | Methods and implementation of low-power power-on control circuits |
| US10094859B1 (en) * | 2017-07-19 | 2018-10-09 | Invecas, Inc. | Voltage detector |
| CN111521861B (zh) * | 2020-04-10 | 2022-07-22 | 南开大学深圳研究院 | 一种用于过压保护的高电压检测电路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1513930A (en) * | 1974-12-20 | 1978-06-14 | Seiko Instr & Electronics | Battery voltage detecting device |
| JPS55149871A (en) * | 1978-07-31 | 1980-11-21 | Fujitsu Ltd | Line voltage detector |
| US4301380A (en) * | 1979-05-01 | 1981-11-17 | Motorola, Inc. | Voltage detector |
| JPS5719676A (en) * | 1981-06-01 | 1982-02-01 | Seiko Epson Corp | Voltage detecting circuit |
| JPS58151124A (ja) * | 1982-03-04 | 1983-09-08 | Ricoh Co Ltd | レベル変換回路 |
| JPS58190775A (ja) * | 1982-04-30 | 1983-11-07 | Fujitsu Ltd | 電源電圧検出回路 |
| JPS60124124A (ja) * | 1983-12-08 | 1985-07-03 | Nec Corp | 入力回路 |
-
1986
- 1986-03-19 JP JP61059468A patent/JPS62217714A/ja active Granted
-
1987
- 1987-03-16 DE DE8787302223T patent/DE3783927T2/de not_active Expired - Fee Related
- 1987-03-16 EP EP87302223A patent/EP0238283B1/en not_active Expired - Lifetime
- 1987-03-18 KR KR1019870002446A patent/KR900003068B1/ko not_active IP Right Cessation
- 1987-03-19 US US07/027,936 patent/US4812680A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118594A (ja) * | 2008-11-14 | 2010-05-27 | Oki Data Corp | 発光素子アレイ、駆動回路、光プリントヘッド及び画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3783927D1 (de) | 1993-03-18 |
| US4812680A (en) | 1989-03-14 |
| JPH0342015B2 (ja) | 1991-06-25 |
| DE3783927T2 (de) | 1993-06-03 |
| EP0238283A2 (en) | 1987-09-23 |
| EP0238283B1 (en) | 1993-02-03 |
| KR870009238A (ko) | 1987-10-24 |
| EP0238283A3 (en) | 1988-07-27 |
| KR900003068B1 (ko) | 1990-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62217714A (ja) | 高電圧検出回路 | |
| US4551841A (en) | One-chip semiconductor device incorporating a power-supply-potential detecting circuit with reset function | |
| US5440254A (en) | Accurate low voltage detect circuit | |
| WO2016015538A1 (zh) | 具有时序控制功能的掉电检测电路 | |
| KR960003529B1 (ko) | 반도체 메모리 장치의 칩 초기화 신호 발생회로 | |
| US4173756A (en) | Abnormal voltage detection circuit | |
| KR100188363B1 (ko) | 파워-업 펄스 발생기 회로 및 파워-업 검출용 회로 | |
| JPH0695545B2 (ja) | 半導体集積回路 | |
| KR100302589B1 (ko) | 기준전압발생기의스타트업회로 | |
| KR0153849B1 (ko) | 반도체 집적회로 | |
| US4725746A (en) | MOSFET buffer circuit with an improved bootstrapping circuit | |
| US4890019A (en) | Bilingual CMOS to ECL output buffer | |
| IE54336B1 (en) | Volgate level detecting circuitry | |
| KR940011652B1 (ko) | 점화 리세트 회로 | |
| US5327072A (en) | Regulating circuit for a substrate bias voltage generator | |
| US5349244A (en) | Initialization circuit for memory registers | |
| US4649292A (en) | CMOS power-on detecting circuit | |
| JPH0479411A (ja) | パワーオンリセット回路 | |
| US4672241A (en) | High voltage isolation circuit for CMOS networks | |
| US4503339A (en) | Semiconductor integrated circuit device having a substrate voltage generating circuit | |
| US3922569A (en) | Potential detector | |
| US4314167A (en) | Voltage clamping circuit | |
| US11223345B2 (en) | Low power input receiver using a Schmitt trigger circuit | |
| EP0450453B1 (en) | BICMOS input circuit for detecting signals out of ECL range | |
| US6265932B1 (en) | Substrate control voltage circuit of a semiconductor memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |