JPH0342015B2 - - Google Patents

Info

Publication number
JPH0342015B2
JPH0342015B2 JP61059468A JP5946886A JPH0342015B2 JP H0342015 B2 JPH0342015 B2 JP H0342015B2 JP 61059468 A JP61059468 A JP 61059468A JP 5946886 A JP5946886 A JP 5946886A JP H0342015 B2 JPH0342015 B2 JP H0342015B2
Authority
JP
Japan
Prior art keywords
voltage
transistor
special mode
power supply
input terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61059468A
Other languages
English (en)
Other versions
JPS62217714A (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP61059468A priority Critical patent/JPS62217714A/ja
Priority to DE8787302223T priority patent/DE3783927T2/de
Priority to EP87302223A priority patent/EP0238283B1/en
Priority to KR1019870002446A priority patent/KR900003068B1/ko
Priority to US07/027,936 priority patent/US4812680A/en
Publication of JPS62217714A publication Critical patent/JPS62217714A/ja
Publication of JPH0342015B2 publication Critical patent/JPH0342015B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
    • G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 〔概要〕 半導体装置に組込まれ、該半導体装置の入力端
子に通常の入力電圧よりも高い特別モード用電圧
が印加されたとき特別モード起動用信号が発生さ
れる高電圧検出回路であつて、ブロツク用トラン
ジスタと閾値判別回路との間に所定の電圧を降下
させるレベルシフト手段を設けることにより、電
源投入時における電源電圧の立上り特性のために
入力端子に印加される通常の入力電圧を特別モー
ド用電圧と判断して特別モード起動用信号を発生
するといつた誤動作をなくすことを可能とする。
〔産業上の利用分野〕
本発明は高電圧検出回路に関し、特に、半導体
装置に組込まれ、該半導体装置の入力端子に通常
の入力電圧よりも高い特別モード用電圧が印加さ
れたとき特別モード起動用信号が発生される高電
圧検出回路に関する。
〔従来の技術〕
第４図は高電圧検出回路が組込まれた半導体装
置を示すブロツク図である。
半導体装置３０の入力端子３２には通常モード
用回路３４を介して半導体回路３５が接続されて
いるが、さらに高電圧検出回路３１が接続されて
いる。この高電圧検出回路３１は、入力端子３２
に印加される電圧が通常の入力電圧よりも高い特
別モード用電圧のときに特別モード起動用信号を
発生して特別モード用回路３３を起動して、半導
体回路３５を特別モード（例えば、試験モード）
に設定するためのものである。
第５図は従来の高電圧検出回路の一例を示す回
路図である。
上述したように、高電圧検出回路は半導体装置
に組込まれるもので、該半導体装置の入力端子１
２に通常の入力電圧（例えば、5V）よりも高い
特別モード用電圧（例えば、8V）が印加された
とき特別モード起動用信号S0′（高レベルの信号）
を発生して前記半導体装置を特別なモード（例え
ば、試験モード）に設定するものである。
入力端子１２にはｐ型MISトランジスタである
リーク電流遮断用トランジスタQ11のソースが接
続され、また、リーク電流遮断用トランジスタ
Q11のゲートとドレインはｐ型MISトランジスタ
Q13のソースに共通接続されている。このｐ型
MISトランジスタQ13のゲートおよびドレインは
ｎ型MISトランジスタQ14のゲートおよびドレイ
ンとそれぞれ共通接続され、また、ｎ型MISトラ
ンジスタQ14のソースは接地されている。両トラ
ンジスタQ13およびQ14の共通ドレイン出力はｐ
型MISトランジスタQ151とｎ型MISトランジスタ
Q152からなる第１のインバータ１５の共通ゲート
に供給され、また、第１のインバータ１５の共通
ドレイン出力はｐ型MISトランジスタQ161とｎ型
MISトランジスタQ162からなる第２のインバータ
１６の共通ゲートに供給されている。そして、第
２のインバータ１６の共通ドレイン出力は高電圧
検出回路の出力となる。ここで、第１のインバー
タ１５および第２のインバータ１６において、ト
ランジスタQ151およびQ161のソースには電源電圧
が印加され、また、トランジスタQ152およびQ162
のソースは接地されている。
上述した従来の高電圧検出回路は、入力端子１
２に通常の入力電圧（定常時の電源電圧Vccに等
しい）が印加されているときは、トランジスタ
Q13のソースに印加される電圧はゲートに印加さ
れる定常時の電源電圧Vccよりも低いのでトラン
ジスタQ13はカツトオフし、また、トランジスタ
Q14はオンする。そのため、両トランジスタQ13
およびQ14の共通ドレイン出力は低レベルとな
り、この低レベルの出力が共通ゲートに供給され
た第１のインバータ１５の共通ドレイン出力は高
レベルとなる。そして、この高レベルの出力が共
通ゲートに供給された第２のインバータ１６の共
通ドレイン出力は低レベルとなつて特別モード起
動用信号S0′は発生されない。
次に、入力端子１２に通常の入力電圧よりも高
い特別モード用電圧が印加されると、トランジス
タQ13のソースに印加される電圧がゲートに印加
される定常時の電源電圧Ｖc.c.よりもトランジスタ
Q13の閾値電圧以上高くなるためトランジスタ
Q13はオンし、また、トランジスタQ14はカツト
オフする。そのため、両トランジスタQ13および
Q14の共通ドレイン出力は高レベルとなる。この
高レベルの共通ドレイン出力は第１のインバータ
１５の共通ゲートに供給されるが、第１のインバ
ータ１５のトランジスタQ151のソースに印加され
る電圧は、ゲートに印加される電圧（トランジス
タQ13およびQ14の共通ドレイン出力の電圧）よ
りもトランジスタQ151の閾値電圧以上高い電圧で
はないためにトランジスタQ151はカツトオフし、
また、トランジスタQ152はオンする。これにより
第１のインバータ１５の共通ドレイン出力は低レ
ベルとなり、この低レベルの出力が共通ゲートに
供給された第２のインバータ１６の共通ドレイン
出力は高レベルとなり、特別モード起動用信号
S0′が発生されることになる。
〔発明が解決しようとする問題点〕
上述したように、従来の高電圧検出回路は定常
時の電源電圧Vccが印加されている場合には、入
力端子１２に印加される電圧が特別モード用電圧
か通常の入力電圧かによつて、特別モード起動用
信号を発生するか発生しないかの識別が正確に行
われている。
しかし、従来の高電圧検出回路は、入力端子１
２に通常の電源電圧が印加されたままの状態で電
源が投入されると、電源電圧の立上り特性のため
に入力端子１２に印加された通常の電源電圧を特
別モード用電源と誤つて判断し、特別モード起動
用信号S0′を発生してしまうことがある。
第６図は第５図の高電圧検出回路における電源
投入時の波形図である。
電源電圧はa′で示されるように電源投入時t0′の
直後に定常時の電源電圧Vccとなることができ
ず、電源投入時t0′から定常電圧Vccの発生開始時
t3′まで連続的に上昇する立上り特性を示す。
c′で示される特別モード用電圧V3′はb′で示さ
れる通常の入力電圧（定常時の電源電圧Vccに等
しい）よりも高い。具体的に、特別モード用電圧
V3′は前記トランジスタQ13のソースに印加される
電圧がゲートに印加される定常時の電源電圧Vcc
よりもトランジスタQ13の閾値電圧以上高くなる
ような入力端子１２に印加される電圧である。
ところで、電源電圧は電源投入時t0′から定常
電圧Vccの発生開始時t3′まで連続的に上昇する
が、入力端子１２に印加された通常の入力電圧は
時間t0′からt2′まで特別モード用電圧と判断され
る。すなわち、入力端子１２に印加された通常の
入力電圧はリーク電流遮断用トランジスタQ11を
介してトランジスタQ13のソースに印加される
が、このトランジスタQ13のソースに印加された
電圧がゲートに印加された立上り特性を示す電源
電圧よりもトランジスタQ13の閾値電圧以上高い
時間t0′からt2′までトランジスタQ13はオン状態と
なつている。V2′はトランジスタQ13のソースに印
加された電圧がゲートに印加された電源電圧より
もトランジスタQ13の閾値電圧だけ高いときの電
源電圧である。また、V1′はインバータの動作可
能電圧であり、電源電圧がこの動作可能電圧
V1′より高くないと特別モード起動用信号S0′が発
生しないので、時間t1′からt2′まで誤つた特別モ
ード起動用信号S0′が発生されることになる。
このように、従来の高電圧検出回路は入力端子
１２に通常の電源電圧が印加されたままの状態で
電源が投入されると、誤まつて特別モード起動用
信号S0′が発生され、高電圧検出回路が組込まれ
た半導体装置は通常のモードとは全く異なつた特
別のモード、例えば、製造工場で半導体装置を試
験するためのモードになつてしまうことがある。
本発明は、上述した従来形の高電圧検出回路に
鑑み、ブロツク用トランジスタと閾値判別回路と
の間に所定の電圧を降下させるレベルシフト手段
を設けることにより、電源投入時における電源電
圧の立上り特性のために、入力端子に印加された
通常の入力電圧を特別モード用電圧と判断して特
別モード起動用信号を発生するといつた誤動作を
なくすことを目的する。
〔問題点を解決するための手段〕
高電圧検出回路は半導体装置に組込まれ、該半
導体装置の入力端子に通常の入力電圧よりも高い
特別モード用電圧が印加されたとき特別モード起
動用信号が発生されるもので、第１図はこの本発
明に係る高電圧検出回路の原理ブロツク図であ
る。
第１図において、高電圧検出回路は、第１の電
源ライン７と、第２の電源ライン８と、半導体装
置の入力端子２側にソースが接続され前記第１の
電源ライン７にゲートが接続されたブロツク用ト
ランジスタ３と、該ブロツク用トランジスタのド
レインに一端が接続されたレベルシフト手段４
と、該レベルシフト手段４の他端に一端が接続さ
れ前記第２の電源ライン８に他端が接続された抵
抗手段６と、前記レベルシフト手段４と前記抵抗
手段６との共通接続点に入力端が接続された論理
回路５とを具備し、前記入力端子２に前記特別モ
ード用電圧を印加したときに出力を反転するよう
に、前記論理回路５の閾値電圧が設定されている
ようになつている。
〔作用〕
上述の構成を有する本発明の高電圧検出回路に
よれば、電源投入時における電源電圧の立上り特
性のために、ブロツク用トランジスタ３が入力端
子２に印加されている通常の入力電圧を特別モー
ド用電圧としてオン状態になつたとしても、ブロ
ツク用トランジスタ３を通過した入力電圧はレベ
ルシフト手段４により所定の電圧だけ降下されて
閾値判別回路５に印加されるので、特別モード起
動用信号は発生されず、入力端子２に印加された
通常の入力電圧を特別モード用電圧と判断して特
別モード起動用信号を発生するといつた誤動作を
なくすことができる。
〔実施例〕
以下、本発明に係る高電圧検出回路の一実施例
を図面に従つて説明する。
第２図は本発明の高電圧検出回路の一実施例を
示す回路図であり、２は高電圧検出回路が組込ま
れた半導体装置の入力端子、Q3はブロツク用ト
ランジスタ、４はレベルシフト手段、５は閾値判
別回路である。
入力端子２にはｐ型MISトランジスタであるリ
ーク電流遮断用トランジスタQ1のソースが接続
され、また、リーク電流遮断用トンランジスタ
Q1のゲートとドレインはｐ型MISトランジスタ
であるブロツク用トランジスタQ3のソースに共
通接続されている。前記リーク電流遮断用トラン
ジスタQ1は高電圧検出回路が組込まれた半導体
装置のリーク電流を一定規格内に収めるためのも
ので、このリーク電流遮断用トランジスタQ1に
より入力端子２に印加された電圧はトランジスタ
Q1の閾値電圧だけ降下され前記ブロツク用トラ
ンジスタQ3のソースに印加されることになる。
ブロツク用トランジスタQ3のゲートには電源
電圧が印加されており、また、ブロツク用トラン
ジスタQ3のドレインはレベルシフト手段４を構
成している初段のｎ型MISトランジスタQ41のド
レインおよびゲートに共通接続されている。この
ブロツク用トランジスタQ3はソースに印加され
た電圧がゲートに印加された電圧よりもトランジ
スタQ3の閾値電圧以上高いときにオンするもの
である。
レベルシフト手段４は、前記初段のトランジス
タQ41と同様なｍ個のｎ型MISトランジスタが直
列に接続されたもので、初段のトランジスタQ41
のドレインおよびゲートに共通に入力された電圧
はレベルシフト手段４を構成しているｍ個のトラ
ンジスタの閾値電圧の合計分だけ電圧を降下させ
て終段のトランジスタQ4nのソースからデプリー
シヨン型のｐ型MISトランジスタQ6のドレイン
および閾値判別回路５に共通接続されている。
閾値判別回路５はｐ型MISトランジスタQ51と
ｎ型MISトランジスタQ52からなる第１のインバ
ータ５ａ並びにｐ型MISトランジスタQ53とｎ型
MISトランジスタQ54からなる第２のインバータ
５ｂとを有している。前記、レベルシフト手段４
の出力は第１のインバータ５ａの共通ゲートに供
給され、また、第１のインバータ５ａの共通ドレ
イン出力は第２のインバータ５ｂの共通ゲートに
供給されている。そして、第２のインバータ５ｂ
の共通ドレイン出力は高電圧検出回路の出力とな
る。ここで、第１のインバータ５ａおよび第２の
インバータ５ｂにおいて、トランジスタQ51およ
びQ53のソースには電源電圧が印加され、また、
トランジスタQ52およびQ54のソースは接地され
ている。
デプリーシヨントランジスタQ6のドレインは
前記レベルシフト手段４の終段トランジスタQ4n
のソースおよび閾値判別回路５における第１のイ
ンバータ５ａの共通接続されているが、デプリー
シヨントランジスタQ6のゲートとソースは接地
されている。このデプリーシヨントランジスタ
Q6はレベルシフト手段４の出力が高レベルから
低レベルに変化するときに不要な電荷をアースに
放出するためのものであり、他の抵抗手段を用い
ることもできる。
次に、上述した本発明の高電圧検出回路の動作
について説明する。
まず、高電圧検出回路が組込まれた半導体装置
を通常モードで使用する場合、半導体装置の入力
端子２には定常時の電源電圧Vcc（例えば、5V）
と等しい電圧の通常の入力電圧が印加される。こ
の入力端子２に印加された通常の入力電圧はリー
ク電流遮断用トランジスタQ1を介して該トラン
ジスタQ1の閾値電圧だけ電圧を降下させてブロ
ツク用トランジスタQ3のソースに印加される。
ブロツク用トランジスタQ3は、そのソースに
印加される電圧がそのゲートに印加される電圧よ
りもトランジスタQ3の閾値電圧以上高くないと
オンしないために、ブロツク用トランジスタQ3
のゲートに定常時の電源電圧が印加され入力端子
２に通常の入力電圧が印加されているとき該ブロ
ツク用トランジスタQ3はカツトオフする。その
ため、レベルシフト手段４における初段のトラン
ジスタQ41のドレインには電圧が印加されず、レ
ベルシフト手段４の終段トランジシタQ4nのソー
スおよびデプレツシヨントランジスタQ6のドレ
インに共通接続された第１のインバータ５ａの共
通ゲートは低レベルとなる。これにより、第１の
インバータ５ａの共通ドレイン出力は高レベルと
なり、この高レベルの出力が共通ゲートに供給さ
れた第２のインバータ５ｂの共通ドレイン出力は
低レベルとなる。すなわち、特別モード起動用信
号S0は発生されないことになる。
次に、入力端子２に通常の入力電圧（例えば、
5V）よりも高い特別モード用電圧（例えば、
8V）を印加して半導体装置を特別モード、例え
ば、試験モードで使用する場合、入力端子２に印
加された特別モード用電圧はリーク電流遮断用ト
ランジスタQ1を介してブロツク用トランジスタ
Q3のソースに印加される。
このブロツク用トランジスタQ3のソースに印
加される電圧は、そのゲートに印加される定常時
の電源電圧VccよりもトランジスタQ3の閾値電圧
以上高いため、ブロツク用トランジスタQ3はオ
ン状態になる。そして、入力端子２に印加された
特別モード用電圧はトランジスタQ1とトランジ
スタQ3を介してレベルシフト手段４の初段トラ
ンジスタQ41のドレインに印加される。そして、
該レベルシフト手段４において所定の電圧が降下
されてレベルシフト手段４の終段トランジスタ
Q4nのソースおよびデプリーシヨントランジスタ
Q6のドレインに共通接続された第１のインバー
タ５ａの共通ゲートに印加される。
第１のインバータ５ａにおけるトランジスタ
Q51のソースに印加される電源電圧Vccはトラン
ジスタQ51のゲート（第１のインバータ５ａの共
通ゲート）に印加された電圧よりもトランジスタ
Q51の閾値電圧以上高くないのでトランジスタ
Q51はカツトオフし、また、トランジスタQ52は
オンして、第１のインバータ５ａの共通ドレイン
出力は低レベルとなる。そして、この低レベルの
出力が共通ゲートに供給された第２のインバータ
５ｂの共通ドレイン出力は高レベルとなり、特別
モード起動用信号S0が発生されることになる。
次に、入力端子２に通常の電源電圧が印加され
たままの状態で電源が投入された場合について説
明する。
第３図は本発明の高電圧検出回路を説明するた
めの電源投入時の波形図である。
電源電圧は第３図中ａで示されるように電源投
入時t0から定常時の電源電圧Vccの発生開始時t3
まで連続的に上昇するため、入力端子２に印加さ
れた定常時の電源電圧Vccに等しい通常の入力電
圧（第３図中ｂで示される）はブロツク用トラン
ジスタQ3において時間t0からt2まで特別モード用
電圧と判断される。すなわち、入力端子２に印加
された通常の入力電圧はリーク電流遮断用トラン
ジスタQ1を介してブロツク用トランジスタQ3の
ソースに印加されるが、このブロツク用トランジ
スタQ3のソースに印加された電圧がゲートに印
加された立上り特性を示す電源電圧よりもブロツ
ク用トランジスタQ3の閾値電圧以上高い時間t0か
らt2までブロツク用トランジスタQ3はオン状態と
なつている。
そして、リーク電流遮断用トランジスタQ1と
ブロツク用トランジスタQ3を通過した入力電圧
はレベルシフト手段４により所定の電圧だけ降下
されて閾値判別回路５に印加される。このレベル
シフト手段４により降下される所定の電圧とは、
高電圧検出回路が入力端子２に印加された通常の
入力電圧を特別モード用電圧と判断する可能性の
ある時間t1からt2まで、換言すると、電源電圧が
V1からV2までにおけるブロツク用トランシズタ
Q3のドレイン出力電圧により閾値判別回路５が
特別モード起動用信号を送出しないようにするも
のである。
ここで、レベルシフト手段４により降下される
所定の電圧をαとし、リーク電流遮断用トランジ
スタQ1、ブロツク用トランシズタQ3および第１
のインバータ５ａのトランジスタQ51の閾値電圧
をそれぞれVth1，Vth3およびVth51とし、また、
連続的に立上る電源電圧をVX、第１のインバー
タの共通ゲートに印加される電圧（レベルシフト
手段４の出力電圧）をVgとすると、入力端子２
に印加される通常の入力電圧はVccであるから、
電圧Vg（Vg０）は、 Vg＝Vcc−Vth1−Vth3−α ……(A) で示される。また、電圧Vgが印加された閾値判
別回路５が特別モード起動用信号S0を発生しない
ためには、トランジスタQ51のソースに印加され
る電源電圧Vxがゲートに印加される電圧Vgより
もトランジスタQ51の閾値電圧Vth51以上高くな
ければならないから電圧Vgは VgVx−Vth51 ……(B) 以上、２つの式(A)および(B)から、 αVcc−Vx＋Vth51−Vth1−Vth3 ……(C) が得られる。
また、連続的に立上がる電源電圧Vxで問題と
なるのはV1VxV2の範囲であるため αVcc−V1＋Vth51−Vth1−Vth3 ……(D) このようにレベルシフト手段４により降下され
る所定の電圧αを式(D)が満足されるように設定す
ることにより、入力端子２に通常の入力電圧が印
加されたままの状態で電源が投入されても閾値判
別回路５に印加される電圧VgはトランジスタQ51
をカツトオフし、また、トランジスタQ52をオン
することができない。そのため、第１のインバー
タ５ａの共通ドレイン出力は高レベルとなり、そ
して第２のインバータ５ｂの共通ドレイン出力は
低レベルとなるので特別モード起動用信号S0は発
生されない。
次に、第３図中ｃで示されるような特別モード
用電圧βについて述べると、特別モード用電圧β
が印加されたときの閾値判別回路５に印加される
電圧Vgは、電源電圧は定常時の電源電圧Vccで
あるから電圧Vg（Vg０）は、 Vg＝β−Vth1−Vth3−α ……（A′） VgVcc−Vth51 ……（B′） この２つの式（A′）および（B′）から、 βVcc＋α＋Vth1＋Vtn3−Vtn51 ……（C′） が得られる。
式（C′）からも明らかなようにレベルシフト手
段４により降下される所定の電圧αを高く設定す
ると、特別モード用電圧βを高くしなければなら
ず、また、入力端子２には半導体装置の通常の回
路も接続されているので、前記所定の電圧αは必
要以上に高く設定しない方がよい。
〔発明の効果〕
以上、詳述したように本発明に係る高電圧検出
回路はブロツク用トランジスタと閾値判別回路と
の間に所定の電圧を降下させるレベルシフト手段
を設けることにより、電源投入時における電源電
圧の立上り特性のために入力端子に印加される通
常の入力電圧を特別モード用電圧と判断して特別
モード起動用信号を発生するといつた誤動作をな
くすことができる。
【図面の簡単な説明】
第１図は本発明に係る高電圧検出回路の原理ブ
ロツク図、第２図は本発明の高電圧検出回路の一
実施例を示す回路図、第３図は本発明の高電圧検
出回路を説明するための電源投入時の波形図、第
４図は高電圧検出回路が組込まれた半導体装置を
示すブロツク図、第５図は従来の高電圧検出回路
の一例を示す回路図、第６図は第５図の高電圧検
出回路における電源投入時の波形図である。 ２……入力端子、３，Q3……ブロツク用トラ
ンジスタ、４……レベルシフト手段、５……閾値
判別回路、６……抵抗手段、７……第１の電源ラ
イン、８……第２の電源ライン、Q6……デプリ
ーシヨントランジスタ、５ａ……第１のインバー
タ、５ｂ……第２のインバータ、S0……特別モー
ド起動用信号。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体装置に組込まれ、該半導体装置の入力
    端子２に通常の入力電圧よりも高い特別モード用
    電圧が印加されたとき特別モード起動用信号が発
    生される高電圧検出回路であつて、 第１の電源ライン７，Vccと、 第２の電源ライン８，GNDと、 前記半導体装置の入力端子側にソースが接続さ
    れ前記第１の電源ラインにゲートが接続されたブ
    ロツク用トランジスタ３，Q3と、 該ブロツク用トランジスタのドレインに一端が
    接続されたレベルシフト手段４と、 該レベルシフト手段の他端に一端が接続され前
    記第２の電源ラインに他端が接続された抵抗手段
    ６，Q6と、 前記レベルシフト手段と前記抵抗手段との共通
    接続点に入力端が接続された論理回路５とを具備
    し、前記入力端子２に前記特別モード用電圧を印
    加したときに出力を反転するように、前記論理回
    路５の閾値電圧が設定されていることを特徴とす
    る高電圧検出回路。 ２ 前記レベルシフト手段は、少なくとも１つの
    MISトランジスタで構成されている特許請求の範
    囲第１項に記載の高電圧検出回路。 ３ 前記抵抗手段は、デプリーシヨン型MISトラ
    ンジスタで構成されている特許請求の範囲第１項
    に記載の高電圧検出回路。
JP61059468A 1986-03-19 1986-03-19 高電圧検出回路 Granted JPS62217714A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP61059468A JPS62217714A (ja) 1986-03-19 1986-03-19 高電圧検出回路
DE8787302223T DE3783927T2 (de) 1986-03-19 1987-03-16 Schaltkreis zum detektieren hoher spannungen.
EP87302223A EP0238283B1 (en) 1986-03-19 1987-03-16 High voltage detecting circuit
KR1019870002446A KR900003068B1 (ko) 1986-03-19 1987-03-18 고전압검출회로
US07/027,936 US4812680A (en) 1986-03-19 1987-03-19 High voltage detecting circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61059468A JPS62217714A (ja) 1986-03-19 1986-03-19 高電圧検出回路

Publications (2)

Publication Number Publication Date
JPS62217714A JPS62217714A (ja) 1987-09-25
JPH0342015B2 true JPH0342015B2 (ja) 1991-06-25

Family

ID=13114169

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61059468A Granted JPS62217714A (ja) 1986-03-19 1986-03-19 高電圧検出回路

Country Status (5)

Country Link
US (1) US4812680A (ja)
EP (1) EP0238283B1 (ja)
JP (1) JPS62217714A (ja)
KR (1) KR900003068B1 (ja)
DE (1) DE3783927T2 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5083045A (en) * 1987-02-25 1992-01-21 Samsung Electronics Co., Ltd. High voltage follower and sensing circuit
US5510745A (en) * 1987-07-29 1996-04-23 Fujitsu Limited High-speed electronic circuit having a cascode configuration
JPH0777079B2 (ja) * 1987-07-31 1995-08-16 株式会社東芝 不揮発性半導体記憶装置
JPS6455857A (en) * 1987-08-26 1989-03-02 Nec Corp Semiconductor integrated device
JPH0695545B2 (ja) * 1988-01-07 1994-11-24 株式会社東芝 半導体集積回路
US5208488A (en) * 1989-03-03 1993-05-04 Kabushiki Kaisha Toshiba Potential detecting circuit
US5019772A (en) * 1989-05-23 1991-05-28 International Business Machines Corporation Test selection techniques
US5149987A (en) * 1991-08-19 1992-09-22 Vlsi Technology, Inc. Provision of circuit reset without a dedicated I/O pin
US5278458A (en) * 1991-12-13 1994-01-11 Texas Instruments Incorporated Threshold/voltage detection circuit
JP3217498B2 (ja) * 1992-10-29 2001-10-09 富士通株式会社 半導体集積回路装置
US5394026A (en) * 1993-02-02 1995-02-28 Motorola Inc. Substrate bias generating circuit
JPH0712902A (ja) * 1993-06-17 1995-01-17 Fujitsu Ltd 半導体集積回路
US5420798A (en) * 1993-09-30 1995-05-30 Macronix International Co., Ltd. Supply voltage detection circuit
WO1995009483A1 (en) * 1993-09-30 1995-04-06 Macronix International Co., Ltd. Improved supply voltage detection circuit
US5397946A (en) * 1993-10-26 1995-03-14 Texas Instruments Incorporated High-voltage sensor for integrated circuits
JP3609185B2 (ja) * 1996-01-30 2005-01-12 沖電気工業株式会社 信号発生回路及びこれを用いたテストモード設定方法
JP3806011B2 (ja) * 2001-10-05 2006-08-09 セイコーインスツル株式会社 電圧検出回路
JP2003168300A (ja) * 2001-11-29 2003-06-13 Mitsubishi Electric Corp 半導体装置
JP2006112906A (ja) * 2004-10-14 2006-04-27 Sanyo Electric Co Ltd 電圧検出回路
JP5366511B2 (ja) * 2008-11-14 2013-12-11 株式会社沖データ 駆動回路、光プリントヘッド及び画像形成装置
US8154320B1 (en) * 2009-03-24 2012-04-10 Lockheed Martin Corporation Voltage level shifter
US8570077B2 (en) * 2010-12-17 2013-10-29 Qualcomm Incorporated Methods and implementation of low-power power-on control circuits
US10094859B1 (en) * 2017-07-19 2018-10-09 Invecas, Inc. Voltage detector
CN111521861B (zh) * 2020-04-10 2022-07-22 南开大学深圳研究院 一种用于过压保护的高电压检测电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1513930A (en) * 1974-12-20 1978-06-14 Seiko Instr & Electronics Battery voltage detecting device
JPS55149871A (en) * 1978-07-31 1980-11-21 Fujitsu Ltd Line voltage detector
US4301380A (en) * 1979-05-01 1981-11-17 Motorola, Inc. Voltage detector
JPS5719676A (en) * 1981-06-01 1982-02-01 Seiko Epson Corp Voltage detecting circuit
JPS58151124A (ja) * 1982-03-04 1983-09-08 Ricoh Co Ltd レベル変換回路
JPS58190775A (ja) * 1982-04-30 1983-11-07 Fujitsu Ltd 電源電圧検出回路
JPS60124124A (ja) * 1983-12-08 1985-07-03 Nec Corp 入力回路

Also Published As

Publication number Publication date
KR870009238A (ko) 1987-10-24
EP0238283B1 (en) 1993-02-03
EP0238283A3 (en) 1988-07-27
US4812680A (en) 1989-03-14
JPS62217714A (ja) 1987-09-25
EP0238283A2 (en) 1987-09-23
DE3783927D1 (de) 1993-03-18
DE3783927T2 (de) 1993-06-03
KR900003068B1 (ko) 1990-05-07

Similar Documents

Publication Publication Date Title
JPH0342015B2 (ja)
US4140930A (en) Voltage detection circuit composed of at least two MOS transistors
KR940003809B1 (ko) Ttl 대 cmos 입력 버퍼
US6930518B2 (en) Level shifter having low peak current
US7005908B2 (en) Voltage level shift circuit and power supply detection circuit
US6320423B1 (en) MOS logic circuit and semiconductor apparatus including the same
JPS6236144Y2 (ja)
EP0497319A1 (en) Semiconductor integrated circuit device having substrate potential detection circuit
KR900000993B1 (ko) 개선된 출력특성을 갖는 비교기 회로
US6104234A (en) Substrate voltage generation circuit
US5367491A (en) Apparatus for automatically initiating a stress mode of a semiconductor memory device
US5111136A (en) Semiconductor circuit
JP2002076882A (ja) 半導体集積回路装置
US6181172B1 (en) High voltage detect circuit with increased long term reliability
KR0143388B1 (ko) 반도체 집적 회로
US3976895A (en) Low power detector circuit
KR100226486B1 (ko) 고출력 전압 생성용 반도체 회로
JPH0479411A (ja) パワーオンリセット回路
US20030071661A1 (en) Input circuit
KR100223501B1 (ko) 반도체 집적 회로
KR0167261B1 (ko) 전원공급 제어회로
KR100239884B1 (ko) 전압 레벨 쉬프트 회로
KR100313512B1 (ko) 파워 온 검출회로
KR20000015034A (ko) 입력 버퍼 회로
JP2884895B2 (ja) 電圧検知回路

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees