JPH0695545B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0695545B2
JPH0695545B2 JP63000739A JP73988A JPH0695545B2 JP H0695545 B2 JPH0695545 B2 JP H0695545B2 JP 63000739 A JP63000739 A JP 63000739A JP 73988 A JP73988 A JP 73988A JP H0695545 B2 JPH0695545 B2 JP H0695545B2
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    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
    • H03G11/002—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general without controlling loop
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路に関し、特にテスト時に通常
使用時の入力電圧よりも高い電圧を入力してテストモー
ドに切換える半導体集積回路に関する。
（従来の技術） 半導体集積回路の動作テストにおいては、特定のテスト
をより簡単に短時間で行なうためにテストモード設定信
号が所定の入力端子に印加されるが、最近では入力端子
数の削減の目的で、通常信号の入力端子とテスト入力端
子とを共用して使用する構成のものが開発されている。
第５図にその一例を示す。この半導体集積回路にあって
は、通常動作時においてその入力信号を検知する入力回
路２と、テストモード設定信号を受けてテスト信号を発
生する高電圧検知回路３とが１つの入力端子１に接続さ
れている。
高電圧検知回路３の信号検知レベルは、入力回路２の信
号検知レベルよりも高く設定されており、例えば入力端
子１に12Vが印加された際に高電圧検知回路３からテス
ト信号が発生される。
通常動作時における入力信号のレベルは0Vから5Vの範囲
であるので、入力回路２の検知レベルは入力信号が例え
ば1.5V以下で“0"、1.5V以上で“1"と判断できるように
設定される。したがって、入力回路２が“1"、“0"を切
換えて動作する範囲では、高電圧検知回路３の出力は常
に“0"であり、通常使用時はテストモードに設定される
ことなく正常に動作する。
ところで、近年ではコストの低減および高機能化の目的
で、半導体集積回路は益々微細化、高集積化が進められ
ている。このように素子の微細化が進むと、これに伴い
トランジスタのゲート絶縁膜は薄くなる。これは、微細
化によりトランジスタのチャネル長が短くなるため、ゲ
ート絶縁膜を薄くしないと良好な動作特性が得られない
ためである。
このように、微細化に伴ってゲート絶縁膜が薄くなる
と、その絶縁耐圧が低下するので、テストモード時に入
力端子に12Vが印加された際にトランジスタが破壊され
てしまう問題が生じる。
現在では、ゲート絶縁膜が200Åのトランジスタを有す
るデバイスも開発され使用され初めているが、このよう
なトランジスタのゲートに12Vが印加されれば、ゲート
絶縁膜にかかる電界は6MV/cmにもなり、たとえ破壊にま
で至らなくてもゲート絶縁膜の劣化はまぬがれない。ま
た、製造上のバラツキによりゲート絶縁膜に欠陥がある
ものについては、即座に破壊されてしまう。
このようなトランジスタ破壊の問題はテストモード時に
入力端子に印加される電圧を低くすれば解決することが
できるが、このようにすると今度は高電圧検知回路３が
誤動作する問題が生じる。つまり、テストモード設定信
号のレベルを低くすると高電圧検知回路３の信号検知レ
ベルを低く設定しなければならないので、通常使用時に
例えば電源変動等の影響で入力信号のレベルが見掛け上
大きくなると、高電圧検知回路３が誤動作してテストモ
ードに設定されてしまう場合が生じる。また、入力端子
に印加される信号には、通常オーバーシュートがあり、
特に入力が急速に立上がる時にはそのオーバーシュート
が大きい。高電圧検知回路３の検知レベルが低いと、こ
のようなオーバーシュートも検知して誤動作することが
ある。
このように、微細化された半導体集積回路においてはゲ
ート絶縁膜の破壊、または高電圧検知回路の誤動作等の
問題から、第５図のように検知レベルの異なる２つの回
路間で１つの入力端子を共用し、１つの入力端子をテス
トモード設定用と通常動作用とで兼用する事は非常に困
難であった。
（発明が解決しようとする課題） この発明は前述の事情に鑑みなされたもので、素子の微
細化が進んでも検知レベルの異なる２つの回路間で１つ
の入力端子を共用できるようにし、テストモード設定用
の入力端子を特別に設けることなくテストを実行でき、
テストが容易でしかも低コストの半導体集積回路を提供
することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明による半導体集積回路にあっては、入力端子
と、この入力端子に与えられる第１レベルの電圧を検知
する第１の回路と、前記入力端子に接続され、前記第１
レベルよりも高い第２レベルの電圧を検知する第２の回
路と、前記入力端子と前記第１の回路間に設けられ、前
記第１の回路の入力に伝達される電圧が所定値以上にな
らないように制限する電圧制限手段とを具備することを
特徴とする。
（作用） 前記構成の半導体集積回路にあっては、前記電圧制限手
段によって検知レベルの低い第１の回路には所定電圧以
上は加わらないように制御される。また、第２の回路に
は入力端子の電圧がそのまま導かれるので、その信号検
知レベルを充分に高く設定することが可能となる。した
がって、素子の微細化が進んでも検知レベルの異なる２
つの回路で１つの入力端子を共用することができる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図にこの発明の一実施例に係る半導体集積回路を示
す。第１図において、１は通常動作時およびテストモー
ド時の双方において共通に使用される入力端子であり、
この入力端子１にはＮチャネルデプレッション型MOSト
ランジスタT1の電流路を介して入力回路２の入力端が接
続されている。また、入力端子１には高電圧のテストモ
ード設定信号を検知するための高電圧検知回路３が接続
されている。Ｎチャネルデプレッション型MOSトランジ
スタT1のゲートは電源VC端子に接続されている。
入力回路２は、通常動作時における入力信号のレベルを
検知するものであるので、その信号検知レベルは入力信
号が例えば1.5V以上の時に“1"を出力し、それ以下の時
に“0"を出力するように設定されている。また、高電圧
検知回路３は、テストモード設定用の高電圧例えば12V
を検知するものであり、その信号検知レベルは例えば入
力信号が9V以上の時に“1"を出力し、それ以下の時に
“0"を出力するように設定されているる。
このような構成の半導体集積回路にあっては、入力端子
１に印加される電圧はトランジスタT1によって電圧制限
され、この電圧制限された入力電圧が入力回路２の入力
に供給される。トランジスタT1のしきい値電圧をVth1と
すると、入力回路２の入力端にはVC−Vth1で決まる電圧
以上は印加されない。
電源電圧VCを5V、しきい値電圧Vth1を−2Vに設定すれ
ば、 VC−Vth1＝5V−（−2V）＝7Vとなり、入力回路２には7V
以上は印加されないことになる。したがって、入力端子
１にテストモードの設定のために高電圧例えば12Vを印
加しても、入力回路２の入力は7V以上にはならない。
また、Ｎチャネルデプレッション型MOSトランジスタT1
の代わりに、Ｎチャネルエンハンスメント型MOSトラン
ジスタを使用することもできる。このトランジスタのゲ
ートを電源VC端子に接続し、そのしきい値電圧Vth2を1V
に設定すると、入力回路２の入力電圧は、 VC−Vth2＝5V−1V）＝4Vに制限される。
また、このMOSトランジスタのゲートは、電源VC端子に
限らず、電源VCより低い値でも良く、例えば電源VCと接
地電位間に直列接続された２つの抵抗の接続点に接続し
てもよい。
入力回路２は、その信号検知レベルが低いので通常は図
示のようなCMOSインバータの縦続接続により構成され
る。したがって、初段のインバータを構成するＰチャネ
ルMOSトランジスタQ1およびＮチャネルMOSトランジスタ
Q2の各ゲートにはそれぞれ入力端子１の電圧が伝達され
るが、前述のようにその入力される電圧値はトランジス
タT1によって制限されるため、たとえ微細化によりトラ
ンジスタQ1,Q2のゲート絶縁膜が薄い場合にもその絶縁
破壊を招くことがなくなる。
このように、入力回路２に入力される電圧は入力端子に
印加される電圧値に関係無く所定の値に制限でき、これ
によってゲート絶縁膜の破壊を防止できるので、テスト
モード設定用の高電圧信号のレベルを下げる必要はなく
なる。
また、高電圧検知回路３は入力端子１に直接接続されて
いるので、高電圧検知回路３の入力には入力端子１に印
加される電圧がそのまま供給される。したがて、高電圧
検知回路３の検知レベルは、前述したようにテストモー
ド設定用の高電圧だけを検知し、通常動作時の信号レベ
ルには応答しないような高い値に設定することができ
る。
このように、高電圧検知回路３の信号検知レベルを入力
回路２の検知レベルよりも充分に高く設定することによ
って、電源変動等の影響による誤動作を妨げ、動作の信
頼性を高めることが可能になる。
高電圧検知回路３としては、信号検知レベルを高めるた
めに図示のような構成のものが使用される。つまり、こ
の高電圧検知回路３は、入力端子１の電圧値がＰチャネ
ルMOSトランジスタQ11,Q12,Q13の各しきい値電圧の合計
値と電源VCの値との和以上になった際に、インバータI
1,I2の出力電位がそれぞれ反転することを利用したもの
である。すなわち、インバータI1の入力ノードＡの電位
がインバータI1のしきい値電圧以上に上昇した際に、イ
ンバータI1の出力ノードＢの電位が“H"から“L"レベル
に変化し、これによってインバータI2の出力ノードＣの
電位も“L"から“H"レベルに変化する。このようにノー
ドＣの電位が“H"レベルになると、集積回路はテストモ
ードに設定される。
このような構成の高電圧検知回路３を用いれば、入力端
子１に高電圧を印加しても回路３内のトランジスタのゲ
ート絶縁膜の破壊を防ぐことができる。
今、ＰチャネルMOSトランジスタQ11,Q12,Q13の各しきい
値電圧が−1Vに設定され、入力端子１にテストモード設
定用の12Vの高電圧信号が印加されると、トランジスタQ
11とQ12の接続点はそのしきい値分だけ低い値となり、1
0Vになる。つまり、トランジスタQ11のゲートとソース
間の電位差は1V、またトランジスタQ12のゲートとソー
ス間の電位差も1Vである。したがって、入力端子１に12
Vが印加されてもトランジスタQ11,Q12が破壊されること
はない。
また、トランジスタQ13のゲートは電源VCつまり5Vであ
り、そのソースは10Vであるから、ゲートとソース間に
は5Vの電位差しかないため、このトランジスタQ12も破
壊の心配はない。
Ａ点の電位は各トランジスタQ11,Q12,Q13,Q14の導通抵
抗の比によって決定される。入力端子１に12Vが印加さ
れればトランジスタQ11〜Q14を介して接地端子に電流が
流れるため、トランジスタQ11とQ12、およびトランジス
タQ13とQ14の各接続点の電位も実際には前述の11V,10V
よりも低い値になる。Ａ点の電位はトランジスタQ14を
電流が流れるので、トランジスタQ14導通抵抗の設定値
にもよるが、10Vよりも低くなる。つまり、インバータI
1のゲート電位は、10Vよりも低い値になる。
また、Ａ点の電位はトランジスタQ14の導通抵抗を小さ
くすれば、10Vよりもさらに小さくすることができる。
このように、この高電圧検知回路３においては、入力端
子１に高電圧が印加されてもトランジスタのゲート破壊
が生じることはない。
また、トランジスタQ11,Q12はＰチャネル型である必要
はなく、ゲートをドレインに接続したＮチャネル型のト
ランジスタを使用することもできる。
第２図はこの発明の第２の実施例を示すもので、さらに
ゲート絶縁膜が薄くなった時に適した例である。すなわ
ち、入力回路２の入力端と接地端子間にＮチャネルエン
ハンスメント型MOSトランジスタT12を接続し、このトラ
ンジスタT12を高電圧検知回路３の出力Ｐによってスイ
ッチング制御している。また、入力端子１と入力回路２
の入力との間には、ゲートおよびドレインが相互接続さ
れたＮチャネルデプレッション型MOSトランジスタT10、
およびゲートが電源VCに接続されたＮチャネルデプレッ
ション型MOSトランジスタT11が接続されている。
入力端子１に高電圧が印加されると、この高電圧検知回
路３の出力Ｐは前述のように“1"レベルになる。よっ
て、トランジスタT12はオンし、入力回路２の入力電圧
はトランジスタT10とT11とT12の導通抵抗の比によって
任意に設定される。トランジスタT10とT11の接続点もこ
れらトランジスタの導通抵抗の比で各々破壊しない値に
任意に設定することができる。
第２図の場合、高電圧検知回路の応答速度の分だけトラ
ンジスタT12がオンするのが遅れ、高電圧がトランジス
タT10,T11,T12および入力回路２の入力に印加される
が、これは極めて単時間であるからトランジスタが破壊
に至ることはない。MOSトランジスタのゲートが電界に
よって破壊する場合、時間依存性があることが知られて
いる。これは、TDDB（Time Dependent Dielectric Brea
kdown）と呼ばれている。つまり、高電界でも時間が短
ければトランジスタは破壊されないが、高電界の印加さ
れている時間が長ければ破壊される。高電圧検知回路３
の応答速度は極めて速いため、トランジスタが破壊に至
ることはない。
第３図にこの発明の第３の実施例を示す。これは、第１
図の構成に加え、静電ノイズに対する入力保護用として
NPNトランジスタ10、抵抗11、およびゲートコントロー
ルダイオード12を設けたものである。
NPNトランジスタ10は第４図（Ａ）に示すように、Ｐ型
基板に２つのN+拡散層を形成し、その一方を入力端子１
に、他方を接地端子に接続した構造である。また、ゲー
トコントロールダイオード12は、第４図（Ｂ）に示すよ
うに、Ｐ型基板に形成されたN+拡散層に抵抗11を介して
入力端子１を接続すると共に、ゲート電極に電源VC端子
を接続し、さらにそのゲート電極から離れた位置にP+拡
散層を形成し、これを接地端子に接続した構造よりな
る。
したがって、この半導体集積回路がシステム内に取付け
られ、電源が投入されている時には、ゲートコントロー
ルダイオード12のゲートには常に電源VCが印加されるこ
とになり、そのブレークダウン電圧は比較的高く設定さ
れる。また、半導体集積回路の運搬時や、システムへの
取付け時には電源が投入されてないのでゲートコントロ
ールダイオード12のブレークダウン電圧は低く設定され
る。
このようにすれば、静電破壊の危険性のある場合にのみ
ブレークダウン電圧を低く設定でき、その心配がない時
つまりチップをシステム内に取付けた後においてはブレ
ークダウン電圧を高く設定することができる。したがっ
て、入力端子１にテストモード設定用の高電圧が印加さ
れた際に誤って入力保護回路がブレークダウンすること
を妨げ、かつ静電ノイズに対する充分な保護が可能とな
る。NPNトランジスタ10を設けているのは、ブレークダ
ウン時に接地端子へ流れる電流量を増加して静電気を急
速に除去するためである。
このような入力保護の構成は、第２図に示した集積回路
にも適用することができる。
［発明の効果」 以上のようにこの発明によれば、素子の微細化が進んで
も検知レベルの異なる２つの回路間で１つの入力端子を
共用できるようになり、テストモード設定用の入力端子
を特別に設けることなくテストを実行でき、しかも低コ
ストの半導体集積回路を提供するできる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る半導体集積回路を示
す図、第２図はこの発明の第２の実施例を示す図、第３
図はこの発明の第３の実施例を示す図、第４図は第３図
に示した半導体集積回路に使用される入力保護回路の素
子構造を示す断面図、第５図は従来の半導体集積回路を
示す図である。 １…入力端子、２…入力回路、３…高電圧検知回路、T1
…Ｎチャネルデプレッション型MOSトランジスタ。

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】入力端子と、 この入力端子に供給される信号に応答する第１の回路
    と、 前記入力端子と前記第１の回路間に接続された入力電圧
    制限回路とを具備し、 前記入力電圧制限回路は、前記入力端子に接続されたド
    レイン、前記第１の回路に接続されたソース、および所
    定電圧が供給されるゲートを有するＮチャネルMOSトラ
    ンジスタを具備していることを特徴とする半導体集積回
    路。
  2. 【請求項２】前記ＮチャネルMOSトランジスタのゲート
    は、前記半導体集積回路の電源電位供給端子に接続され
    ていることを特徴とする請求項１記載の半導体集積回
    路。
  3. 【請求項３】前記ＮチャネルMOSトランジスタは、デプ
    レッション型MOSトランジスタであることを特徴とする
    請求項２記載の半導体集積回路。
  4. 【請求項４】前記入力端子に供給される静電放電に対す
    る入力保護回路をさらに具備し、この入力保護回路は前
    記入力端子と前記入力電圧制限回路間に接続されている
    ことを特徴とする請求項１記載の半導体集積回路。
  5. 【請求項５】前記入力保護回路は、前記入力端子に接続
    されたコレクタ、基準電位供給端子に接続されたエミッ
    タ、およびベースを有するNPNトランジスタを具備する
    ことを特徴とする請求項４記載の半導体集積回路。
  6. 【請求項６】前記入力保護回路は、前記入力端子と前記
    入力電圧制限回路間に接続された抵抗をさらに具備する
    ことを特徴とする請求項５記載の半導体集積回路。
  7. 【請求項７】前記入力保護回路は、前記半導体集積回路
    の電源電位供給端子に接続されたゲートを有するゲート
    コントロールドダイオードをさらに具備することを特徴
    とする請求項６記載の半導体集積回路。
  8. 【請求項８】前記NPNトランジスタのベースは前記前記
    半導体集積回路の基板から構成されていることを特徴と
    する請求項５記載の半導体集積回路。
  9. 【請求項９】入力端子と、 この入力端子に供給される信号に応答する第１および第
    ２の回路であって、前記信号の２進値を検出するための
    前記第２の回路の検出電圧は前記第１の回路のその検出
    電圧よりも高く設定されている第１および第２の回路
    と、 前記入力端子と前記第１の回路との間に接続され、前記
    第１の回路に供給される電圧を所定電圧に制限する入力
    電圧制限回路とを具備し、 前記入力電圧制限回路は、前記入力端子に接続されたド
    レイン、前記第１の回路に接続されたソース、および所
    定電圧が供給されるゲートを有するＮチャネルMOSトラ
    ンジスタを具備していることを特徴とする半導体集積回
    路。
  10. 【請求項１０】前記ＮチャネルMOSトランジスタのゲー
    トは、前記半導体集積回路の電源電位供給端子に接続さ
    れていることを特徴とする請求項９記載の半導体集積回
    路。
  11. 【請求項１１】前記入力端子に供給される静電放電に対
    する入力保護回路をさらに具備し、この入力保護回路は
    前記入力端子と前記入力電圧制限回路間に接続されてい
    ることをを特徴とする請求項９記載の半導体集積回路。
  12. 【請求項１２】前記入力保護回路は、前記入力端子に接
    続されたコレクタ、基準電位供給端子に接続されたエミ
    ッタ、およびベースを有するNPNトランジスタを具備す
    ることを特徴とする請求項11記載の半導体集積回路。
  13. 【請求項１３】前記入力保護回路は、前記入力端子と前
    記入力電圧制限回路間に接続された抵抗をさらに具備す
    ることを特徴とする請求項12記載の半導体集積回路。
  14. 【請求項１４】前記入力保護回路は、前記半導体集積回
    路の電源電位供給端子に接続されたゲートを有するゲー
    トコントロールドダイオードをさらに具備することを特
    徴とする請求項13記載の半導体集積回路。
  15. 【請求項１５】前記ＮチャネルMOSトランジスタは、デ
    プレッション型MOSトランジスタであることを特徴とす
    る請求項９記載の半導体集積回路。
  16. 【請求項１６】第１の電圧レベル範囲を有する２進値
    “1"または“0"の第１の信号と前記第１の電圧レベル範
    囲よりも大きい第２の電圧レベル範囲を有する２進値
    “1"または“0"の第２の信号が供給される入力端子と、 前記第１の信号の２進値を検知してその第１の信号に応
    じた論理信号を発生する第１の回路と、 前記第１の回路よりも高い検知電圧を有し、２進値“1"
    の前記第２の信号が前記入力端子に供給された際にその
    第２の信号を検知して検出信号を発生する第２の回路
    と、 前記入力端子と前記第１の回路間に接続され、前記第１
    の回路に供給される電圧を２進値“1"の前記第２の信号
    の電圧よりも低い所定電圧に制限する入力電圧制限回路
    とを具備することを特徴とする半導体集積回路。
  17. 【請求項１７】前記入力端子に供給される静電放電に対
    する入力保護回路をさらに具備し、この入力保護回路は
    前記入力端子と前記入力電圧制限回路間に接続されてい
    ることをを特徴とする請求項16記載の半導体集積回路。
  18. 【請求項１８】前記第２の回路は前記入力保護回路と前
    記入力電圧制限回路間の接続ノードに接続され、前記入
    力電圧制限回路は、前記接続ノードに接続されたドレイ
    ン、前記第１の回路に接続されたソース、および所定電
    圧が供給されるゲートを有するＮチャネルMOSトランジ
    スタを具備していることを特徴とする請求項17記載の半
    導体集積回路。
  19. 【請求項１９】入力端子と、 この入力端子に供給される信号に応答する第１および第
    ２の回路であって、前記信号の２進値を検出するための
    前記第２の回路の検知電圧は前記第１の回路のその検知
    電圧よりも高く設定されている第１および第２の回路
    と、 前記入力端子と前記第１の回路との間に接続され、前記
    第１の回路に供給される電圧を所定電圧に制限する入力
    電圧制限回路とを具備し、 前記入力端子に供給される電圧が前記第２の回路の検知
    電圧よりも高い時にテストモードに設定されることを特
    徴とする半導体集積回路。
  20. 【請求項２０】前記入力電圧制限回路は、前記第１の回
    路に供給される電圧を、前記テストモード時に前記入力
    端子に供給される電圧よりも低い所定電圧に制限するこ
    とを特徴とする請求項19記載の半導体集積回路。
  21. 【請求項２１】前記入力端子に供給される電圧は、前記
    テストモード時以外は前記第２の回路の検知電圧よりも
    低いことを特徴とする請求項19記載の半導体集積回路。
  22. 【請求項２２】入力端子と、 この入力端子に供給される信号に応答する第１および第
    ２の回路であって、前記信号の２進値を検出するための
    前記第２の回路の検出電圧は前記第１の回路のその検出
    電圧よりも高く設定されている第１および第２の回路
    と、 前記入力端子と前記第１の回路との間に接続され、前記
    第１の回路に供給される電圧を所定電圧に制限する入力
    電圧制限回路とを具備し、この入力電圧制限回路は、 前記入力端子に接続されたドレイン、前記第１の回路に
    接続されたソース、および所定電圧が供給されるゲート
    を有する第１のＮチャネルMOSトランジスタと、 この第１のＮチャネルMOSトランジスタのソースに接続
    されたドレイン、基準電位供給端子に接続されたソー
    ス、および前記第２の回路から出力される論理信号が供
    給されるゲートを有し、前記第２の回路から出力される
    論理信号によって制御される第２のＮチャネルMOSトラ
    ンジスタとを具備していることを特徴とする半導体集積
    回路。
  23. 【請求項２３】入力端子と、 この入力端子にそれぞれ接続された第１および第２の回
    路と、 ドレインが前記入力端子に接続され、ソースが前記第１
    の回路に接続され、ゲートが電源電位供給端子に接続さ
    れたデプレッション型のＮチャネルMOSトランジスタと
    を具備し、 前記第２の回路は、ソースが前記入力端子に接続され、
    ゲートが前記電源電位供給端子に接続されたＰチャネル
    MOSトランジスタと、このＰチャネルMOSトランジスタの
    ドレイン電圧に応答する入力回路とを具備していること
    を特徴とする半導体集積回路。
  24. 【請求項２４】前記第２の回路は、前記ＰチャネルMOS
    トランジスタのドレインと基準電位供給端子間に接続さ
    れた放電手段をさらに具備していることを特徴とする請
    求項23記載の半導体集積回路。
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