JP2874583B2 - 半導体装置の入力保護回路 - Google Patents

半導体装置の入力保護回路

Info

Publication number
JP2874583B2
JP2874583B2 JP7046487A JP4648795A JP2874583B2 JP 2874583 B2 JP2874583 B2 JP 2874583B2 JP 7046487 A JP7046487 A JP 7046487A JP 4648795 A JP4648795 A JP 4648795A JP 2874583 B2 JP2874583 B2 JP 2874583B2
Authority
JP
Japan
Prior art keywords
nmos
gate
drain
pmos
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP7046487A
Other languages
English (en)
Other versions
JPH08222643A (ja
Inventor
利治 岡本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP7046487A priority Critical patent/JP2874583B2/ja
Priority to TW085101527A priority patent/TW295717B/zh
Priority to US08/599,352 priority patent/US5760630A/en
Priority to KR1019960003257A priority patent/KR0174235B1/ko
Publication of JPH08222643A publication Critical patent/JPH08222643A/ja
Application granted granted Critical
Publication of JP2874583B2 publication Critical patent/JP2874583B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Elimination Of Static Electricity (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の入力保護回
路に関し、特に電界効果型半導体装置に用いる入力保護
回路に関する。
【０００２】
【従来の技術】ＭＯＳ電界効果型トランジスタ（ＭＯＳ
ＦＥＴ）を使用した半導体装置は、ゲートに電圧を印加
しゲート酸化膜を介して論理素子のスイッチングを制御
するため、静電気によるサージパルス（「静電パルス」
という）に対して弱いことが知られている。
【０００３】ＭＯＳＦＥＴで用いられる酸化膜の膜厚は
一般に数百オングストローム程度と薄く、通常使用の電
源電圧には耐えられるが、静電パルスのような高電圧が
印加されると絶縁破壊を起こしてしまう。
【０００４】この対策として、外部入力端子になんらか
の保護回路を設けて内部回路に静電パルスによる高電圧
が印加されないようにする方法が一般に採用されてい
る。
【０００５】図３に、入力保護回路の従来例の一つを示
す。
【０００６】図３を参照して、入力端子３０１は、抵抗
３０２を介して初段インバータ３０３を構成するＮチャ
ネルＭＯＳＦＥＴ（「ＮＭＯＳ」と略記する）３０４、
ＰチャネルＭＯＳＦＥＴ（「ＰＭＯＳ」と略記する）３
０５のそれぞれのゲート電極と接続されている。
【０００７】また、入力端子３０１は、抵抗３０６を介
してＮＭＯＳ３０７のドレインに接続されている。ＮＭ
ＯＳ３０７は、ゲートとソースとが互いに接続され、ソ
ースが接地（グラウンド）端子３０８に接続されてい
る。
【０００８】次に、図３に示す入力保護回路の動作を説
明する。静電パルスが入力端子３０１に印加されると、
抵抗３０６を介してＮＭＯＳ３０７のドレインに静電パ
ルスが印加される。ＮＭＯＳ３０７のドレインの空乏層
が拡がり、ある電圧に達するとソース−ドレイン間でパ
ンチスルーが生じ、負性抵抗領域に入るため、ソース−
ドレイン間の抵抗はほとんど零になる。
【０００９】このため、外部からの静電パルスはＮＭＯ
Ｓ３０７を通って接地端子３０８に放電される。このと
き保護されるべきＮＭＯＳ３０４、ＰＭＯＳ３０５のゲ
ート電極には抵抗３０２により静電パルスは伝わりにく
く、ＮＭＯＳ３０４、ＰＭＯＳ３０５のゲート電極は高
電圧とならず、ＮＭＯＳ３０４、ＰＭＯＳ３０５は破壊
されない。
【００１０】図４に、ＮＭＯＳ３０７及び抵抗３０６の
ＩＶ（電流−電圧）特性を示す。図４において、ＮＭＯ
Ｓ３０７の特性は実線４０２で、抵抗３０６の特性は実
線４０３でそれぞれ示されている。
【００１１】図４を参照して、ＮＭＯＳ３０７が保護素
子として動作するときは、符号４０１で示すような領域
で動作している。抵抗３０６は負荷抵抗として働き、保
護素子として動作するＮＭＯＳ３０７の動作点を決定
し、ＮＭＯＳ３０７が破壊されないように負性抵抗領域
で流れる電流を制限する働きをする。
【００１２】抵抗３０６は、通常ポリシリコンあるいは
拡散層の抵抗を用いて実現されるが、ＮＭＯＳのオン抵
抗を用いて実現することも可能である。
【００１３】図５に、ＮＭＯＳのオン抵抗を用いて負荷
抵抗を構成した従来の回路構成の一例を示す。
【００１４】図５を参照して、入力端子３０１はＮＭＯ
Ｓ５０１を介してＮＭＯＳ３０７と接続される。ＮＭＯ
Ｓ５０１のゲート電極は電源と接続されているため常に
導通状態とされ、保護素子として動作するＮＭＯＳ３０
７からみて負荷抵抗として動作する。
【００１５】図６に、ＮＭＯＳのオン抵抗を用いて負荷
抵抗を構成した従来の回路構成の別の例を示す。
【００１６】図６を参照して、ＮＭＯＳ６０１を介して
入力端子３０１とＮＭＯＳ３０７が接続される。ＮＭＯ
Ｓ６０１のゲート電極はドレインと互いに接続されてお
り、保護素子として動作するＮＭＯＳ３０７からみて負
荷抵抗として動作する。
【００１７】
【発明が解決しようとする課題】しかしながら、ポリシ
リコンあるいは拡散層はシート抵抗が小さいため所望の
抵抗値を得るためにはパターンが大きくなり、ひいては
入力保護回路ブロックの面積が増大するという欠点があ
る。
【００１８】また、ＮＭＯＳのゲート電極を電源に接続
した構成を負荷抵抗として用いる場合、ポリシリコンあ
るいは拡散層に比べて小さなパターンで所望の抵抗値を
実現することが可能であるが、静電パルスが印加された
場合、このＮＭＯＳのドレイン−ゲート間でゲート酸化
膜が破壊を受けやすいという欠点があった。
【００１９】従って、本発明は上記従来技術の問題点を
解消し、静電パルスによる破壊に対して十分な耐量を持
ち信頼性の高い入力保護回路を、従来例と同様かそれ以
下の小面積で実現するようにする半導体装置の入力保護
回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体装置の内部回路に接続する外部入
力端子にソースを接続しゲートとドレインとを互いに接
続したＰチャネルＭＯＳＦＥＴと、ドレインを前記Ｐチ
ャネルＭＯＳＦＥＴのドレインに接続しゲートとソース
を共に接地端子に接続したＮチャネルＭＯＳＦＥＴと、
を備え、前記ＰチャネルＭＯＳＦＥＴが、入力保護トラ
ンジスタとして機能する前記ＮチャネルＭＯＳＦＥＴの
負荷抵抗として機能する、ことを特徴とする半導体装置
の入力保護回路を提供する。
【００２１】すなわち、本発明の入力保護回路は、好ま
しい態様として、外部入力端子と接地端子間に、ソース
を外部入力端子に接続しゲートとドレインとを互いに接
続したＰチャネルＭＯＳＦＥＴからなる負荷抵抗と、ゲ
ートとソースを接続したＮチャネルＭＯＳＦＥＴからな
る入力保護トランジスタを直列接続したしたものであ
る。
【００２２】
【作用】本発明によれば、入力保護用のトランジスタの
負荷抵抗をＰチャネルＭＯＳＦＥＴのオン抵抗で構成し
たことにより、小さなパターンで所望の高抵抗を実現す
ることができ、入力保護回路ブロックを縮小する。ま
た、本発明によれば、ＰチャネルＭＯＳＦＥＴを負荷抵
抗として用いた場合、静電パルスによるＰＭＯＳのゲー
ト酸化膜は破壊をされにくくなり、入力保護回路の信頼
性が向上する。
【００２３】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。図１に本発明の一実施例の構成を示す。
【００２４】図１を参照して、入力端子１０１は、抵抗
１０２を介して初段インバータ１０３を構成するＮＭＯ
Ｓ１０４、ＰＭＯＳ１０５のそれぞれのゲート電極と接
続している。また入力端子１０１は、ＰＭＯＳ１０６を
介してＮＭＯＳ１０７のドレインに接続されている。
【００２５】ＰＭＯＳ１０６のゲート電極はＮＭＯＳ１
０７のドレイン及びＰＭＯＳ１０６のドレインに接続さ
れる。
【００２６】ＮＭＯＳ１０７のゲート電極はソースと互
いに接続され、ソースは接地端子１０８に接続される。
【００２７】次に、図１を参照して、本実施例に係る入
力保護回路の動作を説明する。
【００２８】静電パルスが入力端子１０１に印加された
場合、ＰＭＯＳ１０６のゲートはオープン状態のためゲ
ート酸化膜の破壊は生じない。静電パルスがある電圧に
達するとＰＭＯＳ１０６はパンチスルー状態になり、抵
抗素子として動作するようになり、ＮＭＯＳ１０７のド
レインに静電パルスが印加される。
【００２９】ＮＭＯＳ１０７のドレインの空乏層が拡が
って、ある電圧に達するとソース−ドレイン間でパンチ
スルーが生じ、ソース−ドレイン間の抵抗はほとんど零
になる。
【００３０】このため、外部からの静電パルスは、ＮＭ
ＯＳ１０７を通って接地端子１０８に放電される。
【００３１】その際、ＰＭＯＳ１０６のゲート−ソース
間、ゲート−ドレイン間、ゲート−ウェル間の電位差は
小さいため、ＰＭＯＳ１０６のゲート酸化膜の破壊は生
じない。
【００３２】また、このとき保護されるべきＮＭＯＳ１
０４、ＰＭＯＳ１０５のゲート電極には抵抗１０２によ
り静電パルスは伝わりにくく、ＮＭＯＳ１０４、ＰＭＯ
Ｓ１０５のゲート電極の電圧は高くならないため、ＮＭ
ＯＳ１０４、ＰＭＯＳ１０５は破壊されない。
【００３３】図２に、本発明の一実施例を説明するため
の断面図を示す。なお、図２において、図１と同一の要
素には同一の参照符号が附されている。そして、図２に
おいて、入力端子１０１、抵抗１０２、初段インバータ
１０３等は既に図１を参照して説明したのでその説明を
省略する。
【００３４】図２において、２０１はＰ形基板、２０２
はＮウェルをそれぞれ示し、２０３Ｇ、２０３Ｄ、２０
３ＳはＰＭＯＳのゲート、ドレイン、ソースをそれぞれ
示している（このＰＭＯＳを「ＰＭＯＳ２０３」とい
う）。また、２０４Ｇ、２０４Ｄ、２０４ＳはＮＭＯＳ
のゲート、ドレイン、ソースをそれぞれ示している（こ
のＮＭＯＳを「ＮＭＯＳ２０４」という）。
【００３５】図２に模式的に示すように、これらは金属
配線層２０５１〜２０５３で相互に接続されている。す
なわち、入力端子１０１は金属配線層２０５１を介して
ＰＭＯＳ２０３のソース２０３Ｓと接続され、ＰＭＯＳ
２０３のゲート２０３Ｇとドレイン２０３Ｄは共に金属
配線層２０５２を介してＮＭＯＳ２０４のドレイン２０
４Ｄに接続され、ＮＭＯＳ２０４のゲート２０４Ｇとソ
ース２０４Ｓは共に接地端子１０８に接続されている。
【００３６】２０６はＰ型拡散層であり、ＮＭＯＳのソ
ース２０４Ｓ及び接地端子１０８と接続されている。ま
た、２０７はＮ型拡散層であり、入力端子１０１及びＰ
ＭＯＳのソース２０３Ｓと接続されている。
【００３７】次に、図２を参照して動作を説明する。
【００３８】静電パルスが入力端子１０１に印加された
場合、ＰＭＯＳ２０３のゲートはオープン状態のためゲ
ート酸化膜の破壊は生じない。静電パルスがある電圧に
達するとＰＭＯＳ２０３はパンチスルー状態になり抵抗
素子として動作するようになり、ＮＭＳＯ２０４のドレ
インに静電パルスが印加される。ＮＭＯＳ２０４のドレ
インの空乏層が拡がり、ある電圧に達するとソース−ド
レイン間でパンチスルーが生じ、ソース−ドレイン間の
抵抗はほとんど零になる。
【００３９】これによって外部からの静電パルスはＮＭ
ＯＳ２０４を通って接地端子１０８に放電される。その
際、ＰＭＯＳ２０３のゲート−ソース間、ゲート−ドレ
イン間、ゲート−ウェル間の電位差は小さいため、ＰＭ
ＯＳ２０３のゲート酸化膜の破壊は生じない。またこの
とき保護されるべきＮＭＯＳ１０４、ＰＭＯＳ１０５の
ゲート電極には抵抗１０２により、静電パルスは伝わり
にくく、ＮＭＯＳ１０４、ＰＭＯＳ１０５のゲート電極
の電圧は高くならないため、ＮＭＯＳ１０４、ＰＭＯＳ
１０５は破壊されない。
【００４０】ＰＭＯＳはＮＭＯＳに比べてキャリアの移
動度が小さくオン抵抗が大きいため、ＮＭＯＳと同じ抵
抗値を得るのにＮＭＯＳより小さいパターンで済み、こ
のため素子分離を考慮してもＮＭＯＳと同等程度のパタ
ーンサイズで実現可能である。
【００４１】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
【００４２】
【発明の効果】以上説明したように本発明によれば、Ｐ
ＭＯＳはＮＭＯＳに比べてキャリアの移動度が小さくオ
ン抵抗が大きいため、ＮＭＯＳと同じ抵抗値を得るのに
ＮＭＯＳより小さいパターンで済み、従って素子分離を
考慮してもＮＭＯＳと同等程度のパターンサイズで実現
可能であり、ポリシリコンあるいは拡散層による抵抗と
比べればより小さいパターンで実現できる。
【００４３】また、本発明においては、ＰＭＯＳを負荷
抵抗として使用する場合、静電パルスによるＰＭＯＳの
ゲート酸化膜は破壊されにくくなり、入力保護回路の信
頼性が向上する。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例を説明するために模式的に示
した断面図である。
【図３】従来の入力保護回路の構成を示す図である。
【図４】従来の入力保護回路におけるＩＶ特性を示す図
である。
【図５】別の従来例の構成を示す図である。
【図６】さらに別の従来例の構成を示す図である。
【符号の説明】
101 入力端子 102 抵抗 103 初段インバータ 104 ＮＭＯＳ 105、106 ＰＭＯＳ 107 ＮＭＯＳ 108 接地端子 201 Ｐ型基板 202 Ｎウェル 203D ドレイン 203G ゲート 203S ソース 204D ドレイン 204G ゲート 204S ソース 206 Ｐ型拡散層 207 Ｎ型拡散層 2051〜2053 金属配線層 301 入力端子 302 抵抗 303 初段インバータ 304 ＮＭＯＳ 305 ＰＭＯＳ 306 負荷抵抗 307 ＮＭＯＳ 308 接地端子 501 ＮＭＯＳ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０５Ｆ 3/02

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体装置の内部回路に接続する外部入力
    端子にソースを接続しゲートとドレインとを互いに接続
    したＰチャネルＭＯＳＦＥＴと、ドレインを前記Ｐチャ
    ネルＭＯＳＦＥＴのドレインに接続しゲートとソースを
    共に接地端子に接続したＮチャネルＭＯＳＦＥＴと、を
    備え、前記ＰチャネルＭＯＳＦＥＴが、入力保護トラン
    ジスタとして機能する前記ＮチャネルＭＯＳＦＥＴの負
    荷抵抗として機能する、ことを特徴とする半導体装置の
    入力保護回路。
JP7046487A 1995-02-10 1995-02-10 半導体装置の入力保護回路 Expired - Lifetime JP2874583B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP7046487A JP2874583B2 (ja) 1995-02-10 1995-02-10 半導体装置の入力保護回路
TW085101527A TW295717B (ja) 1995-02-10 1996-02-07
US08/599,352 US5760630A (en) 1995-02-10 1996-02-09 Input protection circuit having load resistor implemented by p-channel MIS transistor
KR1019960003257A KR0174235B1 (ko) 1995-02-10 1996-02-10 P 채널 mis 트랜지스터로 구현된 부하 저항을 갖는 입력 보호 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7046487A JP2874583B2 (ja) 1995-02-10 1995-02-10 半導体装置の入力保護回路

Publications (2)

Publication Number Publication Date
JPH08222643A JPH08222643A (ja) 1996-08-30
JP2874583B2 true JP2874583B2 (ja) 1999-03-24

Family

ID=12748576

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7046487A Expired - Lifetime JP2874583B2 (ja) 1995-02-10 1995-02-10 半導体装置の入力保護回路

Country Status (4)

Country Link
US (1) US5760630A (ja)
JP (1) JP2874583B2 (ja)
KR (1) KR0174235B1 (ja)
TW (1) TW295717B (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960015900A (ko) * 1994-10-06 1996-05-22 반도체 장치 및 그 제조방법
WO1998020564A1 (en) * 1996-11-07 1998-05-14 Hitachi, Ltd. Semiconductor integrated circuit device and its manufacture
JPH10288950A (ja) * 1997-04-14 1998-10-27 Casio Comput Co Ltd 液晶表示装置
JP2959528B2 (ja) * 1997-06-09 1999-10-06 日本電気株式会社 保護回路
US6191633B1 (en) * 1997-09-12 2001-02-20 Nec Corporation Semiconductor integrated circuit with protection circuit against electrostatic discharge
JPH11103021A (ja) * 1997-09-26 1999-04-13 Seiko Instruments Inc 保護回路および保護回路を用いた電子回路
US6137338A (en) * 1999-03-01 2000-10-24 Texas Instruments Incorporated Low resistance input protection circuit
JP3420967B2 (ja) 1999-03-17 2003-06-30 株式会社 沖マイクロデザイン 半導体集積回路
US6825504B2 (en) 1999-05-03 2004-11-30 Hitachi, Ltd. Semiconductor integrated circuit device and method of manufacturing the same
US6288590B1 (en) * 1999-05-21 2001-09-11 Intel Corporation High voltage protection input buffer
JP2002134628A (ja) * 2000-10-24 2002-05-10 Toshiba Corp 保護回路
JP4648533B2 (ja) * 2000-10-30 2011-03-09 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP4826043B2 (ja) * 2001-09-21 2011-11-30 ヤマハ株式会社 入力保護回路
JP3920276B2 (ja) 2004-04-20 2007-05-30 Ｎｅｃエレクトロニクス株式会社 静電保護回路
JP4467446B2 (ja) 2005-02-10 2010-05-26 Ｎｅｃエレクトロニクス株式会社 高周波ｉｃ及びｇｐｓ受信機
JP2007081019A (ja) * 2005-09-13 2007-03-29 Oki Electric Ind Co Ltd 半導体装置
JP5216821B2 (ja) * 2010-08-13 2013-06-19 ラピスセミコンダクタ株式会社 半導体装置
US9337652B1 (en) * 2013-01-21 2016-05-10 ARC Technology, LLC Electro-optical terminal protection system for sensitive electronics
US9450403B1 (en) * 2013-01-21 2016-09-20 ARC Technology, LLC Electro-optic terminal protection system with matching stub
KR102542842B1 (ko) 2016-09-22 2023-06-14 알란 비. 캐쉬 Pms의 증상을 완화하는 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53126875A (en) * 1977-04-13 1978-11-06 Hitachi Ltd Gate protecting device
JPS57109375A (en) * 1980-12-26 1982-07-07 Fujitsu Ltd Mis type transistor protection circuit
JPS5980973A (ja) * 1983-09-02 1984-05-10 Hitachi Ltd ゲ−ト保護回路
US5276346A (en) * 1983-12-26 1994-01-04 Hitachi, Ltd. Semiconductor integrated circuit device having protective/output elements and internal circuits
JPS60163456A (ja) * 1984-02-03 1985-08-26 Mitsubishi Electric Corp 半導体集積回路
JPS60163453A (ja) * 1984-02-06 1985-08-26 Agency Of Ind Science & Technol Ｍｏｓ入力回路
JPH0748652B2 (ja) * 1987-07-23 1995-05-24 三菱電機株式会社 半導体回路装置の入力保護装置
JPH0695545B2 (ja) * 1988-01-07 1994-11-24 株式会社東芝 半導体集積回路
JPH03180074A (ja) * 1989-12-08 1991-08-06 Fujitsu Ltd 半導体装置
US5291051A (en) * 1992-09-11 1994-03-01 National Semiconductor Corporation ESD protection for inputs requiring operation beyond supply voltages
US5397934A (en) * 1993-04-05 1995-03-14 National Semiconductor Corporation Apparatus and method for adjusting the threshold voltage of MOS transistors
JP3000052U (ja) * 1994-01-07 1994-07-26 伸一 稲垣 カードホルダー
US5543734A (en) * 1994-08-30 1996-08-06 Intel Corporation Voltage supply isolation buffer
US5545909A (en) * 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit

Also Published As

Publication number Publication date
JPH08222643A (ja) 1996-08-30
TW295717B (ja) 1997-01-11
KR960032721A (ko) 1996-09-17
KR0174235B1 (ko) 1999-02-01
US5760630A (en) 1998-06-02

Similar Documents

Publication Publication Date Title
JP2874583B2 (ja) 半導体装置の入力保護回路
US6008684A (en) CMOS output buffer with CMOS-controlled lateral SCR devices
JP4401500B2 (ja) 静電放電における寄生バイポーラ効果を低減する半導体装置および方法
US5751042A (en) Internal ESD protection circuit for semiconductor devices
JP3337493B2 (ja) 過電圧保護半導体スイッチ
JP3320872B2 (ja) Ｃｍｏｓ集積回路装置
US20030043517A1 (en) Electro-static discharge protecting circuit
JP3559075B2 (ja) Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置
JP2806532B2 (ja) 半導体集積回路装置
JP2002141467A (ja) 半導体装置
JPH11178205A (ja) 保護回路
JP3033548B2 (ja) 半導体装置、静電保護素子及び絶縁破壊防止方法
JPH10242401A (ja) 半導体装置の保護回路
US5729420A (en) High voltage recoverable input protection circuit and protection device
KR100357191B1 (ko) 메탈 커플링 커패시터를 이용한 이에스디 보호 회로
JP3554353B2 (ja) 電界効果トランジスタの保護装置
JP2752680B2 (ja) 半導体集積回路装置の過電圧吸収回路
JP2002176347A (ja) 過電流制限型半導体素子
JPH05291511A (ja) 半導体集積回路
KR920702025A (ko) Mos 소자용 과전압 보호회로
KR100236327B1 (ko) 이에스디(esd) 보호회로
KR100290916B1 (ko) 이에스디(ｅｓｄ) 보호회로 및 그의 제조 방법
JP2000208639A (ja) 半導体装置
JP3493713B2 (ja) 半導体装置
JPH0669429A (ja) 半導体回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19981215