JPH10288950A - 液晶表示装置 - Google Patents
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
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- G—PHYSICS
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- G02F1/1345—Conductors connecting electrodes to cell terminals
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/1362—Active matrix addressed cells
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- G02F2202/00—Materials and properties
- G02F2202/22—Antistatic materials or arrangements
Abstract
(57)【要約】
【課題】 短いパルスの静電気に対する追従性があまり
良くない静電保護素子を備えた液晶表示装置において、
短いパルスの静電気に対しても静電保護素子が良好に追
従することができるようにする。 【解決手段】 データライン５の上端部とデータライン
５の静電保護素子９に接続された接続部５ａとの間には
静電気パルス遅延用の抵抗素子３１が設けられている。
そして、データライン５の上端部に外部から短いパルス
の静電気が帯電したとき、この静電気のパルスの立上り
は抵抗素子３１により緩やかとされる。この結果、短い
パルスの静電気に対しても静電保護素子９が良好に追従
することができることになる。
良くない静電保護素子を備えた液晶表示装置において、
短いパルスの静電気に対しても静電保護素子が良好に追
従することができるようにする。 【解決手段】 データライン５の上端部とデータライン
５の静電保護素子９に接続された接続部５ａとの間には
静電気パルス遅延用の抵抗素子３１が設けられている。
そして、データライン５の上端部に外部から短いパルス
の静電気が帯電したとき、この静電気のパルスの立上り
は抵抗素子３１により緩やかとされる。この結果、短い
パルスの静電気に対しても静電保護素子９が良好に追従
することができることになる。
Description
【０００１】
【発明の属する技術分野】この発明は液晶表示装置に関
する。
する。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
には、静電気を帯びた人体や他の物体と接触しても、薄
膜トランジスタ（アクティブ素子）が静電破壊しないよ
うにするために、静電対策を施したものがある。
には、静電気を帯びた人体や他の物体と接触しても、薄
膜トランジスタ（アクティブ素子）が静電破壊しないよ
うにするために、静電対策を施したものがある。
【０００３】図９は従来のこのような液晶表示装置にお
けるアクティブ素子基板上に形成されたものの一部を省
略した全体的な等価回路的平面図を示し、図１０はその
一部の等価回路的平面図を示したものである。アクティ
ブ素子基板１上には、マトリクス状に配置された複数の
画素電極２と、これらの画素電極２にそれぞれ接続され
た薄膜トランジスタ３と、行方向に延ばされ、薄膜トラ
ンジスタ３に走査信号を供給するための複数の走査ライ
ン４と、列方向に延ばされ、薄膜トランジスタ３にデー
タ信号を供給するための複数のデータライン５と、行方
向に延ばされ、画素電極２との間で補助容量部Ｃｓを形
成する複数の補助容量ライン６と、図９において右下部
に配置された複数の入力ライン７と、複数の画素電極２
の周囲に配置されたリング状の短絡ライン８と、短絡ラ
イン８の上辺部の上側において短絡ライン８の上辺部と
各データライン５の上端部にそれぞれ接続された各２つ
ずつの静電保護素子９とが設けられている。
けるアクティブ素子基板上に形成されたものの一部を省
略した全体的な等価回路的平面図を示し、図１０はその
一部の等価回路的平面図を示したものである。アクティ
ブ素子基板１上には、マトリクス状に配置された複数の
画素電極２と、これらの画素電極２にそれぞれ接続され
た薄膜トランジスタ３と、行方向に延ばされ、薄膜トラ
ンジスタ３に走査信号を供給するための複数の走査ライ
ン４と、列方向に延ばされ、薄膜トランジスタ３にデー
タ信号を供給するための複数のデータライン５と、行方
向に延ばされ、画素電極２との間で補助容量部Ｃｓを形
成する複数の補助容量ライン６と、図９において右下部
に配置された複数の入力ライン７と、複数の画素電極２
の周囲に配置されたリング状の短絡ライン８と、短絡ラ
イン８の上辺部の上側において短絡ライン８の上辺部と
各データライン５の上端部にそれぞれ接続された各２つ
ずつの静電保護素子９とが設けられている。
【０００４】そして、走査ライン４の右端部は、アクテ
ィブ素子基板１の右辺部の図９において点線で示す半導
体チップ搭載エリア１０内まで延ばされている。データ
ライン５の下端部は、アクティブ素子基板１の下辺部の
図９において点線で示す半導体チップ搭載エリア１１内
まで延ばされている。データライン５の上端部は、アク
ティブ素子基板１の上辺部端面まで延ばされている。補
助容量ライン６の左端部は共通ライン１２に接続されて
いる。入力ライン７の一端部は半導体チップ搭載エリア
１０、１１内まで延ばされている。短絡ライン８の左辺
部上下端は共通ライン１２に接続されている。
ィブ素子基板１の右辺部の図９において点線で示す半導
体チップ搭載エリア１０内まで延ばされている。データ
ライン５の下端部は、アクティブ素子基板１の下辺部の
図９において点線で示す半導体チップ搭載エリア１１内
まで延ばされている。データライン５の上端部は、アク
ティブ素子基板１の上辺部端面まで延ばされている。補
助容量ライン６の左端部は共通ライン１２に接続されて
いる。入力ライン７の一端部は半導体チップ搭載エリア
１０、１１内まで延ばされている。短絡ライン８の左辺
部上下端は共通ライン１２に接続されている。
【０００５】次に、この液晶表示装置のアクティブ素子
基板１の具体的な構造について図１１を参照して説明す
る。アクティブ素子基板１の上面には薄膜トランジスタ
３のゲート電極Ｇが形成されている。また、図１２に示
すように、アクティブ素子基板１の上面には、ゲート電
極Ｇの形成と同時に、走査ライン４、補助容量ライン
６、共通ライン１２及び短絡ライン８の上辺部と下辺部
が形成されている。
基板１の具体的な構造について図１１を参照して説明す
る。アクティブ素子基板１の上面には薄膜トランジスタ
３のゲート電極Ｇが形成されている。また、図１２に示
すように、アクティブ素子基板１の上面には、ゲート電
極Ｇの形成と同時に、走査ライン４、補助容量ライン
６、共通ライン１２及び短絡ライン８の上辺部と下辺部
が形成されている。
【０００６】ゲート電極Ｇ等を含むアクティブ素子基板
１の上面全体にはゲート絶縁膜１３が形成されている。
ゲート電極Ｇに対応する部分におけるゲート絶縁膜１３
の上面にはアモルファスシリコンからなる半導体薄膜１
４が形成されている。また、静電保護素子９形成領域に
おけるゲート絶縁膜１３の上面にもアモルファスシリコ
ンからなる半導体薄膜１５が形成されている。半導体薄
膜１４、１５の上面中央部にはブロッキング層１６、１
７が形成されている。薄膜トランジスタ３形成領域にお
けるブロッキング層１６の上面両側にはｎ+シリコンか
らなるコンタクト層１８、１９が形成されている。ま
た、静電保護素子９形成領域におけるブロッキング層１
７の上面両側にもｎ+シリコンからなるコンタクト層２
０、２１が形成されている。
１の上面全体にはゲート絶縁膜１３が形成されている。
ゲート電極Ｇに対応する部分におけるゲート絶縁膜１３
の上面にはアモルファスシリコンからなる半導体薄膜１
４が形成されている。また、静電保護素子９形成領域に
おけるゲート絶縁膜１３の上面にもアモルファスシリコ
ンからなる半導体薄膜１５が形成されている。半導体薄
膜１４、１５の上面中央部にはブロッキング層１６、１
７が形成されている。薄膜トランジスタ３形成領域にお
けるブロッキング層１６の上面両側にはｎ+シリコンか
らなるコンタクト層１８、１９が形成されている。ま
た、静電保護素子９形成領域におけるブロッキング層１
７の上面両側にもｎ+シリコンからなるコンタクト層２
０、２１が形成されている。
【０００７】薄膜トランジスタ３形成領域におけるコン
タクト層１８、１９の上面にはソース電極Ｓ及びドレイ
ン電極Ｄが形成されている。また、静電保護素子９形成
領域におけるコンタクト層２０、２１の上面には一方の
接続電極２２及び他方の接続電極２３が形成されてい
る。一方の接続電極２２はゲート絶縁膜１３に形成され
たコンタクトホール部２４を介して短絡ライン８の図１
０における上辺部に接続されている。他方の接続電極２
３は、図１０に示すように、データライン５の符号５ａ
で示す部分に接続されている。なお、各電極Ｓ、Ｄ、２
２、２３の形成と同時に、データライン５、入力ライン
７及び短絡ライン８の左辺部と右辺部が形成される。こ
の場合、短絡ライン８の左辺部上下端及び右辺部上下端
は、ゲート絶縁膜１３に形成されたコンタクトホール部
（図示せず）を介して短絡ライン８の上辺部左右端及び
下辺部左右端に接続される。なおまた、薄膜トランジス
タ３の近傍におけるゲート絶縁膜１３の上面には、ソー
ス電極Ｓ等の形成前に、ＩＴＯからなる画素電極２が形
成され、この画素電極２にソース電極Ｓが接続されてい
る。かくして、この液晶表示装置におけるアクティブ素
子基板１の回路構成は、図９及び図１０に示すようにな
る。
タクト層１８、１９の上面にはソース電極Ｓ及びドレイ
ン電極Ｄが形成されている。また、静電保護素子９形成
領域におけるコンタクト層２０、２１の上面には一方の
接続電極２２及び他方の接続電極２３が形成されてい
る。一方の接続電極２２はゲート絶縁膜１３に形成され
たコンタクトホール部２４を介して短絡ライン８の図１
０における上辺部に接続されている。他方の接続電極２
３は、図１０に示すように、データライン５の符号５ａ
で示す部分に接続されている。なお、各電極Ｓ、Ｄ、２
２、２３の形成と同時に、データライン５、入力ライン
７及び短絡ライン８の左辺部と右辺部が形成される。こ
の場合、短絡ライン８の左辺部上下端及び右辺部上下端
は、ゲート絶縁膜１３に形成されたコンタクトホール部
（図示せず）を介して短絡ライン８の上辺部左右端及び
下辺部左右端に接続される。なおまた、薄膜トランジス
タ３の近傍におけるゲート絶縁膜１３の上面には、ソー
ス電極Ｓ等の形成前に、ＩＴＯからなる画素電極２が形
成され、この画素電極２にソース電極Ｓが接続されてい
る。かくして、この液晶表示装置におけるアクティブ素
子基板１の回路構成は、図９及び図１０に示すようにな
る。
【０００８】次に、この液晶表示装置における静電対策
について図１０を参照して説明する。一例として、アク
ティブ素子基板１の上辺部端面における１列目のデータ
ライン５の上端部に外部から静電気が帯電したとする。
すると、１列目のデータライン５に接続された静電保護
素子９が導通し、短絡ライン８、共通ライン１２及び補
助容量ライン６が１列目のデータライン５と同電位とな
る。次に、例えば２列目のデータライン５に接続された
静電保護素子９について見ると、この静電保護素子９も
導通し、２列目のデータライン５が短絡ライン８、共通
ライン１２及び補助容量ライン６と同電位となる。かく
して、短絡ライン８、共通ライン１２、補助容量ライン
６及びすべてのデータライン５が同電位となる。即ち、
１列目のデータライン５の上端部に帯電した静電気は、
短絡ライン８、共通ライン１２、補助容量ライン６及び
残りのすべてのデータライン５に逃げることになる。こ
れにより、１列目のデータライン５の上端部に帯電した
静電気の静電保護素子９と接続された接続部５ａから下
側への印加は緩和される。この結果、１列目のデータラ
イン５に接続された薄膜トランジスタ３が静電破壊しな
いようにすることができる。なお、１本のデータライン
５に静電保護素子９を２つ接続しているのは、いずれか
一方に欠陥があっても対応することができるようにする
ためである。また、このような静電保護素子を走査ライ
ン４にも設けたものもあるが、これについては説明を省
略する。
について図１０を参照して説明する。一例として、アク
ティブ素子基板１の上辺部端面における１列目のデータ
ライン５の上端部に外部から静電気が帯電したとする。
すると、１列目のデータライン５に接続された静電保護
素子９が導通し、短絡ライン８、共通ライン１２及び補
助容量ライン６が１列目のデータライン５と同電位とな
る。次に、例えば２列目のデータライン５に接続された
静電保護素子９について見ると、この静電保護素子９も
導通し、２列目のデータライン５が短絡ライン８、共通
ライン１２及び補助容量ライン６と同電位となる。かく
して、短絡ライン８、共通ライン１２、補助容量ライン
６及びすべてのデータライン５が同電位となる。即ち、
１列目のデータライン５の上端部に帯電した静電気は、
短絡ライン８、共通ライン１２、補助容量ライン６及び
残りのすべてのデータライン５に逃げることになる。こ
れにより、１列目のデータライン５の上端部に帯電した
静電気の静電保護素子９と接続された接続部５ａから下
側への印加は緩和される。この結果、１列目のデータラ
イン５に接続された薄膜トランジスタ３が静電破壊しな
いようにすることができる。なお、１本のデータライン
５に静電保護素子９を２つ接続しているのは、いずれか
一方に欠陥があっても対応することができるようにする
ためである。また、このような静電保護素子を走査ライ
ン４にも設けたものもあるが、これについては説明を省
略する。
【０００９】
【発明が解決しようとする課題】ところで、従来のこの
ような液晶表示装置では、図１１に示すように、静電保
護素子９として、アモルファスシリコンからなる半導体
薄膜１５を備えた空間電荷制限電流型素子を用いてい
る。しかしながら、このような静電保護素子９では、静
電気を帯びた人体や他の物体と低抵抗で接触した際に生
じる短いパルスの静電気に対する追従性があまり良くな
い。このため、例えば１列目のデータライン５の上端部
に短いパルスの静電気が帯電した場合、１列目のデータ
ライン５に接続された静電保護素子９が導通状態となる
前に、静電気が１列目のデータライン５のうち静電保護
素子９と接続された接続部５ａから下側に流れ、１列目
のデータライン５に接続された薄膜トランジスタ３が静
電破壊することがあるという問題があった。この発明の
課題は、短いパルスの静電気に対しても静電保護素子が
良好に追従することができるようにすることである。
ような液晶表示装置では、図１１に示すように、静電保
護素子９として、アモルファスシリコンからなる半導体
薄膜１５を備えた空間電荷制限電流型素子を用いてい
る。しかしながら、このような静電保護素子９では、静
電気を帯びた人体や他の物体と低抵抗で接触した際に生
じる短いパルスの静電気に対する追従性があまり良くな
い。このため、例えば１列目のデータライン５の上端部
に短いパルスの静電気が帯電した場合、１列目のデータ
ライン５に接続された静電保護素子９が導通状態となる
前に、静電気が１列目のデータライン５のうち静電保護
素子９と接続された接続部５ａから下側に流れ、１列目
のデータライン５に接続された薄膜トランジスタ３が静
電破壊することがあるという問題があった。この発明の
課題は、短いパルスの静電気に対しても静電保護素子が
良好に追従することができるようにすることである。
【００１０】
【課題を解決するための手段】この発明は、走査ライン
及びデータラインのうち少なくとも一方の各ラインと短
絡ラインとの間に静電保護素子を設け、且つ、前記一方
の各ラインの端部と前記一方のラインの前記静電保護素
子に接続された接続部との間に静電気パルス遅延手段を
設けたものである。
及びデータラインのうち少なくとも一方の各ラインと短
絡ラインとの間に静電保護素子を設け、且つ、前記一方
の各ラインの端部と前記一方のラインの前記静電保護素
子に接続された接続部との間に静電気パルス遅延手段を
設けたものである。
【００１１】この発明によれば、例えばデータラインの
端部に短いパルスの静電気が帯電した場合、この静電気
は静電気パルス遅延手段により遅延されることになるの
で、短いパルスの静電気に対しても静電保護素子が良好
に追従することができるようにすることができる。
端部に短いパルスの静電気が帯電した場合、この静電気
は静電気パルス遅延手段により遅延されることになるの
で、短いパルスの静電気に対しても静電保護素子が良好
に追従することができるようにすることができる。
【００１２】
（第１実施形態）図１はこの発明の第１実施形態におけ
る液晶表示装置のアクティブ素子基板上に形成されたも
のの一部の等価回路的平面図を示したものである。この
図において、図１０と同一名称部分には同一の符号を付
し、その説明を適宜省略する。図１において、図１０に
示す従来例と異なる点は、データライン５の上端部と同
データライン５の静電保護素子９に接続された接続部５
ａとの間に静電気パルス遅延用の抵抗素子３１が設けら
れている点である。
る液晶表示装置のアクティブ素子基板上に形成されたも
のの一部の等価回路的平面図を示したものである。この
図において、図１０と同一名称部分には同一の符号を付
し、その説明を適宜省略する。図１において、図１０に
示す従来例と異なる点は、データライン５の上端部と同
データライン５の静電保護素子９に接続された接続部５
ａとの間に静電気パルス遅延用の抵抗素子３１が設けら
れている点である。
【００１３】次に、この液晶表示装置のアクティブ素子
基板１の具体的な構造について図２を参照して説明す
る。なお、図２において、図１１と同一名称部分には同
一の符号を付し、その説明を適宜省略する。静電気パル
ス遅延用の抵抗素子３１は、ゲート絶縁膜１３の上面の
所定の箇所に形成されたアモルファスシリコンからなる
半導体薄膜３２と、この半導体薄膜３２の上面に形成さ
れたｎ+シリコンからなる半導体層（不純物を含有する
半導体層）３３とからなっている。この抵抗素子３１は
データライン５の所定の箇所に介在されているので、半
導体層３３の上面両側はデータライン５に接続されてい
る。
基板１の具体的な構造について図２を参照して説明す
る。なお、図２において、図１１と同一名称部分には同
一の符号を付し、その説明を適宜省略する。静電気パル
ス遅延用の抵抗素子３１は、ゲート絶縁膜１３の上面の
所定の箇所に形成されたアモルファスシリコンからなる
半導体薄膜３２と、この半導体薄膜３２の上面に形成さ
れたｎ+シリコンからなる半導体層（不純物を含有する
半導体層）３３とからなっている。この抵抗素子３１は
データライン５の所定の箇所に介在されているので、半
導体層３３の上面両側はデータライン５に接続されてい
る。
【００１４】次に、図１を参照して、例えば１列目のデ
ータライン５の上端部に短いパルスの静電気が帯電した
場合について説明する。１列目のデータライン５の上端
部に、図３（ａ）に示すように、矩形状の短いパルス
（パルス幅ｔ1）の静電気が帯電した場合には、抵抗素
子３１の静電気パルス遅延機能により、図３（ｂ）に示
すように、パルスの立上りが緩やかとなり、パルス幅ｔ
2がｔ1よりも大きくなる。そして、このパルスの立上り
が緩やかとなった時間内のある時点で１列目のデータラ
イン５に接続された静電保護素子９が導通する。つま
り、静電保護素子９は、図３（ｂ）に示すようなパルス
の静電気に対して良好に追従することにより、図３
（ａ）に示すようなパルスの静電気に対しても良好に追
従することができることになる。このため、静電気が１
列目のデータライン５から静電保護素子９、短絡ライン
８、補助容量ライン６を流れる経路と、１列目のデータ
ライン５のうち静電保護素子９との接続部５ａから下側
に流れる経路との間に、静電保護素子９が導通するまで
の期間に生じる静電気の電位差を緩和することができ、
層間絶縁膜や薄膜トランジスタ３が静電破壊しないよう
にすることができる。
ータライン５の上端部に短いパルスの静電気が帯電した
場合について説明する。１列目のデータライン５の上端
部に、図３（ａ）に示すように、矩形状の短いパルス
（パルス幅ｔ1）の静電気が帯電した場合には、抵抗素
子３１の静電気パルス遅延機能により、図３（ｂ）に示
すように、パルスの立上りが緩やかとなり、パルス幅ｔ
2がｔ1よりも大きくなる。そして、このパルスの立上り
が緩やかとなった時間内のある時点で１列目のデータラ
イン５に接続された静電保護素子９が導通する。つま
り、静電保護素子９は、図３（ｂ）に示すようなパルス
の静電気に対して良好に追従することにより、図３
（ａ）に示すようなパルスの静電気に対しても良好に追
従することができることになる。このため、静電気が１
列目のデータライン５から静電保護素子９、短絡ライン
８、補助容量ライン６を流れる経路と、１列目のデータ
ライン５のうち静電保護素子９との接続部５ａから下側
に流れる経路との間に、静電保護素子９が導通するまで
の期間に生じる静電気の電位差を緩和することができ、
層間絶縁膜や薄膜トランジスタ３が静電破壊しないよう
にすることができる。
【００１５】次に、抵抗素子３１の寸法等の一例につい
て、図４を参照して説明する。上側のデータライン５Ａ
と下側のデータライン５Ｂとの間における抵抗素子３１
のｎ+シリコンからなる半導体層３３の膜厚を２５０Å
程度とし、長さＬを１０００μｍ程度とし、幅Ｗを６μ
ｍ程度とすると、抵抗素子３１の抵抗値を１ＭΩ程度と
することができる。
て、図４を参照して説明する。上側のデータライン５Ａ
と下側のデータライン５Ｂとの間における抵抗素子３１
のｎ+シリコンからなる半導体層３３の膜厚を２５０Å
程度とし、長さＬを１０００μｍ程度とし、幅Ｗを６μ
ｍ程度とすると、抵抗素子３１の抵抗値を１ＭΩ程度と
することができる。
【００１６】ここで、抵抗素子３１の形成方法につい
て、図２を参照して簡単に説明する。まず、ゲート絶縁
膜１３の上面に抵抗素子３１の半導体薄膜３２を、薄膜
トランジスタ３の半導体薄膜１４及び静電保護素子９の
半導体薄膜１５の形成と同時に、形成する。次に、抵抗
素子３１の半導体薄膜３２の上面に半導体層３３を、薄
膜トランジスタ３のコンタクト層１８、１９及び静電保
護素子９のコンタクト層２０、２１の形成と同時に、形
成する。かくして、抵抗素子３１が形成される。この場
合、薄膜トランジスタ３及び静電保護素子９の形成工程
をそのまま利用して抵抗素子３１を形成することができ
るので、抵抗素子３１を形成するためのそれ専用の工程
が不要となり、全体の製造工程数が増えないようにする
ことができる。
て、図２を参照して簡単に説明する。まず、ゲート絶縁
膜１３の上面に抵抗素子３１の半導体薄膜３２を、薄膜
トランジスタ３の半導体薄膜１４及び静電保護素子９の
半導体薄膜１５の形成と同時に、形成する。次に、抵抗
素子３１の半導体薄膜３２の上面に半導体層３３を、薄
膜トランジスタ３のコンタクト層１８、１９及び静電保
護素子９のコンタクト層２０、２１の形成と同時に、形
成する。かくして、抵抗素子３１が形成される。この場
合、薄膜トランジスタ３及び静電保護素子９の形成工程
をそのまま利用して抵抗素子３１を形成することができ
るので、抵抗素子３１を形成するためのそれ専用の工程
が不要となり、全体の製造工程数が増えないようにする
ことができる。
【００１７】（第２実施形態）図５（Ａ）はこの発明の
第２実施形態における液晶表示装置の要部の平面図を示
し、（Ｂ）はそのＢ−Ｂ線に沿う断面図を示したもので
ある。この第２実施形態におけるデータライン５は、ア
クティブ素子基板１の上面においてアクティブ素子基板
１の所定の端面からその近傍に形成されたほぼＳ字状に
蛇行する蛇行部４１と、アクティブ素子基板１の上面に
おいて蛇行部４１の所定の一端部に連続して形成された
接続パッド４２と、アクティブ素子基板１上に形成され
たゲート絶縁膜１３の上面の所定の箇所に形成されたデ
ータライン本体４３と、データライン本体４３の所定の
一端部と接続パッド４２とを接続するためにゲート絶縁
膜１３に形成されたコンタクトホール部４４とからなっ
ている。なお、蛇行部４１上におけるゲート絶縁膜１３
の上面にはセルギャップ制御用のダミーデータライン４
５が形成されている。
第２実施形態における液晶表示装置の要部の平面図を示
し、（Ｂ）はそのＢ−Ｂ線に沿う断面図を示したもので
ある。この第２実施形態におけるデータライン５は、ア
クティブ素子基板１の上面においてアクティブ素子基板
１の所定の端面からその近傍に形成されたほぼＳ字状に
蛇行する蛇行部４１と、アクティブ素子基板１の上面に
おいて蛇行部４１の所定の一端部に連続して形成された
接続パッド４２と、アクティブ素子基板１上に形成され
たゲート絶縁膜１３の上面の所定の箇所に形成されたデ
ータライン本体４３と、データライン本体４３の所定の
一端部と接続パッド４２とを接続するためにゲート絶縁
膜１３に形成されたコンタクトホール部４４とからなっ
ている。なお、蛇行部４１上におけるゲート絶縁膜１３
の上面にはセルギャップ制御用のダミーデータライン４
５が形成されている。
【００１８】この第２実施形態では、主として蛇行部４
１によって静電気パルス遅延用の抵抗部が構成されてい
る。したがって、この蛇行部４１により、上記第１実施
形態における抵抗素子３１の場合と同様に、短いパルス
の静電気を遅延させることができる。この場合、データ
ライン本体４３、コンタクトホール部４４及びダミーデ
ータライン３５を低抵抗のアルミニウムやアルミニウム
合金等によって形成するとともに、蛇行部４１及び接続
パッド４２を高抵抗のクロム等によって形成すると、蛇
行部４１を高抵抗部とすることができる。なお、蛇行部
４１は、図６に示すように、ほぼく字状に蛇行するよう
にしてもよい。
１によって静電気パルス遅延用の抵抗部が構成されてい
る。したがって、この蛇行部４１により、上記第１実施
形態における抵抗素子３１の場合と同様に、短いパルス
の静電気を遅延させることができる。この場合、データ
ライン本体４３、コンタクトホール部４４及びダミーデ
ータライン３５を低抵抗のアルミニウムやアルミニウム
合金等によって形成するとともに、蛇行部４１及び接続
パッド４２を高抵抗のクロム等によって形成すると、蛇
行部４１を高抵抗部とすることができる。なお、蛇行部
４１は、図６に示すように、ほぼく字状に蛇行するよう
にしてもよい。
【００１９】ここで、ダミーデータライン４５について
説明する。図示していないが、アクティブ素子基板１と
対向基板とを貼り合わせるためのシール材がダミーデー
タライン４５上に配置される。この場合、ダミーデータ
ライン４５の蛇行部４１と重なり合う面積は、蛇行部４
１の部分が単なる直線状である場合（図８参照）と比較
して、大きくすることができる。この結果、ダミーデー
タライン４５によるシール材を介してのセルギャップ制
御をより一層容易とすることができる。
説明する。図示していないが、アクティブ素子基板１と
対向基板とを貼り合わせるためのシール材がダミーデー
タライン４５上に配置される。この場合、ダミーデータ
ライン４５の蛇行部４１と重なり合う面積は、蛇行部４
１の部分が単なる直線状である場合（図８参照）と比較
して、大きくすることができる。この結果、ダミーデー
タライン４５によるシール材を介してのセルギャップ制
御をより一層容易とすることができる。
【００２０】（第３実施形態）次に、図７はこの発明の
第３実施形態における液晶表示装置のアクティブ素子基
板上に形成されたものの一部の等価回路的平面図を示
し、図８はその具体的な構造の一部の平面図を示したも
のである。これらの図において、図１と同一名称部分に
は同一の符号を付し、その説明を適宜省略する。この第
３実施形態におけるデータライン５は、アクティブ素子
基板１の上面においてアクティブ素子基板１の上辺部端
面からその近傍に形成された直線部５１と、アクティブ
素子基板１の上面において直線部５１の所定の一端部に
連続して形成された接続パッド５２と、アクティブ素子
基板１上に形成されたゲート絶縁膜１３の上面の所定の
箇所に形成されたデータライン本体５３と、データライ
ン本体５３の所定の一端部と接続パッド５２とを接続す
るためにゲート絶縁膜１３に形成されたコンタクトホー
ル部５４とからなっている。なお、この場合も、直線部
５１上におけるゲート絶縁膜１３の上面にはセルギャッ
プ制御用のダミーデータライン５５が形成されている。
第３実施形態における液晶表示装置のアクティブ素子基
板上に形成されたものの一部の等価回路的平面図を示
し、図８はその具体的な構造の一部の平面図を示したも
のである。これらの図において、図１と同一名称部分に
は同一の符号を付し、その説明を適宜省略する。この第
３実施形態におけるデータライン５は、アクティブ素子
基板１の上面においてアクティブ素子基板１の上辺部端
面からその近傍に形成された直線部５１と、アクティブ
素子基板１の上面において直線部５１の所定の一端部に
連続して形成された接続パッド５２と、アクティブ素子
基板１上に形成されたゲート絶縁膜１３の上面の所定の
箇所に形成されたデータライン本体５３と、データライ
ン本体５３の所定の一端部と接続パッド５２とを接続す
るためにゲート絶縁膜１３に形成されたコンタクトホー
ル部５４とからなっている。なお、この場合も、直線部
５１上におけるゲート絶縁膜１３の上面にはセルギャッ
プ制御用のダミーデータライン５５が形成されている。
【００２１】アクティブ素子基板１の上辺部端面とダミ
ーデータライン５５との間におけるゲート絶縁膜１３の
上面には避雷針用配線６１が形成されている。避雷針用
配線６１は、データライン５の直線部５１と直交する方
向に延びる配線６２と、複数の直線部５１の各間及びそ
の両外側において配線６２からアクティブ素子基板１の
上辺部端面まで延びる配線６３と、配線６２の左右端部
から短絡ライン８の上辺部左右端まで延びる配線６４と
からなっている。そして、データライン本体５３、コン
タクトホール部５４、ダミーデータライン５５及び避雷
針用配線６１は低抵抗のアルミニウムやアルミニウム合
金等によって形成され、直線部５１及び接続パッド５２
は高抵抗のクロム等によって形成されている。
ーデータライン５５との間におけるゲート絶縁膜１３の
上面には避雷針用配線６１が形成されている。避雷針用
配線６１は、データライン５の直線部５１と直交する方
向に延びる配線６２と、複数の直線部５１の各間及びそ
の両外側において配線６２からアクティブ素子基板１の
上辺部端面まで延びる配線６３と、配線６２の左右端部
から短絡ライン８の上辺部左右端まで延びる配線６４と
からなっている。そして、データライン本体５３、コン
タクトホール部５４、ダミーデータライン５５及び避雷
針用配線６１は低抵抗のアルミニウムやアルミニウム合
金等によって形成され、直線部５１及び接続パッド５２
は高抵抗のクロム等によって形成されている。
【００２２】この液晶表示装置では、アクティブ素子基
板１の上辺部端面のある箇所に静電気が帯電しようとし
た場合、この静電気は、当該箇所の高抵抗の直線部５１
の端面に帯電せずに、当該箇所の低抵抗の避雷針用配線
６１の配線６３の端面に帯電することになる。そして、
この帯電した静電気は避雷針用配線６１の配線６３、６
２、６４を介して短絡ライン８、共通ライン１２及び補
助容量ライン６に流れ、さらにすべての静電保護素子９
が導通することにより、すべてのデータライン５に流れ
ることになる。この結果、すべてのデータライン５に接
続された薄膜トランジスタ３が静電破壊しないようにす
ることができる。この場合、静電気が短いパルスのもの
であっても同様である。なお、安全のために、データラ
イン５の直線部５１の部分に図２または図４に示す抵抗
素子３１を設けるようにしてもよく、また当該直線部５
１を図５または図６に示す蛇行部４１からなる抵抗部と
してよい。また、避雷針用配線６１の配線６４に、静電
保護素子９と同一の構造の高抵抗保護素子を設けるよう
にしてもよい。
板１の上辺部端面のある箇所に静電気が帯電しようとし
た場合、この静電気は、当該箇所の高抵抗の直線部５１
の端面に帯電せずに、当該箇所の低抵抗の避雷針用配線
６１の配線６３の端面に帯電することになる。そして、
この帯電した静電気は避雷針用配線６１の配線６３、６
２、６４を介して短絡ライン８、共通ライン１２及び補
助容量ライン６に流れ、さらにすべての静電保護素子９
が導通することにより、すべてのデータライン５に流れ
ることになる。この結果、すべてのデータライン５に接
続された薄膜トランジスタ３が静電破壊しないようにす
ることができる。この場合、静電気が短いパルスのもの
であっても同様である。なお、安全のために、データラ
イン５の直線部５１の部分に図２または図４に示す抵抗
素子３１を設けるようにしてもよく、また当該直線部５
１を図５または図６に示す蛇行部４１からなる抵抗部と
してよい。また、避雷針用配線６１の配線６４に、静電
保護素子９と同一の構造の高抵抗保護素子を設けるよう
にしてもよい。
【００２３】（変形例）なお、上記第１または第２実施
形態では、１本のデータライン５に抵抗素子３１または
蛇行部４１からなる抵抗部を１つ設けた場合について説
明したが、これに限らず、複数の抵抗素子または抵抗部
を直列または並列に設けるようにしてもよい。また、上
記各実施形態では、静電保護素子９をデータライン５に
設けた場合について説明したが、これに限らず、走査ラ
イン４にも設けるようにしてもよく、また走査ライン４
のみに設けるようにしてもよい。この場合、走査ライン
４に抵抗素子３１または蛇行部４１からなる抵抗部を設
け、あるいは走査ライン４の所定の端面の近傍に避雷針
用配線６１を設けるようにすればよい。
形態では、１本のデータライン５に抵抗素子３１または
蛇行部４１からなる抵抗部を１つ設けた場合について説
明したが、これに限らず、複数の抵抗素子または抵抗部
を直列または並列に設けるようにしてもよい。また、上
記各実施形態では、静電保護素子９をデータライン５に
設けた場合について説明したが、これに限らず、走査ラ
イン４にも設けるようにしてもよく、また走査ライン４
のみに設けるようにしてもよい。この場合、走査ライン
４に抵抗素子３１または蛇行部４１からなる抵抗部を設
け、あるいは走査ライン４の所定の端面の近傍に避雷針
用配線６１を設けるようにすればよい。
【００２４】
【発明の効果】以上説明したように、この発明によれ
ば、例えばデータラインの端部とデータラインの静電保
護素子に接続された接続部との間に静電気パルス遅延手
段を設けているので、データラインの端部に短いパルス
の静電気が帯電した場合、この静電気は静電気パルス遅
延手段により遅延され、したがって短いパルスの静電気
に対しても静電保護素子が良好に追従することができる
ようにすることができる。
ば、例えばデータラインの端部とデータラインの静電保
護素子に接続された接続部との間に静電気パルス遅延手
段を設けているので、データラインの端部に短いパルス
の静電気が帯電した場合、この静電気は静電気パルス遅
延手段により遅延され、したがって短いパルスの静電気
に対しても静電保護素子が良好に追従することができる
ようにすることができる。
【図１】この発明の第１実施形態における液晶表示装置
のアクティブ素子基板上に形成されたものの一部の等価
回路的平面図。
のアクティブ素子基板上に形成されたものの一部の等価
回路的平面図。
【図２】図１に示すアクティブ素子基板の具体的な構造
の一部の断面図。
の一部の断面図。
【図３】図１及び図２に示す抵抗素子の機能を説明する
ために示す図。
ために示す図。
【図４】図１及び図２に示す抵抗素子のより具体的な構
造を説明するために示す図。
造を説明するために示す図。
【図５】（Ａ）はこの発明の第２実施形態における液晶
表示装置の要部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う
断面図。
表示装置の要部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う
断面図。
【図６】第２実施形態の変形例の要部の平面図。
【図７】この発明の第３実施形態における液晶表示装置
のアクティブ素子基板上に形成されたものの一部の等価
回路的平面図。
のアクティブ素子基板上に形成されたものの一部の等価
回路的平面図。
【図８】図７に示すアクティブ素子基板の具体的な構造
の一部の平面図。
の一部の平面図。
【図９】従来の液晶表示装置のアクティブ素子基板上に
形成されたものの一部を省略した全体的な等価回路的平
面図。
形成されたものの一部を省略した全体的な等価回路的平
面図。
【図１０】図９に示すものの一部の等価回路的平面図。
【図１１】図９及び図１０に示すアクティブ素子基板の
具体的な構造の一部の断面図。
具体的な構造の一部の断面図。
【図１２】図９及び図１０に示すアクティブ素子基板に
おいて、アクティブ素子基板の上面に形成された配線の
等価回路的平面図。
おいて、アクティブ素子基板の上面に形成された配線の
等価回路的平面図。
１ アクティブ素子基板 ４ 走査ライン ５ データライン ６ 補助容量ライン ８ 短絡ライン ９ 静電保護素子 ３１ 抵抗素子
Claims (4)
- 【請求項１】 走査ライン及びデータラインのうち少な
くとも一方の各ラインと短絡ラインとの間に静電保護素
子を設け、且つ、前記一方の各ラインの端部と前記一方
のラインの前記静電保護素子に接続された接続部との間
に静電気パルス遅延手段を設けたことを特徴とする液晶
表示装置。 - 【請求項２】 請求項１記載の発明において、前記静電
気パルス遅延手段は、前記アクティブ素子基板上に形成
された不純物を含有する半導体層を備えた抵抗素子から
なることを特徴とする液晶表示装置。 - 【請求項３】 請求項１記載の発明において、前記一方
のラインの端部と前記一方のラインの前記静電保護素子
に接続された接続部との間が蛇行部とされ、該蛇行部に
よって前記静電気パルス遅延手段が構成されていること
を特徴とする液晶表示装置。 - 【請求項４】 請求項３記載の発明において、前記蛇行
部は、該蛇行部以外の前記一方のラインよりも抵抗の高
い材料によって形成されていることを特徴とする液晶表
示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9110049A JPH10288950A (ja) | 1997-04-14 | 1997-04-14 | 液晶表示装置 |
| US09/046,959 US6088073A (en) | 1997-04-14 | 1998-03-24 | Display device with destaticizing elements and an electrostatic pulse delaying element connected to each of the destaticizing elements |
| KR1019980012280A KR100311082B1 (ko) | 1997-04-14 | 1998-04-07 | 표시장치 |
| CNB981011969A CN1137406C (zh) | 1997-04-14 | 1998-04-14 | 具有去静电元件的显示设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9110049A JPH10288950A (ja) | 1997-04-14 | 1997-04-14 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10288950A true JPH10288950A (ja) | 1998-10-27 |
Family
ID=14525815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9110049A Abandoned JPH10288950A (ja) | 1997-04-14 | 1997-04-14 | 液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6088073A (ja) |
| JP (1) | JPH10288950A (ja) |
| KR (1) | KR100311082B1 (ja) |
| CN (1) | CN1137406C (ja) |
Cited By (2)
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| KR100924228B1 (ko) | 2003-02-26 | 2009-11-02 | 엘지디스플레이 주식회사 | 액정 표시 패널 및 그 제조방법 |
| JP2022031838A (ja) * | 2012-11-28 | 2022-02-22 | 株式会社半導体エネルギー研究所 | 表示装置 |
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| JP4179483B2 (ja) * | 1996-02-13 | 2008-11-12 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| KR100286049B1 (ko) * | 1999-01-15 | 2001-03-15 | 윤종용 | 정전기 보호 회로를 가지는 액정 표시 장치 |
| JP2001083546A (ja) * | 1999-07-12 | 2001-03-30 | Hitachi Ltd | 液晶表示装置 |
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| KR100696258B1 (ko) * | 1999-11-06 | 2007-03-16 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치의 정전 손상 보호장치 및 그 제조방법 |
| JP3591713B2 (ja) * | 2000-05-08 | 2004-11-24 | シャープ株式会社 | 液晶表示装置及びその検査方法 |
| KR100633315B1 (ko) * | 2000-06-01 | 2006-10-11 | 엘지.필립스 엘시디 주식회사 | 축적용량방식용 액정표시장치의 공통전극 배선과,횡전계모드용 액정표시장치의 스토리지전극 배선의 구조 |
| KR100494685B1 (ko) * | 2000-12-30 | 2005-06-13 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 패널내 배선의 결함 테스트 방법 |
| KR100386849B1 (ko) | 2001-07-10 | 2003-06-09 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 표시장치의 정전방전 방지회로 |
| JP2003140181A (ja) * | 2001-11-02 | 2003-05-14 | Nec Corp | 液晶表示装置 |
| KR100854378B1 (ko) * | 2002-03-20 | 2008-08-26 | 엘지디스플레이 주식회사 | 액정 패널 및 그 제조방법 |
| KR20040028390A (ko) * | 2002-09-30 | 2004-04-03 | 삼성전자주식회사 | 액정표시장치 |
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| CN100406979C (zh) * | 2005-02-17 | 2008-07-30 | 精工爱普生株式会社 | 电光装置、其制造方法以及电子设备 |
| CN100409068C (zh) * | 2005-04-11 | 2008-08-06 | 中华映管股份有限公司 | 液晶显示器及其驱动方法 |
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| KR100911972B1 (ko) * | 2007-10-24 | 2009-08-13 | 삼성모바일디스플레이주식회사 | 유기전계발광 표시장치 |
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