KR100270468B1 - 박막소자의 제조방법,액티브 매트릭스 기판,액정표시장치,액티브 매트릭스 기판의 제조방법,및 액정표시장치에 포함되는 능동소자의 정전파괴방지방법 - Google Patents

박막소자의 제조방법,액티브 매트릭스 기판,액정표시장치,액티브 매트릭스 기판의 제조방법,및 액정표시장치에 포함되는 능동소자의 정전파괴방지방법 Download PDF

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Abstract

본 발명은 버텀 게이트 구조(역 스태거구조)의 비정질 실리콘 박막 트랜지스터의 제조공정을 줄일 수 있는 신규의 제조방법과, 그 제조방법을 이용하여 작성한 정전보호수단을 구비하는 액티브 매트릭스 기판 및 그 기판을 이용한 액정표시장치에 관한 것이다.
박막 트랜지스터의 제조공정에서, 접촉 홀과 외부단자를 접속하기 위한 개구부를 동시에 형성함과 동시에 ITO 막을 배선으로서 사용한다.
정전보호수단은, 외부단자를 접속하기 위한 전극(패드)과 공통전위선의 사이에 접속된, MOS 트랜지스터를 이용하여 구성된 쌍방향의 다이오드(정전보호소자)로 이루어진다. 정전보호소자는 실질적으로 트랜지스터이고, 전류용량이 크고, 또한, 화소부의 TFT 형성공정을 그대로 사용하여, 공정을 복잡화시키지 않게 형성하는 것이 가능하다.

Description

박막소자의 제조방법, 액티브 매트릭스 기판, 액정표시장치, 액티브 매트릭스 기판의 제조방법, 및 액정표시장치에 포함되는 능동소자의 정전파괴 방지방법
액티브 매트릭스 방식의 액정표시장치에서는, 각 화소전극에 스위칭소자가 접속되고 그 스위칭 소자를 통해 각 화소전극이 스위칭된다.
스위칭 소자로서는, 예를 들면, 박막 트랜지스터(TFT)가 사용된다.
박막 트랜지스터의 구조와 동작은, 기본적으로 단결정 실리콘의 MOS 트랜지스터와 동일하다.
비정질 실리콘(α-Si)을 이용한 박막 트랜지스터의 구조로서 몇 가지 구조가 알려져 있지만, 게이트전극이 비정질 실리콘막의 아래에 있는 버텀 게이트(bottom gate)구조(역 스태거 구조)가 일반적으로 사용되고 있다.
박막 트랜지스터의 제조에 있어서, 제조 공정수를 줄이거나, 또한 높은 수율을 확보하는 것이 중요하다.
또한, 액테브 매트릭스기판의 제조과정에서 발생하는 정전기에 의한 파괴로부터, 박막 트랜지스터를 효과적으로 보호하는 것도 중요하다. 박막 트랜지스터를 정전파괴로부터 보호하는 기술은, 예를 들면, 일본 실용신안 공개공보 소 63-33130호의 마이크로 필름이라든지 일본 특허 공개공보 소 62-187885호 공보에 기재되어 있다.
본 발명은 박막소자의 제조방법, 액티브 매트릭스 기판, 액정표시장치, 액티브 매트릭스기판의 제조방법, 및 액정표시장치에 포함되는 능동소자의 정전파괴 방지방법에 관한 것이다.
제1도 내지 제6도는 본 발명의 박막소자의 제조방법에 따라 제조되는 디바이스를 각 공정으로 분류한 디바이스 단면도.
제7a도 내지 제7f도는 제1도 내지 제6도에 나타나는 제조 프로세스 기술의 특징을 설명하기 위한 도면.
제8a도 내지 제8g도는 대안적인 예에서 디바이스를 각 공정마다 도시한 디바이스 단면도.
제9도는 본 발명의 TFT 기판의 구성예를 나타내는 도면.
제10도는 제9도의 TFT 기판의 패드주변에서의 구성을 나타내는 도면.
제11a도는 정전보호회로의 구성을 나타내고, 제11b도는 정전보호회로의 등가회로도를 나타내고, 제11c도는 정전보호회로의 전압-전류특성을 나타내는 도면.
제12도는 정전보호회로의 평면레이아웃형상을 나타내는 도면.
제13도는 제12도의 정전보호회로의 구성을, 디바이스의 단면구조를 이용하여 설명하기 위한 도면.
제14도는 정전보호회로의 기능을 설명하기 위한 도면.
제15도는 액정패널의 배선을 본딩패드까지 도출하는 경우의 구조예를 나타내는 도면.
제16도는 본 발명의 액티브 매트릭스 기판에 있어서 화소부를 제외하는 영역에서의 ITO의 사용 장소를 예시하는 도면.
제17도는 본 발명의 액정표시장치에 있어서의 화소부의 평면 레이아웃 형상을 나타내는 도면.
제18도는 제17도의 B-B 선을 따르는, 액정표시장치의 단면을 나타내는 도면.
제19도 내지 제25도는 각각 본 발명의 액티브 매트릭스 기판의 제조방법을 나타내는 각 공정마다의 디바이스의 단면도.
제26도는 제25도의 액티브 매트릭스 기판을 이용하여 조립된 액정표시장치의 주요부의 단면구조를 나타내는 도면.
제27도는 셀 분단장치에 의한 기판의 분단공정을 설명하기 위한 도면.
제28도는 액티브 매트릭스형의 액정표시장치의, 전체구조의 개요를 설명하기 위한 도면.
제29도는 액티브 매트릭스형의 액정표시장치의, 화소부의 구성을 나타내는 회로도.
제30도는 제29도의 화소부에서의 액정을 구동하기 위한 전압파형을 나타내는 도면.
본 발명의 목적의 하나는, 박막 트랜지스터의 제조 공정수를 줄일 수 있고, 또한 신뢰성이 높은 신규의 박막소자의 제조 프로세서 기술을 제공하는 것이다.
또한, 본 발명의 다른 목적은 그 제조 프로세스 기술을 이용하여 제조공정을 복잡하지 않게 형성된 충분한 정전보호능력을 갖는 보호소자를 구비한 액티브 매트릭스 기판 및 액정표시장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은, TFT 기판에 포함되는 능동소자(TFT)의 정전파괴를 방지할 수 있는 정전파괴 방지방법을 제공하는 것이다.
본 발명의 박막소자의 제조방법의 바람직한 일실시예로서, 버텀 게이트 구조의 박막소자를 제조하는 때에, 소스 전극층, 드레인 전극층 및 게이트전극 재료층을 덮도록 보호막을 형성하는 공정과, 그 후, 게이트 전극층 또는 게이트전극 재료층상에 존재하는 게이트 절연막 및 보호막의 중첩막의 일부를 선택적으로 에칭하고, 게이트 전극층 또는 게이트 전극 재료층의 표면의 일부가 노출하는 제 1 의 개구부를 형성하는 것과 동시에, 소스 전극층 또는 드레인 전극층상의 보호막의 일부를 선택적으로 에칭하고 소스 전극층 또는 드레인 전극층의 표면의 일부가 노출하는 제 2 의 개구부를 형성하는 공정과, 그 후, 제 1 또는 제 2 의 개구부를 경유하여 전도성 재료층을, 게이트 전극층, 게이트 전극 재료층, 소스 전극층, 드레인 전극층의 적어도 하나에 접속하는 공정을 포함한다.
상술한 박막소자의 제조방법에 의하면, 절연막의 선택적인 에칭은 일괄하여 행하여진다. 따라서, 외부접속단자를 전극에 접속하기 위한 개구부의 형성공정(패드오픈공정)과, 내부배선을 전극에 접속하기 위한 개구부의 형성공정(접촉 홀의 형성공정)을 공통화할 수 있어, 공정수가 삭감된다.
「전도성 재료층」으로서는, 바람직하게는, ITO (Indium Tin Oxide) 막을 사용한다. 상술한대로, 제 1 의 개구부는, 게이트 전극 재료층상의 제 1 의 절연막 및 이 제 1 의 절연막상의 제 2 의 절연막의 중첩막을 관통하여 형성되기 때문에, 2 층의 절연막의 두께에 상당하는 깊은 접촉 홀이 된다.
그러나, ITO는 융점이 높기 때문에 알루미늄 등과 비교하여 스텝 커버리지가 좋고, 따라서 깊은 접촉 홀을 통하더라도 접속불량이 되는 일이 없다.
「전도성 재료층」으로서는, ITO 막의 이 외에, 금속의 산화물과 같은 융점이 높은, 다른 투명전극재료도 사용할 수 있다. 예를 들면, SnOx, ZnOx 등의 금속산화물을 사용할 수 있다. 이 경우에도 스텝 커버리지는 실용적으로 내구적인 것이다.
또한, 본 발명의 액티브 매트릭스 기판의 바람직한 모양의 하나로서는, 주사선 및 신호선 중의 적어도 하나의 선 혹은 그 선과 전기적으로 등가인 부위와 공통 전위선 사이에, 박막 트랜지스터를 이용한 정전파괴 방지용 보호수단이 설치된다.
정전파괴 방지용 보호수단은, 박막 트랜지스터에 있어서의 게이트 전극층과 드레인 전극층을 접속한 구성의 다이오드를 포함하여 구성되어 있고, 게이트 전극층과 드레인 전극층을 전기적으로 접속하기 위한, 게이트 전극층상의 절연층을 선택적으로 제거하여 이루어지는 제 1 의 개구부와 상기 드레인 전극층상의 절연층을 선택적으로 제거하여 형성되는 제 2 의 개구부는 동일한 제조공정에서 형성되고, 또한 게이트 전극층과 상기 드레인 전극층은 상기 제 1 및 제 2 의 개구부를 경유하여 상기 화소전극과 동일한 재료로 이루어지는 도전층에 의해서 접속되어 있다.
TFT의 게이트와 드레인을 단락하여 형성된 MOS 다이오드(MIS 다이오드)는 실질적으로 트랜지스터이고, 전류를 흘리는 능력이 높고, 고속으로 정전기를 흡수할 수 있고, 따라서, 정전보호능력이 높다. 또한, 실질적으로 트랜지스터이기 때문에 전류-전압특성의 한계치 전압(Vth)의 제어가 용이하다. 따라서, 불필요한 리크전류의 감소가 가능하다. 또한, 박막소자의 제조공정수가 삭감되어 제조가 용이하다.
「화소전극」 및 「화소전극과 동일한 재료로 이루어지는 도전층」으로서는, 바람직하게는 ITO (Indium Tin Oxide) 막을 사용한다. ITO 막의 이 외에, 금속의 산화물과 같은 융점이 높은, 다른 투명전극재료도 사용할 수 있다. 예를 들면, SnOx, ZnOx 등의 금속산화물을 사용할 수 있다.
본 발명의 액티브 매트릭스 기판의 바람직한 모양의 하나로서는, 상술의 「주사선 및 신호선중의 적어도 하나의 선과 전기적으로 등가인 부위」는, 외부접속단자를 접속하기 위한 전극(패드)이고, 또한, 상술의 「공통전위선」은, 액정을 교류구동할 때에 기준이 되는 기준전위를 주는 선(LC-COM 선) 혹은 액정표시장치의 제조단계에 있어서, 상기 외부접속단자를 접속하기 위한 전극을 공통으로 접속하여 동 전위로 하기 위한 선(가드링)이다.
가드링은, 액정표시장치의 제조단계에서의 정전대책으로서, 패드의 외측에 설치되는 선이다. LC-COM 선 및 가드링은 모두 공통 전위선이며, 따라서 패드와 이들 선 사이에 보호다이오드를 접속함으로서 정전기를 그들의 선으로 흘려보낼 수 있다.
또한, 본 발명의 액티브 매트릭스 기판의 바람직한 모양의 하나로서는, 「정전파괴방지용 보호수단」은, 외부단자를 접속하기 위한 전극(패드)와 액정을 교류 구동할 때 기준이 되는 기준전위를 인가하는 선(LC-COM 선) 사이 및 외부단자를 접속하기 위한 전극(패드)과 외부단자를 접속하기 위한 전극(패드)을 공통으로 접속하여 동일전위로 하기 위한 선(가드링) 사이의 쌍방에 설치된다.
가드링은, TFT 기판과 대향기판(컬러필터기판)을 마주보게 한 후, 드라이브용 IC의 접속전에 절단되어 버리지만, LC-COM 선은 최종제품에 남는 라인이다. 따라서, 기판절단 후 IC의 접속전에 있어서도, 상술의 구성에 의하면 화소부의 TFT는 정전파괴로부터 보호되고, 따라서 제품에 대한 신뢰성이 향상한다.
또한, 최종제품에 있어서도 보호 다이오드가 남기 때문에, 제품의 실사용시간에 있어서의 정전파괴 강도도 향상하게 된다. 또한, TFT를 이용한 보호 다이오드이기 때문에, 역치전압(Vth)의 제어가 용이하고, 리크 전류도 감소할 수 있기 때문에, 최종제품에 다이오드가 잔존하고 있더라도 악영향은 없다.
또한, 본 발명의 액티브 매트릭스 기판의 제조방법의 바람직한 모양의 하나로서는, 정전파괴 방지용 보호수단은, 제 1 의 다이오드의 애노드와 제 2 의 다이오드의 케소드를 공통접속하고, 상기 제 1 의 다이오드의 케소드와 상기 제 2 의 다이오드의 애노드를 공통접속하여 구성되는 쌍방향성 다이오드를 구비한다.
쌍방향성의 보호다이오드이기 때문에, 양극성의 서지 및 음극성의 서지의 쌍방으로부터 TFT를 보호할 수 있다.
또한, 본 발명의 액정표시장치는, 본 발명의 액티브 매트릭스 기판을 이용하여 구성된다. 액티브 매트릭스 기판에 있어서의 화소부의 능동소자(TFT)의 정전파괴가 확실하게 방지됨으로서 액정표시장치의 신뢰성도 향상한다.
또한, 본 발명의 액티브 매트릭스 기판의 제조방법의 바람직한 모양의 하나로서는, 버텀 게이트 구조의 TFT를 형성하는 데 있어서, 동일 재료로 이루어지는 소스 드레인 전극층을 형성하는 것과 동시에, 절연막상의 소정의 영역에서, 소스·드레인 전극층과 같은 재료로 이루어지는 소스·드레인 전극 재료층을 형성하는 공정과, 소스·드레인 전극층, 및 소스·드레인 전극 재료층을 덮도록 보호막을 형성하는 공정과, 게이트 전극층 또는 게이트 전극 재료층상에 존재하는 게이트 절연막 및 보호막의 중첩막을 선택적으로 에칭하여 게이트 전극층 또는 게이트 전극 재료층의 표면의 일부가 노출하는 제 1 의 개구부를 형성하는 것과 동시에, 소스·드레인 전극층 혹은 소스·드레인전극 재료층상의 보호막을 선택적으로 에칭하여 상기 소스·드레인 전극층 혹은 소스·드레인전극 재료층의 표면의 일부가 노출하는 제 2 의 개구부를 형성하는 공정과, 제 1 또는 제 2 의 개구부를 경유하여 전도성 재료층을, 게이트 전극층, 게이트전극 재료층, 상기 소스·드레인 전극층 혹은 상기 소스·드레인 전극 재료층에 접속하는 공정을 포함한다.
상술의 박막소자의 제조방법에 의하면, 절연막의 선택적인 에칭은 일괄해서 행하여진다. 따라서, 외부단자를 패드에 접속하기 위한 개구부의 형성공정(패드오픈공정)과, 배선을 전극에 접속하기 위한 개구부의 형성공정(접촉 홀의 형성공정)을 공통화할 수 있어, 공정수가 삭감된다.
이 제조방법은, 정전보호소자로서의 MOS 다이오드의 형성에도 이용할 수 있다. 또한, 패드부근에서의 크로스 언더 배선의 형성에도 이용할 수 있다. 「크로스 언더 배선」이란, 액정표시장치의 내부배선을 실재의 외측으로 도출할 때에 두꺼운 층간 절연막에 의한 배선의 보호를 도모하기 위해서, 상층에 있는 배선을 하층의 배선에 접속하고, 우회하여 외부로 도출시키기 위해서 이용되는 배선이다.
상술의 「전도성 재료층」은 화소전극과 동일한 재료인 것이 바람직하다. 이것에 의해, 전도성 재료로 이루어지는 배선을, 화소전극의 형성공정과 동시에 형성하는 것이 가능하게 된다.
또한 바람직하게는, 「전도성 재료층」으로서, ITO (Indium Tin Oxide) 막을 사용한다. ITO 막의 이 외에, 금속의 산화물과 같은 융점이 높은, 다른 투명전극 재료도 사용할 수 있다.
또한, 본 발명의 액티브 매트릭스형 액정표시장치에 있어서의 정전파괴방지법의 바람직한 모양의 하나로서는, 쌍방향 다이오드로 이루어지는 정전파괴방지용 보호수단을, 주사선 및 신호선중의 적어도 하나의 선 혹은 그 선과 전기적으로 등가인 부위와 공통전위선 사이에 접속하고, 이것에 의해, 액정표시장치에 포함되는 능동소자의 정전파괴를 방지한다.
액티브 매트릭스 기판에 포함되는 능동소자(TFT)의 정전파괴를 확실하게 방지할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
[제 1 실시예]
도 1 내지 도 6은, 본 발명의 박막소자(버텀 게이트 구조의 TET)의 제조방법의 일례를 나타내는, 공정마다의 디바이스의 단면도이다.
[각 제조공정의 내용]
[공정 1]
도 1에 도시한 것같이, 글라스 기판(무알칼리 기판: 2)상에 포토리소그래피 기술을 이용하여, 예를들면, 1300Å정도의 두께의 Cr(크롬)로 이루어지는 게이트 전극(4a), 게이트 전극 재료층(4b,4c)을 형성한다. 게이트 전극(4a)은, 화소부에 매트릭스상으로 형성된 버텀 게이트 구조의 TFT의 게이트 전극이다. 또한, 게이트 전극 재료층(4b)은, 후술하는 정전파괴방지용 보호소자가 형성되는 영역이 된다. 또한, 게이트 전극 재료층(4c)은, 외부와의 접속용 혹은 검사용의 단자가 형성되는 영역이 된다.
다음에, 플라즈마 CVD 법에 의해, 실리콘질화막(SiNx) 등으로 이루어지는 게이트 절연막(6), 불순물이 도프되어 있지 않은 진성 비정질실리콘막(8), n 형 실리콘막(저항성접촉층: 10)을 연속적으로 생성하고, 다음에, 포토에칭에 의해, 진성 비정질 실리콘막(8) 및 n 형 실리콘막(저항성접촉층: 10)을 아일런드화한다.
상기의 경우, 게이트 절연막(6)의 두께는, 예를 들면, 3000Å 정도이고, 진성 실리콘막(8)의 두께는, 예를 들면 3000Å 정도이고, 저항성 접촉층(10)의 두께는, 예를 들면, 500Å 정도가 된다.
이 공정에서 특징적인 것은, 게이트 절연막에 대한 접촉 홀의 형성을 행하지 않은 것이다.
[공정 2]
다음에, 도 2에 나타난 것같이, 예를 들면, Cr (크롬)으로 이루어지는 1300Å 정도의 소스·드레인 전극(12a,12b)을 스팩터링 및 포토에칭에 의해 형성한다.
[공정 3]
다음에, 도 3에 나타난 것같이, 소스·드레인 전극(12a,12b)을 마스크로서 이용하고, 저항성 접촉층(10)의 중앙부를 에칭에 의해 제거하고, 소스·드레인의 분리를 행한다(분리에칭). 상기의 경우, 소스·드레인 전극의 패터닝을 위한 에칭과 분리에칭을, 동일한 에칭장치의 동일한 챔버내에서 연속하여 행할 수 있다.
즉, 우선, C12 계의 에칭가스로 소스·드레인 전극(12a,12b)의 에칭을 행하고, 계속해서 에칭가스를 SF6 계의 가스로 바꿔 저항성 접촉층(10)의 중앙부의 에칭을 행할 수 있다.
[공정 4]
다음에, 도 4에 나타난 것같이, 예를 들면, 플라즈마 CVD 법에 의해 보호막(14)을 형성한다. 이 보호막(14)은, 예를 들면, 2000Å정도의 실리콘질화막(SiNx)이다.
[공정 5]
다음에, 도 5에 나타난 것같이, 보호막(14)의 일부에, 외부단자(본딩와이어나 IC의 외측리드 등)를 접속하기 위한 개구부(20)를 형성하면서 동시에, 접촉 홀(16,18)을 형성한다.
개구부(20) 및 접촉 홀(18)은, 게이트 절연막(6) 및 보호막(14)의 중첩막을 관통하여 형성된다. 접촉 홀(16)은, 보호막(14)만을 관통하여 형성되어 있다.
개구부(20) 및 접촉 호(18) 형성시, 게이트 전극 재료층(4b,4c)은 에칭 스톱으로서 기능한다. 또한, 접촉 홀(16) 형성시에, 소스·드레인 전극(12b)은 에칭스톱으로서 기능한다.
(6) 다음에, 도 6에 나타난 것같이, ITO (Indium Tin Oxide) 막을 500Å정도의 두께로 증착하고, 선택적으로 에칭하여, ITO로 이루어지는 배선(22a) 및 전극(22b)을 형성한다. ITO의 에칭은, Hcl/HN03/H20의 혼합액을 이용한 습식 에칭을 이용하여 행한다.
상술한 대로, 개구부(20) 및 접촉 홀(18)은, 게이트 절연막(6) 및 보호막(14)의 중첩막을 관통하여 형성된다. 따라서, 2 층의 절연막의 두께에 상당하는 깊은 접촉 홀이 된다.
그러나, ITO는 융점이 높기 때문에 알루미늄 등과 비교하여 스텝 커버리지가 좋고, 따라서 깊은 접촉 홀을 통하더라도 접속불량이 되는 일이 없다. 또한, ITO이외에, 금속 산화물과 같은 융점이 높은, 다른 투명전극 재료도 사용할 수 있다. 예를 들면, SnOx, ZnOx 등의 금속산화물을 사용할 수 있다. 이 경우도, 스텝 커버리지는 실용적으로 내구적인 것이다.
이렇게하여 제조된 버텀 게이트 구조의 TFT는, 예를 들면, 액티브 매트릭스 기판에 있어서의 화소부의 스위칭 소자로서 사용된다. 또한, ITO로 이루어지는 전극(22b)은, 외부단자(IC의 외측리드등)을 접속하기 위한 패드가 된다.
[본 제조방법의 특징]
도 7a 내지 도 7f는 도 1 내지 도 6에 기재된 본 실시예에 관계되는 TFT의 제조공정을 나타낸다. 한편, 도 8a 내지 도 8g는, 대비예의 TFT의 제조공정을 나타낸다. 이 대비예는, 본 실시예에 관계되는 TFT의 제조방법의 특징을 밝히기 위해서 본원 발명자가 생각해낸 것으로, 종래예가 아니다.
대비예의 도 8a는 도 7a와 동일하다.
도 8a 내지 도 8g에 있어서, 도 7a 내지 도 7f와 같은 부분에는 같은 참조번호를 붙이고 있다.
대비예의 경우, 도 8b에 나타난 것같이, 드레인 전극층의 형성전에, 접촉 홀(K1, K2)을 형성한다.
그리고, 도 8c에 나타난 것같이 소스·드레인 전극층(12a,12b) 및, 같은 재료로 이루어지는 소스·드레인 전극 재료층(12c,12d)을 형성한다.
다음에, 도 8d에 나타난 것같이 ITO 막(30)을 형성한다.
다음에, 도 8e에 나타난 것같이 저항성층(10)의 중앙부의 에칭(분리에칭)을 행한다.
다음에, 도 8f에 나타난 것같이 보호막(40)을 형성한다.
마지막에, 도 8g에 나타난 것같이, 개구부(K3)를 형성한다. 이것에 의해, 소스·드레인 전극 재료층(12d)의 표면에 노출하여, 외부접속단자를 접속하기 위한 전극(패드)이 형성된다.
이러한 대비예의 제조방법에 의하면, 도 8b에서의 접촉 홀의 형성공정에, 또한 도 8g에서의 개구부(K3)를 형성하는 공정이 가해져, 합계로, 2 회의 개구부의 형성 공정이 필요하다.
이에 대하여 본 실시예의 제조방법으로서는, 도 7e에 나타난 것같이, 개구부(16,18,20)를 일괄해서 형성한다. 결국, 보호막(14) 및 게이트 절연막(6)의 중첩막을 관통하여 개구부를 형성하는 동시에, 소스·드레인 전극층(12b)상의 보호막(14)도 패터닝함으로서, 개구부의 형성공정은 1 회로도 가능하다. 따라서, 노광공정을 1 공정 줄일 수 있다. 이에 따라, 포토레지스트막의 증착 공정과, 그 에칭공정이 불필요하게된다. 따라서, 합계로 3 공정이 단축된다. 결국, 제조 프로세스가 간소화된다.
또한, 본 실시예의 제조방법으로서는, 도 7b에 나타나는 소스·드레인 전극층(12a,12b)의 패터닝(드라이에칭)과, 도 7c에 나타내는 저항성 접촉층(10)의 중앙부의 에칭(드라이에칭)을 연속하여, 동일 챔버내에서 행할 수 있다. 결국, 동일 챔버내에서 에칭 가스를 순차로 바꾸는 것에 의해 연속 에칭이 가능하다.
이에 대하여, 대비예의 경우, 도 8c의 소스·드레인 전극층(12a,12b)의 패터닝(드라이에칭) 다음에, 도 8d의 ITO 막(30)의 습식 에칭을 행하고, 다음에, 도 8e의 저항성층(10)의 중앙부의 에칭(드라이에칭)을 행하게 된다. ITO 막은 드라이 에칭에 의한 가공을 할 수 없고, 습식 에칭에 의한 가공을 행할 수밖에 없기 때문에, 도 8c, 도 8d, 도 8e의 각 에칭공정을, 하나의 챔버내에서 연속하여 행할 수 없다. 따라서, 각 공정마다 기판의 핸드링이 필요하게 되고, 작업이 번거롭다.
또한, 본 실시예인 경우, ITO 막(22a,22b)과, 소스·드레인 전극(12a,12b)사이에는 반드시 보호막(14)이 개재한다. 이것은, 기판상의 다른 영역(도시되지 않음)에 있어서, ITO 막으로 이루어지는 배선과, 소스·드레인 전극과 동일한 재료로 이루어지는 배선이나 전극이 확실하게 전기적으로 분리되는 것을 의미한다.
그러나, 대비예의 경우, ITO 막(30)과, 소스·드레인 전극(10a,10b)은 같은 층에 속해 있다. 즉, 양자는 적층되어 있고, 양자간에는 보호막이 개재하지 않는다. 따라서, 기판상의 다른 영역(도시되어 있지 않음)에 있어서, 이물이 존재하면, 원래, 절연되어 있지 않으면 안됨에도 불구하고, ITO 막으로 이루어지는 배선과, 소스·드레인 전극과 동일한 재료로 이루어지는 배선이라든지 전극이 쇼트할 우려도 있다. 결국, 본 실시예의 제조방법으로 형성한 디바이스 쪽이 신뢰성이 높다.
또한, 대비예로서는, 비교적 빠른 단계에서 ITO 막(30)을 형성하기 때문에(도 8d), 그 후의 공정에서, ITO의 조성물인 인듐(In)이라든지 주석(Sn) 등에 의한 오염의 걱정도 있다.
이에 대하여, 본 실시예의 제조방법에서는, ITO 막(22a,22b)이 마지막 공정으로 형성되기 때문에, ITO의 조성물인 주석(Sn) 등에 의한 오염의 걱정도 적다.
이와 같이, 본 실시예의 제조방법에 의하면, 제조공정을 단축할 수 있고, 또한, 신뢰성이 높은 디바이스를 제조할 수 있다.
[제 2 실시예]
다음은, 본 발명의 제 2 의 실시예에 대하여 도 9 내지 18을 참조하여 설명한다.
도 9는 본 발명의 제 2 의 실시예에 관계되는 액티브 매트릭스 기판의 평면레이아웃을 도시한 도면이다.
도 9의 액티브 매트릭스 기판은 액정표시장치에 이용되는 것이다. 화소부의 스위칭 소자 및 정전파괴방지용의 보호소자로서, 제 1 의 실시예에서 설명한 제조 방법에 의해 제조된 TFT가 이용된다.
화소부(4000: 도면 중, 점선으로 둘러싸인 부분)는, 복수의 화소(120)로 이루어지고, 각 화소는, TFT(스위칭 소자: 3000)를 포함한다. TFT(3000)는, 주사선(52)과 신호선(54)의 교점에 설치되어 있다.
신호선(54), 주사선(52)의 각 말단부에는, 패드(160A,160B)가 각각 설치되고, 이들 패드와 LC-COM 선(180) 사이에는 제 1 의 보호소자(140A,140B)가 접속되고, 상술한 패드와 가드링(100) 사이에는 제 2 의 보호소자(150A,150B)가 형성되어 있다. 또한, LC-COM 선(180)은, 은점 패드(110)를 통해 대향전극에도 접속된다.
「패드(160A,160B)」는, 본딩 와이어나 범프 전극, 혹은 폴리이미드테이프를 이용한 전극 등(외부단자)을 접속하기 위한 전극이다.
또한, 「LC-COM 선(180)」은, 액정구동의 기준이 되는 전위를 주는 선이다. 공통전위 LC-COM은, 예를 들면, 도 30에 나타난 것같이, 표시신호전압(VX)의 중점 전위(VB)보다 △V만큼 저하한 전위로 설정된다. 결국, 도 29에 예시된 것같이, 화소부의 TFT(3000)에는 게이트·소스간 용량(CGS)이 존재하고, 그 영향으로 표시신호전압(VX)과 최종 유지전압(VS)의 사이에는 전위차(△V)가 생긴다. 이 전위차(△V)를 보상하기 위해서, 표시신호전압(VX)의 중점전위(VB)보다 △V만큼 저하한 전위를 공통의 기준전위로 하는 것이다.
또한, 도 29중, X는 신호선, Y는 주사선이고, CLC는 액정의 등가용량을 나타내고, Cad는 유지용량을 나타낸다. 또한, 도 30중, VX는 신호선(X)으로 공급되는 표시신호전압이고, VY는 주사선(Y)으로 공급되는 주사신호전압이다.
또한, 「가드링(100)」은, 액정표시장치의 제조단계에서의 정전대책으로서, 패드(160A,160B)의 외측에 설치되는 선이다.
LC-COM 선(180) 및 가드링(100)은 동시에, 공통전위선이고, 따라서, 패드와 이들 선 사이에 보호다이오드를 접속함으로서, 정전기를 그들 선으로 흘려버릴 수 있다.
또한, 가드링(100)은, 도 27에 나타난 것같이, TFT 기판(1300)과 대향기판(컬러필터 기판)을 마주보게 한 후, 드라이브용 IC의 접속전에 스크라이브선(SB)을 따라서 절단되지만, LC-COM 선(180)은 최종제품에 남는 라인이다. 따라서, 기판 절단 후 IC의 접속전에도, 화소부의 TFT는 제 1 의 보호소자(140)에 의해 정전파괴로 부터 보호되며, 따라서 제품에 대한 신뢰성이 향상한다.
또한, 최종제품에 있어서도 보호 다이오드가 남기 때문에, 제품의 실사용시간에 있어서의 정전파괴강도도 향상하게 된다. 또한, TFT를 이용한 보호다이오드이기 때문에 역치전압(Vth)의 제어가 용이하고, 리크 전류도 감소할 수 있기 때문에, 최종제품에 다이오드가 잔존하고 있더라도 악영향은 없다.
도 11a 내지 도 11c에 보호소자의 구체적 구성예가 도시되어 있다.
즉, 도 11a에 도시된 바와 같이, 보호소자는, 제 1 의 TFT(F1)의 게이트·드레인을 접속하여 형성되는 MOS 다이오드와, 제 2 의 TFT(F2)의 게이트·드레인을 접속하여 형성되는 MOS 다이오드를 상호 역방향으로 하여 병렬로 접속하여 구성되어 있다. 그 등가회로는, 도 11b와 같이 된다.
따라서, 도 11c에 나타난 것같이, 이 보호소자는 전류·전압특성에 있어서 쌍방향으로 비선형성을 지닌다. 각 다이오드는 저전압 인가시간에 고임피던스가 되고, 고전압 인가시간에 저임피던스 상태가 된다. 또한, 각 다이오드는 실질적으로 트랜지스터이고, 전류를 흘리는 능력이 크고, 정전기를 고속으로 흡수할 수 있기 때문에, 정전보호능력이 높다.
도 10에는 도 9의 패드(160A,160B)의 주변에서의 정전보호소자의 구체적 배치예가 나타나 있다.
제 1 의 보호소자(140A)는, 게이트·드레인간을 접속한 박막 트랜지스터(M60 및 M62)에 의해 구성되고, 동일하게 제 1 의 보호소자(140B)는 박막 트랜지스터(M40 및 M42)에 의해 형성되어 있다.
제 2 의 보호소자(150A,150B)도 마찬가지로, 박막 트랜지스터(M80, M82 및 M20, M22)로 이루어지고 있다.
이들 보호소자는, 양 또는 음의 과대한 서지가 인가된 때에 온하고, 그 서지를 고속으로 LC-COM 선(180) 혹은 가드링(100)으로 흘려버리는 작용을 한다.
또한, 패드의 외측에 배치되는 제 2 의 보호소자(150)는, 정전보호의 기능에 더하여, 가드링(100)에 의해 각 패드(160)가 단락되어 어레이공정에서의 최종의 검사가 불가능하게 되는 것을 방지하는 기능도 지닌다. 이것을 도 14를 이용하여 설명한다.
도 14에 도시된 바와 같이, 패드(160A1)에 어레이테스터(200: 앰플리파이어(220)를 지닌다)의 프로브를 접속하여, 화소부의 TFT(Ma)에 대하여 시험을 행하는 경우를 생각한다.
이 때, 제 2 의 보호소자(150A1) 및 제 2 의 보호소자(150A2)는 고임피던스 상태를 유지하고, 따라서, 화소부의 TFT(Ma)와 TFT(Mb)는 전기적으로 분리된다. 따라서, 다른 트랜지스터와의 크로스토크가 방지되고, 원하는 TFT(Ma)에 관한 시험을 행할 수 있다.
또한, 도 27에 도시된 바와 같이, TFT 기판(1300) 작성이 완료되면, 배향막의 도포, 러빙 공정, 시일재(스페이서) 도포공정, 기판의 대향 공정, 분단 공정, 액정 주입 및 밀봉 공정의 각 공정의 종료후 그리고 드라이브용 IC의 접속전에, 스크라이브선(SB)을 따른 절단에 의해서 가드링(100)은 제거되어 버린다.
그러나, LC-COM 선(180)과 패드(160)의 사이에 접속된 제 1 보호소자(140)가 존재하기 때문에, 드라이브용 IC의 접속전에 있어서도, 정전보호가 이루어진다.
또한, 제 1 의 보호소자는 최종제품에도 남지만, TFT를 이용한 보호소자는 정확한 역치 제어가 이루어지고 있기 때문에, 리크 전류 등에 의해 제품의 신뢰도를 저하시키는 우려는 없다.
다음에, 도 11a에 나타나는 제 1 및 제 2의 트랜지스터(F1, F2)의 디바이스의 구조를 도 12 및 도 13을 이용하여 설명한다.
본 실시예에서는, 도 12에 나타난 것같이, 화소전극 재료인 ITO로 이루어지는 막(ITO 막: 300,320,330)을 게이트·드레인의 접속용의 배선으로서 이용한다.
도 12의 평면레이아웃에 있어서의 각 부(A 내지 F)에 대응하는 단면구조를 도 13에 나타낸다.
도시된 바와 같이, 정전보호소자를 구성하는 제 1 의 박막 트랜지스터(F1) 및 제 2 의 박막 트랜지스터(F2)는 동시에 역스태거 구조(버텀 게이트 구조)를 지닌다.
즉, 글라스 기판(400)상에 게이트 전극층(410,420,430,440)이 형성되고, 그 위에 게이트 절연막(450)이 형성되고, 진성 비정질 실리콘층(470,472)이 형성되고, n 형의 저항성층(480)을 통해 드레인 전극(소스전극)층(490)이 형성되고, 이들의 각 층을 덮도록 보호막(460)이 형성되고, 그리고, 화소전극 재료인 ITO로 이루어지는 막(ITO 막: 300,320,330)에 의해 게이트·드레인 간의 접속이 이루어지고 있다.
ITO 막(300,320,330)은, 게이트 전극층상의 게이트 절연막(450) 및 보호막(460)의 2 층막을 관통하는 접촉 홀, 및 드레인 전극층(490)상의 보호막(460)을 관통하는 접촉 홀을 경유하여 게이트 전극층과 드레인 전극층을 접속하고 있다.
상기의 경우, ITO는 고융점이고 알루미늄 등과 비교하여 스텝 커버리지 특성이 우수하기 때문에, 2 층의 막을 관통하는 깊은 접촉 홀을 통하더라도 양호한 접속이 확보된다.
또한, 제 1 의 실시예에서 설명한 바와 같이, 게이트, 소스에 대한 접촉 홀은, 외부접속단자를 접속하기 위한 개구부의 형성(패드오픈)공정에서 동시에 형성하기 때문에 공정수를 단축할 수 있다.
이상, ITO 막을 배선으로서 사용하여 보호다이오드를 형성하는 예에 대하여 설명하였다. 그러나, ITO 막의 배선으로서의 이용은 이것에 한정되지 않고, 예를들면, 도 15에 나타내는 것 같은 형태에서의 이용도 가능하다.
즉, 도 15에서는, ITO 막(342)은, 패드(160)의 부근에서의 크로스 언더배선(342)의 형성에 이용되고 있다.
「크로스 언더배선」이란, 액정표시장치의 내부배선을 시일재(520)의 외측으로 도출할 때에, 두꺼운 층간 절연막에 의한 배선의 보호를 도모하기 위해서, 상층에 있는 배선을 하층의 배선에 접속하여, 우회하여 외부로 도출시키기 위해서 이용되는 배선이다.
결국, ITO 막(342)은, 드레인전극층(490)과, 게이트 전극과 같은 재료로 이루어지는 층(게이트 전극 재료층: 412)을 접속하고 있다. 이것에 의해, 게이트 전극 재료층(412)의 외부로 도출되는 부분은 게이트 절연막(450) 및 보호막(460)의 쌍방에 의해 보호되어, 신뢰성이 향상된다.
또한, 도 15에 있어서, 참조번호(500 및 502)는 배향막을 나타내고, 520은 시일재를 나타내고, 540은 대향전극을 나타내고, 562는 글라스기판을 나타내고, 1400은 액정을 나타낸다. 또한, 패드(160)에는, 예를 들면, 본딩와이어(600)가 접속된다. 이 본딩와이어에 대신에, 범프전극이라든지 폴리이미드 필름을 이용한 전극층이 접촉되는 경우도 있다.
ITO 막은, 기타 여러 장소에서 배선으로서 사용가능하다. ITO 막의 배선으로서 이용 가능한 장소를 알기 쉽게 예시하면 도 16과 같이 된다.
도 16중, ITO 막은 굵은 실선으로 나타나 있다.
장소(A1 내지 A3)에 있어서의 ITO 막은 보호소자 형성을 위한 배선으로서 사용되고, 장소(A4)에서는 주사선(52)과 패드(160B)와의 접속을 위한 배선으로서 사용되고, 장소(A5)에서는 도 15에 나타낸 크로스 언더배선으로서 사용된다.
또한, 장소(A6)에서는 수평방향의 LC-COM 선과 수직방향의 LC-COM 선을 접속하기 위한 배선으로 사용되고 있다. 결국, 수평방향의 LC-COM 선은 게이트 재료에 의해 형성되고, 수직방향의 LC-COM 선은 소스 재료로 형성되어 있기 때문에, 양자를 ITO로 접속할 필요가 있다.
또한, 도 16중의 장소(A6)에 있어서, 은점 패드(110)는, 수평방향의 LC-COM 선 혹은 수직방향의 LC-COM 선 중 어느 쪽의 선과 동일공정에서 일체로 형성가능하고, 이와 같이 형성한 경우는, 은점 패드(110)와 일체로 형성되지 않은 쪽의 LC-COM 선(수평, 수직의 어느것인가)을 은점 패드(110)와 ITO를 통해 접속하면 된다.
다음에, 화소부에서의 각 화소의 구성을 도 17, 도 18을 이용하여 설명한다.
도 17은 화소부의 평면 레이아웃을 나타낸다.
주사선(52) 및 신호선(54)에 접속된, 스위칭 소자로서 기능하는 TFT (게이트 전극(720), 드레인 전극(740), 불순물이 도프되어 있지 않은 진성 비정질 실리콘층(475)을 포함하여 구성된다)가 배치되고, 드레인 전극(740)에는 화소전극(ITO: 340)이 접속되어 있다. 도면 중, K2는 접촉 홀이고, Cad는 유지용량을 나타낸다. 유지용량(Cad)은, 인접하는 게이트배선과 연장된 화소전극과의 중첩에 의해 구성된다.
도 18은 도 17에 있어서의, B-B 선에 따르는 단면구조를 나타내는 도면이다. 도 15에서 설명한 구조와 같은 단면구조로 되어있다.
[제 3 실시예]
도 19 내지 도 26을 이용하여, 상술한 제 2 의 실시예와 관련되는 TFT 기판의 제조방법에 대하여 설명한다.
각 도에 있어서, 좌측이 화소부의 스위칭 트랜지스터가 형성되는 영역이고, 중앙부가 보호소자가 형성되는 영역이고, 우측이 외부접속단자가 접속되는 영역(패드부)이다.
(1) 도 19에 나타난 것같이, 우선, 글라스 기판(무알칼리기판: 400)상에 포토리소그래피 기술을 이용하여, 예를들면, 1800Å 정도의 두께의 Cr(크롬)으로 이루어지는 전극(720,722,900,902,904)을 형성한다.
Cr의 디포지트는, 마그네트론 스팩터장치를 이용하여 50 mTorr의 감압하에서 행한다. 또한, Cr의 가공은 C12 계의 가스를 이용한 드라이 에칭에 의해 행한다.
참조번호 720, 900은 TFT의 게이트 전극이 되는 층(게이트 전극층)이고, 참조번호 722는, 도 17에 나타나는 주사선(52)에 해당하는 층이다. 또한, 참조번호 902, 904는, 게이트 전극층과 같은 재료로 이루어지는 층(게이트 전극 재료층)이다.
(2) 다음에, 도 20에 나타난 것같이, 플라즈마 CVD 법에 의해, 실리콘질화막 SiNx 등으로 이루어지는 게이트 절연막(910), 불순물이 도프되어 있지 않은 진성 비정질 실리콘막 및 n 형 실리콘막(저항성층)을 연속적으로 생성하고, 계속해서, SF6 계의 에칭가스를 이용한 드라이에칭에 의해, 진성 비정질 실리콘막 및 n 형 실리콘막(저항성층)을 패터닝한다.
이것에 의해, 아일런드화된 진성 비정질 실리콘층(475, 920) 및 n 형 실리콘층(저항성층: 477, 922)이 형성된다.
게이트 절연막(910)의 두께는, 예를들면, 4000Å정도이고, 진성 실리콘층(475, 920)의 두께는, 예를들면 3000Å정도이고, 저항성층(477,922)의 두께는, 예를들면, 500Å정도이다.
이 공정에서 특징적인 것은, 게이트 절연막에 대한 접촉 홀의 형성을 행하지 않은 것이다. 따라서 포토레지스트막의 도포공정, 노광공정, 에칭 제거공정의 3 개의 공정이 불필요하게 되어, 공정수의 단축이 도모된다.
(3) 다음에, 도 21에 나타난 것같이, 예를들면, Cr(크롬)으로 이루어지는 1500Å정도의 소스·드레인 전극층(740a,740b,930a,930b)을 스퍼터링 및 포토에칭에 의해 형성한다.
(4) 계속해서, 소스·드레인 전극층(740a,740b,930a,930b)을 마스크로서 이용하여 저항성층(477, 922)의 중앙부를 에칭에 의해 제거하고, 소스와 드레인의 분리를 행한다.
도 21에 나타나는 소스·드레인 전극층의 패터닝과, 도 22에 나타나는 소스·드레인의 분리에칭과는, 동일한 드라이 에칭장치의 챔버내에서 연속하여 행하여진다. 결국, 우선, c12 계의 에칭가스로 소스·드레인 전극층(740a, 740b, 930a, 930b)의 가공을 행하고, 계속해서 에칭가스를 SF6 계의 가스로 바꿔 저항성층(477, 922)의 중앙부의 에칭을 행한다. 이와 같이, 드라이 에칭을 연속하여 사용하기 때문에, 제조작업이 간소화된다.
(5) 다음에, 도 23에 나타난 것같이, 보호막(940)을 플라즈마 CVD 법을 이용하여 형성한다. 이 보호막은, 예를들면, 2000Å 정도의 실리콘질화막(SiNx)이다.
(6) 다음에, 도 24에 나타난 것같이, SF6 게의 에칭가스를 이용하여 보호막(940)을 선택적으로 에칭한다. 결국, 패드부의 개구부(160)의 형성과 동시에, 접촉홀(CP1) 및 접촉 홀(K8, K10)을 형성한다.
개구부(160) 및 접촉 홀(CP1)은, 게이트 절연막(910) 및 보호막(940)의 중첩막을 관통하여 형성된 개구부이고, 접촉 홀(K8, K10)은, 보호막(940)만을 관통하는 개구부이다.
상기의 경우, 게이트 전극 재료층(902, 904)은 각각, 접촉 홀(CP1), 개구부(160)의 형성의 때에 에칭 스토퍼로서 기능하고, 소스·드레인 전극(740a, 930b)은 각각, 접촉 홀(K8, K10)의 형성시의 에칭 스토퍼로서 기능한다.
(7) 다음에, 도 25에 나타난 것같이, ITO(Indium Tin Oxide) 막을, 마그네트론 스퍼터 장치를 사용하여 500Å 정도의 두께로 디포지트하고, Hcl/HN03/H20의 혼합액을 이용하여 에칭하여, 소정의 패턴으로 가공한다. 이것에 의해, 액티브 매트릭스 기판이 완성한다. 도 25에 있어서, 참조번호 950은, ITO 로 이루어지는 화소 전극이고, 참조번호 952는, 보호 다이오드의 일부를 구성하는 ITO 로 이루어지는 배선이고, 참조번호 954는, 외부단자를 접속하기 위한 ITO 로 이루어지는 전극(패드)이다.
스텝 커버리지가 좋은 ITO를 배선으로서 이용하기 때문에, 양호한 전기적접속이 확보된다. 화소전극 재료로서는, 금속의 산화물과 같은 융점이 높은, 다른 투명전극 재료도 사용할 수 있다. 예를들면, SnOx, ZnOx 등의 금속산화물을 사용할 수 있다.
또한, 도 25로부터 분명한 것같이, ITO층(950, 952)과, 소스·드레인 전극층(740a, 740b, 930a, 930b) 사이에는 반드시 보호막(940)이 개재한다. 이것은 기판상의 배선영역(도면에 안나타남)에 있어서, ITO로 이루어지는 배선층과, 소스·드레인 전극 재료층이 확실하게 전기적으로 분리되어 있는 것을 의미한다. 따라서, 이물에 의한 양자의 쇼트의 걱정이 없다.
또한, 본 제조방법으로서는, ITO 막을 마지막 공정(도 25)으로 형성하기 때문에, ITO의 조성물인 주석(Sn), 인듐(In)에 의한 오염의 걱정은 적다.
이와 같이, 본 실시예의 제조방법에 의하면, 액티브 매트릭스 기판의 제조공정을 단축할 수 있고, 또한, 정전기에 대하여 충분한 대책이 이루어진 신뢰성이 높은 박막회로를 탑재하는 것이 가능하게 된다.
또한, 도 25에서는, ITO 막(952, 954)을, 게이트 전극층(902) 및 게이트 전극 재료층(904)에 직접적으로 접속하고 있지만, 몰리브덴(MO), 탄탈(Ta), 티타늄(Ti) 등의 버퍼층을 통해 양자를 접속하는 것도 가능하다.
다음은, 완성한 액티브 매트릭스 기판을 이용하여 액정표시장치를 조립하는 공정에 대하여 설명한다.
도 28에 나타난 것같이, 대향기판(1500)과 TFT 기판(1300)을 대향시키고, 도 27에 나타내는 것 같은 셀분단공정의 다음에, 액정의 봉입을 행하고, 다음에, 드라이브용 IC를 접속하고, 또한, 도 28에 나타내는 평광판(1200,1600) 및 백라이트(1000)등을 이용한 조립공정을 거쳐서, 액티브 매트릭스형 액정표시장치를 완성한다.
액티브 매트릭스형 액정표시장치의 주요부의 단면도가 도 26에 나타나 있다. 도 26에서는, 도 15, 도 18등의 상술한 도면과 같은 장소에는 같은 참조번호를 붙이고 있다.
도 26에 있어서, 좌측이 액티브 매트릭스부이고, 중앙이 보호소자(정전보호 다이오드)가 형성된 영역이고, 우측이 패드부이다.
패드부에서, ITO로 이루어지는 전극(패드: 954) 상에는 이방성 전도막(5000)을 통해 액정 드라이버 IC5500의 외측리드(5200)가 접속되어 있다. 참조번호 5100은 전도성 입자이고, 참조번호 5300은 필름 테이프이고, 참조번호 5400은 밀봉용의 수지이다.
도 26에서는, 드라이버 IC의 접속방법으로서 테이프 캐리어를 이용하는 방식(TAB)을 채용하고 있지만, 다른 방식, 예를들면, COG(Chip On Glass) 방식을 채용해도 된다.
본 발명은, 상술한 실시예에 한정되지 않고, 정(正)스태거 구조의 TFT를 이용한 경우 등에도, 변형하여 적용하는 것이 가능하다. 또한, 화소전극 재료로서는, ITO 이외에, 금속 산화물과 같은 융점이 높은, 다른 투명전극 재료도 사용할 수 있다. 예를 들면, SnOx, ZnOx 등의 금속산화물을 사용할 수 있다. 상기의 경우도, 스텝 커버리지는 실용적으로 내구적인 것이다.
본 실시예의 액정표시장치를 퍼스널 컴퓨터 등의 기기에서의 표시장치로서 사용하면, 제품의 가치가 향상된다.

Claims (15)

  1. (A) 기판 상에, 게이트 전극층 및 이 게이트 전극층과 동일한 재료로 이루어지는 게이트 전극 재료층을 형성하는 공정과,
    (B) 상기 게이트 전극층 및 게이트 전극 재료층상에 게이트 절연막을 형성하는 공정과,
    (C) 상기 게이트 절연막상에, 상기 게이트 전극층과 평면적으로 포개지는 형태로 채널층 및 저항성 접촉층을 형성하는 공정과,
    (D) 상기 저항성 접촉층에 접속된 소스 전극층 및 드레인 전극층을 형성하는 공정과,
    (E) 상기 소스 전극층과 드레인 전극층 사이에 개재하고 있는 상기 저항성 접촉층을 에칭에 의해 제거하는 공정과,
    (F) 상기 소스 전극층, 드레인 전극층 및 상기 게이트 전극 재료층을 덮도록 보호막을 형성하는 공정과,
    (G) 상기 게이트 전극층 또는 상기 게이트 전극 재료층상에 존재하는 상기 게이트 절연막 및 상기 보호막의 중첩막의 일부를 선택적으로 에칭하여, 상기 게이트 전극층 또는 게이트 전극 재료층의 표면의 일부가 노출하도록 제 1 개구부를 형성함과 동시에, 상기 소스 전극층 또는 드레인 전극층상의 상기 보호막의 일부를 선택적으로 에칭하여 상기 소스 전극층 또는 드레인 전극층의 표면의 일부가 노출하도록 제 2 개구부를 형성하는 공정과,
    (H) 상기 제 1 개구부 또는 제 2 의 개구부를 경유하여 전도성 재료층을, 상기 게이트 전극층, 게이트 전극 재료층, 상기 소스 전극층, 드레인 전극층의 적어도 하나에 접속하는 공정을 포함하는 박막소자의 제조방법.
  2. 제1항에 있어서, 상기 공정(G)에서 형성되는 상기 제 1 개구부는, 배선을 상기 게이트 전극 재료층에 접속하기 위한 접촉 홀, 또는 외부단자를 상기 게이트 전극 재료층에 접속하기 위한 개구부인 것을 특징으로 하는 박막소자의 제조방법.
  3. 제1항에 있어서, 상기 전도성 재료층은, ITO(Indium Tin Oxide)로 이루어지는 것을 특징으로 하는 박막소자의 제조방법.
  4. 매트릭스상에 배치된 주사선과 신호선에 접속된 박막 트랜지스터(TFT)와, 그 박막 트랜지스터의 한끝에 접속된 화소전극을 포함하여 화소부가 구성되는 액티브 매트릭스 기판으로서, 상기 주사선 및 신호선 중 적어도 하나의 선 또는 그 선과 전기적으로 등가인 부위와 공통전위선 사이에 설치된, 박막 트랜지스터를 이용한 정전파괴방지용 보호수단을 구비하고, 상기 정전파괴방지용 보호수단은, 박막 트랜지스터에 있어서의 게이트 전극층과 소스·드레인 전극층을 접속한 구성의 다이오드를 포함하여 구성되고, 상기 게이트 전극층과 소스·드레인 전극층을 전기적으로 접속하기 위한, 상기 게이트 전극층상의 절연층을 선택적으로 제거하여 형성되는 제 1 개구부와 상기 소스·드레인 전극층상의 절연층을 선택적으로 제거하여 형성되는 제 2 개구부는, 동일한 제조공정에서 형성되고, 또한, 상기 게이트 전극층과 상기 소스·드레인 전극층은, 상기 제 1 및 제 2 개구부를 경유하여 상기 화소전극과 동일한 재료로 이루어지는 도전 재료층에 의해 접속되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  5. 제4항에 있어서, 상기 제 1 개구부는 게이트 전극 재료층상의 제 1 절연막 및 이 제 1 절연막상의 제 2 절연막의 중첩막을 관통하여 형성되고, 상기 제 2 개구부는 소스·드레인 전극층 상의 상기 제 2 절연막만을 관통하여 형성되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  6. 제4항에 있어서, 상기 화소전극 및 화소전극과 동일한 재료로 이루어지는 상기 도전 재료층은 ITO(Indium Tin Oxide) 막으로 이루어지는 것을 특징으로 하는 액티브 매트릭스 기판.
  7. 제4항에 있어서, 상기 주사선 및 상기 신호선 중 적어도 하나의 선과 전기적으로 등가인 부위는 외부단자를 접속하기 위한 전극(패드)이고, 또한, 상기 공통 전위선은, 액정을 교류구동할 때에 기준이 되는 기준전위를 인가하는 선(LC-COM 선) 혹은 액정표시장치의 제조단계에서, 상기 외부단자를 접속하기 위한 전극을 공통으로 접속하여 동전위로 하기 위한 선(가드링)인 것을 특징으로 하는 액티브 매트릭스 기판.
  8. 제7항에 있어서, 상기 정전파괴방지용 보호수단은 상기 외부단자를 접속하기 위한 전극(패드)와 상기 액정을 교류구동할 때에 기준이 되는 기준전위를 인가하는 선(LC-COM 선)의 사이 및 상기 외부단자를 접속하기 위한 전극(패드)과 상기 외부단자를 접속하기 위한 전극(패드)을 공통으로 접속하여 동전위로 하기 위한 선(가드링)의 사이의 쌍방에 설치되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  9. 제4항에 있어서, 상기 정전파괴방지용 보호수단은 제 1 다이오드의 애노드와 제 2 다이오드의 캐소드를 공통접속하고, 상기 제 1 다이오드의 캐소드와 상기 제 2 다이오드의 애노드를 공통 접속하여 구성되는 쌍방향성 다이오드를 구비하는 것을 특징으로 하는 액티브 매트릭스 기판.
  10. 제4항 내제 제9항중 어느 한 항에 기재된 상기 액티브 매트릭스 기판을 이용하여 구성된 액정표시장치.
  11. (A) 기판상에 게이트 전극층 및 이 게이트 전극과 동일한 재료로 이루어지는 게이트 전극 재료층을 형성하는 공정과,
    (B) 상기 게이트 전극층 및 게이트 전극 재료층상에 게이트 절연막을 형성하는 공정과,
    (C) 상기 게이트 절연막상에 상기 게이트 전극층과 평면적으로 포개지는 형태로 채널층 및 저항성 접촉층을 형성하는 공정과,
    (D) 상기 저항성 접촉층에 접속되는 소스·드레인 전극층을 형성함과 동시에, 상기 절연막상의 소정 영역에서 상기 소스·드레인 전극층과 같은 재료로 이루어지는 소스·드레인전극 재료층을 형성하는 공정과,
    (E) 상기 소스·드레인 전극층, 및 상기 소스·드레인 전극 재료층을 덮도록 보호막을 형성하는 공정과,
    (F) 상기 게이트 전극층 또는 게이트 전극 재료층 상에 존재하는 상기 게이트 절연막 및 상기 보호막의 중첩막을 선택적으로 에칭하여 상기 게이트 전극층 또는 게이트 전극 재료층의 표면의 일부가 노출하도록 제 1 개구부를 형성함과 동시에, 상기 소스·드레인 전극층 또는 상기 소스·드레인 전극 재료층상의 상기 보호막을 선택적으로 에칭하여 상기 소스·드레인 전극층 또는 상기 소스·드레인 전극 재료층의 표면의 일부가 노출하도록 제 2 개구부를 형성하는 공정과,
    (G) 상기 제 1 또는 제 2 개구부를 경유하여 전도성 재료층을, 상기 게이트 전극층, 상기 게이트 전극 재료층, 상기 소스·드레인 전극층 또는 상기 소스·드레인 전극 재료층에 접속하는 공정을 포함하는 기판 제조공정을 통하여 액티브 매트릭스 기판을 제조하는 것을 특징으로 하는 액티브 매트릭스 기판 제조방법.
  12. 제11항에 있어서, 상기 (A) 내지 (G)의 공정을 통해 상기 액티브 매트릭스 기판상에는, 주사선과 신호선에 접속된 박막 트랜지스터(TFT)와, 상기 박막 트랜지스터에 접속되는 화소전극과, 상기 박막 트랜지스터의 게이트 전극층 및 소스·드레인 전극층을 접속한 구성의 정전파괴방지용 다이오드가 형성되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조방법.
  13. 제11항에 있어서, 상기 공정(G)에서의 전도성 재료층으로서, 화소전극과 같은 재료로 이루어지는 층을 이용하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조방법.
  14. 제11항에 있어서, 상기 공정 (G)에서의 전도성 재료층으로서, ITO (Indium Tin Oxide)를 이용하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조방법.
  15. 매트릭스상에 배치된 주사선과 신호선에 접속된 박막 트랜지스터(TFT)와, 그 박막 트랜지스터의 한끝에 접속된 화소전극을 포함하여 화소부가 구성되는 액티브 매트릭스형 액정표시장치에 포함되는 능동소자의 정전파괴를 방지하는 방법에 있어서, 제4항에 기재된 정전보호수단을, 상기 주사선 및 신호선 중 적어도 하나의 선 또는 그 선과 전기적으로 등가인 부위와 공통전위선 사이에 접속하고, 이것에 의해, 액정표시장치에 포함하는 능동소자의 정전파괴를 방지하는 것을 특징으로 하는 액정표시장치에 포함되는 능동소자의 정전파괴 방지방법.
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