JP3643067B2 - 半導体表示装置の設計方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体表示装置の設計方法、作製方法、該作製方法を用いて作製された半導体表示装置及び該設計方法を用いた半導体表示装置の受注システムに関する。
【０００２】
【従来の技術】
近年、ガラス基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型の半導体表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴ（ポリシリコンＴＦＴ）は、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度が高く、高速動作が可能である。そのため、ポリシリコンＴＦＴを用いることで、駆動回路やコントローラを画素部と同じガラス基板上に集積するシステムオングラスの実現が可能である。
【０００３】
従来、半導体表示装置の駆動回路はシリコン基板上に形成され、ＦＰＣ等を介して表示装置の画素部と接続されていた。しかしＩＣと、画素部が形成されたガラス基板とを、ＦＰＣ等を介して接続すると、接続している部分において物理的な衝撃に弱いという問題があった。特にＦＰＣの配線の数が多ければ多いほどこの傾向は強い。そこでガラス基板上に駆動回路を画素部と共に一体形成することで、ＦＰＣの配線数を抑え、上述した問題をある程度回避することができ、なおかつ、表示装置自体の大きさを抑えることができる。
【０００４】
例えば半導体表示装置の１つであるアクティブマトリクス型の液晶表示装置の場合、画素部に設けられた複数の画素のうちの１つまたは幾つかを順に選択する走査線駆動回路と、選択された画素に画像情報を有する信号（ビデオ信号）を入力する信号線駆動回路とを一般的に有している。該駆動回路を画素部と同じガラス基板上に形成することで、液晶表示装置の物理的衝撃に対する耐性を高めることができ、液晶表示装置自体の大きさを抑えることができる。
【０００５】
そしてさらに近年では、今までシリコン基板上に形成されてきたコントローラも、駆動回路に加えて、ガラス基板上に一体形成することが試みられている。コントローラと駆動回路を、共に画素部と同じガラス基板上に一体形成することが可能になれば、半導体表示装置の大きさを飛躍的に抑えることができ、物理的衝撃に対する耐性もより高めることが可能になる。
【０００６】
【発明が解決しようとする課題】
しかし、コントローラは、駆動回路や画素部の動作のタイミングを決定する信号を生成したり、外部のビデオソースから与えらる一定の規格のビデオ信号を、その駆動回路や画素部の仕様に合わせて処理したりする機能を有している。そのため、半導体表示装置の規格及び仕様、または駆動方法に合わせて、その都度コントローラ自体の設計を変える必要がある。
【０００７】
例えばコントローラの設計を変えて種々の試作品を作製する必要が生じたり、顧客毎にコントローラの設計を変えなくてはならなかったりすると、コントローラを駆動回路及び画素部と共に、ガラス基板上に一体形成している場合、そのたび毎に画素部及び駆動回路を含めた全てのマスクを変えなくてはならず、半導体表示装置の製造コストを抑えることが難しくなる。
【０００８】
特に近年、半導体表示装置は様々な電子機器の表示部に用いられているため、多品種少量生産の傾向が強くなってきている。そのため、コントローラをガラス基板上に一体形成すると、上述したコントローラの設計変更に伴うコストの増加が重要な問題となることが予想される。
【０００９】
本発明は上述した問題に鑑み、コントローラの設計変更に伴うコストを抑えることができる特定用途向けの半導体集積回路を備えた半導体表示装置の設計方法の考案と、該設計方法を用いた半導体表示装置の受注システムの考案とを課題とする。
【００１０】
【課題を解決するための手段】
本発明者は、ASIC（Application Specific Integrated Circuit）の様に、ＴＦＴを用いたコントローラを設計することができないか考え、本発明の設計方法を考案した。本発明では、コントローラの仕様に関わらず、コントローラ用に複数のＴＦＴを基板上に予め用意する。そして、コントローラの設計に合わせ、該複数のＴＦＴがそれぞれ有するソース、ドレイン及びゲートの３つの端子を、該複数のＴＦＴが形成されている層とは異なる層に形成された配線で適宜接続し、所望する仕様のコントローラを形成する。このとき、基板上に配列された全てのＴＦＴを用いる必要はなく、コントローラの仕様によっては用いないＴＦＴが存在していても良い。
【００１１】
そして複数のＴＦＴの数は、そのサイズ及び極性ごとに、コントローラの設計が可能な程度に揃えておく必要がある。そのサイズ及び極性ごとにＴＦＴを増やせば増やすほど、設計の幅が広がり、様々な仕様の半導体表示装置に対応するコントローラを作製することが可能になる。逆にＴＦＴの数を増やしすぎると、コントローラに用いないＴＦＴの数が増え、半導体表示装置の大きさを抑えることが難しくなる。よって、コントローラ用に基板上に形成しておくＴＦＴの数、サイズ及び極性等はこれらの兼ね合いを考慮し、設計者が適宜設定すれば良い。
【００１２】
また上記ＴＦＴのうちの幾つかの活性層及びゲートを予め接続しておき、それを１つの単位（基本セル）として複数形成しておいても良い。そして、該基本セルの有する各ＴＦＴのソース、ドレインまたはゲートを互いに配線で接続することで、該基本セルから様々な論理素子を形成し、該論理素子の組み合わせでコントローラを設計するようにしても良い。
【００１３】
また上記構成の他に、幾つかのＴＦＴの活性層及びゲートを接続して形成される種々の論理素子を予め基板上に用意しておき、各論理素子の端子を、論理素子が有するＴＦＴが形成されている層とは異なる層に形成された配線で適宜接続し、所望する仕様のコントローラを形成しても良い。
【００１４】
上記構成により、コントローラの仕様を変更するときに、予め用意されているＴＦＴまたは論理素子を接続する配線の設計のみ変更すれば良いので、配線のパターニング用のマスクと、配線のコンタクトホール用のマスクの少なくとも２枚変更すれば良い。よって、コントローラの設計変更に伴うコストを抑えることができ、なおかつ様々な仕様のコントローラを作製することができる。
【００１５】
また、半導体表示装置の画素部や駆動回路の仕様は決まっているが、画素部及び駆動回路の仕様に合ったコントローラの仕様がまだ未決定の場合、配線以外のＴＦＴまたは回路素子の部分を先に作製してしまうことができる。その後、顧客から受注したコントローラの仕様に合わせて、各ＴＦＴまたは回路素子を接続する配線を設計し、作製することにより、所望の仕様のコントローラを作製することができる。よってコントローラの仕様が未決定の段階で、半導体表示装置の作製を開始することができるので、顧客からの発注を受けて製品を顧客に渡すまでの時間（TAT：Turn Around Time）を短くすることができ、顧客サービスを向上させることになる。
【００１６】
なお、本発明はコントローラの設計方法に限定されず、信号線駆動回路や走査線駆動回路を含む駆動回路の設計にも用いることが可能である。
【００１７】
【発明の実施の形態】
次に、本発明の半導体表示装置の設計方法について説明する。
【００１８】
図１（Ａ）に、幾つかのＴＦＴの活性層及びゲートを接続して形成されている基本セルの一例を示す。図１（Ａ）に示す基本セルは、３つのｐチャネル型ＴＦＴ１１、１２、１３と、３つのｎチャネル型ＴＦＴ１４、１５、１６とを有している。
【００１９】
３つのｐチャネル型ＴＦＴ１１、１２、１３は直列に接続されている。すなわち、ｐチャネル型ＴＦＴ１２のソースとドレインが、一方はｐチャネル型ＴＦＴ１１のソースまたはドレインのいずれか一方に、他方はｐチャネル型ＴＦＴ１３のソースとドレインのいずれか一方に接続されている。
【００２０】
なお、本明細書において接続とは、特に記載のない限り電気的な接続を意味する。
【００２１】
また、３つのｎチャネル型ＴＦＴ１４、１５、１６は直列に接続されている。すなわち、ｎチャネル型ＴＦＴ１５のソースとドレインが、一方はｎチャネル型ＴＦＴ１４のソースまたはドレインのいずれか一方に、他方はｎチャネル型ＴＦＴ１６のソースとドレインのいずれか一方に接続されている。
【００２２】
そして、ｐチャネル型ＴＦＴ１２とｎチャネル型ＴＦＴ１５は、ゲートが互いに接続されている。またｐチャネル型ＴＦＴ１３とｎチャネル型ＴＦＴ１６は、ゲートが互いに接続されている。
【００２３】
なお、以下、説明を簡単にするために、図１（Ａ）においてｐチャネル型ＴＦＴ１１と１２が接続しているノードと、ｐチャネル型ＴＦＴ１２と１３が接続しているノードにそれぞれ２０、２１と番号を付す。また、ｎチャネル型ＴＦＴ１４と１５が接続しているノードと、ｎチャネル型ＴＦＴ１５と１６が接続しているノードにそれぞれ２２、２３と番号を付す。
【００２４】
また、ｐチャネル型ＴＦＴ１１のソースとドレインのうち、ノード２０に接続されていない方の端子に２５と番号を付す。ｐチャネル型ＴＦＴ１３のソースとドレインのうち、ノード２１に接続されていない方の端子に２６と番号を付す。ｎチャネル型ＴＦＴ１４のソースとドレインのうち、ノード２２に接続されていない方の端子に２７と番号を付す。ｎチャネル型ＴＦＴ１６のソースとドレインのうち、ノード２３に接続されていない方の端子に２８と番号を付す。
【００２５】
図２（Ａ）に、図１（Ａ）に示した基本セルの上面図を示す。ｐチャネル型ＴＦＴ１１、１２、１３は活性層３０を共有している。ｎチャネル型ＴＦＴ１４、１５、１６は活性層３１を共有している。配線３２、３４、３５は、活性層３０に接しているゲート絶縁膜（図示せず）を間に挟んで、活性層３０と重なっている。また、配線３３、３４、３５は、活性層３１に接しているゲート絶縁膜（図示せず）を間に挟んで、活性層３１と重なっている。なお、配線３２〜３５は、活性層３０、３１と重なっている部分においてゲートとして機能する。なお、以下その一部がＴＦＴのゲートとして機能する配線３２〜３５を、以下に説明する論理素子を形成するための配線と区別するために、ゲート配線と呼ぶ。
【００２６】
ゲート配線３２の活性層３０と重なっている部分は、ｐチャネル型ＴＦＴ１１のゲートとして機能する。ゲート配線３４の活性層３０と重なっている部分は、ｐチャネル型ＴＦＴ１２のゲートとして機能する。ゲート配線３５の活性層３０と重なっている部分は、ｐチャネル型ＴＦＴ１３のゲートとして機能する。
【００２７】
ゲート配線３３の活性層３１と重なっている部分は、ｎチャネル型ＴＦＴ１４のゲートとして機能する。ゲート配線３４の活性層３１と重なっている部分は、ｎチャネル型ＴＦＴ１５のゲートとして機能する。ゲート配線３５の活性層３１と重なっている部分は、ｎチャネル型ＴＦＴ１６のゲートとして機能する。
【００２８】
次に、上述した基本セルを用いて、Ｄフリップフロップ回路を形成する例について説明する。図１（Ａ）及び図２（Ａ）に示した基本セルの端子及びノードを、活性層及びゲートとは異なる層に形成された配線で適宜接続し、Ｄフリップフロップを形成する。
【００２９】
図１（Ｂ）に、図１（Ａ）の基本セルをもとに形成されるＤフリップフロップの回路図を示す。図１（Ｂ）では、図１（Ａ）の基本セルにおける端子２５と２７を接続した。またノード２０及び２２を、ｐチャネル型ＴＦＴ１３及びｎチャネル型ＴＦＴ１６のゲートと接続した。端子２６及び２８を、ｐチャネル型ＴＦＴ１２及びｎチャネル型ＴＦＴ１５のゲートと接続した。またノード２１に電圧Ｖｄｄを印加し、ノード２３に電圧Ｖｓｓを印加している。なおＶｄｄ＞Ｖｓｓである。
【００３０】
図１（Ｃ）は、図１（Ｂ）と等価の回路図であり、トランスミッションゲート４０とフリップフロップ回路４１とを有しているのがわかる。
【００３１】
図２（Ｂ）に、図１（Ｂ）に示したＤフリップフロップの上面図を示す。活性層３０、３１、ゲート配線３２〜３５及びゲート絶縁膜（図示せず）を覆うように層間絶縁膜（図示せず）が形成される。そして、該層間絶縁膜上に、該層間絶縁膜及びゲート絶縁膜に形成されたコンタクトホールを介して、活性層３０、３１及びゲート配線３２〜３５に接する配線４２〜４９が形成される。
【００３２】
具体的に配線４２はゲート配線３２と接している。また、配線４３はゲート配線３３と接している。
【００３３】
配線４４は、活性層３０のうち、活性層３０とゲート配線３４とが重なっている部分と、活性層３０とゲート配線３５と重なっている部分とに挟まれている領域と、接している。また配線４６は、活性層３１のうち、活性層３１とゲート配線３４とが重なっている部分と、活性層３１とゲート配線３５と重なっている部分とに挟まれている領域と、接している。
【００３４】
配線４９は、活性層３０において、活性層３０とゲート配線３２が重なっている部分を間に挟んで２分される領域のうち、他のゲート配線と重なっていない領域と接している。さらに配線４９は、活性層３１において、活性層３１とゲート配線３３が重なっている部分を間に挟んで２分される領域のうち、他のゲート配線と重なっていない領域と接している。
【００３５】
配線４７は、活性層３０において、活性層３０とゲート配線３５が重なっている部分を間に挟んで２分される領域のうち、他のゲート配線と重なっていない領域と接している。さらに配線４７は、活性層３１において、活性層３１とゲート配線３５が重なっている部分を間に挟んで２分される領域のうち、他のゲート配線と重なっていない領域と接している。さらに配線４７は、ゲート配線３４と接している。
【００３６】
配線４８は、ゲート配線３５と接している。また配線４８は、活性層３０のうち、活性層３０とゲート配線３２とが重なっている部分と、活性層３０とゲート配線３４と重なっている部分とに挟まれている領域と、接している。また配線４８は、活性層３１のうち、活性層３１とゲート配線３３とが重なっている部分と、活性層３１とゲート配線３４と重なっている部分とに挟まれている領域と、接している。
【００３７】
また配線４５は、活性層３１において、活性層３１とゲート配線３３が重なっている部分を間に挟んで２分される領域のうち、他のゲート配線と重なっていない領域と接している。
【００３８】
このように図２（Ｂ）に示す設計で配線４２〜４９を作製することで、図２（Ｂ）に示したＤフリップフロップ回路を作製することができる。
【００３９】
なお本実施の形態では、図１（Ａ）及び図２（Ａ）に示した基本セルから、Ｄフリップフロップ回路を作成する例について説明したが、本発明はこの構成に限定されない。基本セルは図１（Ａ）及び図２（Ａ）に示した構成に限定されず、基本セルの構成は設計者が適宜設計することができる。さらに、基本セルをもとに形成される回路または論理素子はＤフリップフロップ回路に限定されず、他の回路または論理素子も作製することが可能である。このとき、基本セルが有する全てのＴＦＴを用いて回路または論理素子を設計する必要はなく、基本セルが有するＴＦＴの一部のみを用いて回路または論理素子を形成しても良い。さらに、図１（Ａ）及び図２（Ａ）に示した構成の基本セルと、他の構成を有する種々の基本セルとを基板上に予め形成しておき、種々の構成の基本セルを用いて論理素子または回路を形成するようにしてもよい。
【００４０】
本発明は上記構成により、コントローラの仕様を変更するときに、予め用意されているＴＦＴまたは論理素子を接続する配線の設計及びコンタクトホールの設計のみ変更すれば良いので、マスクを２枚変更するだけで良い。よって、コントローラの設計変更に伴うコストを抑えることができ、なおかつ様々な仕様のコントローラを作製することができる。また、本発明はコントローラの設計方法に限定されず、信号線駆動回路や走査線駆動回路を含む駆動回路の設計にも用いることが可能である。
【００４１】
次に、上述した設計方法を用いた、本発明の半導体表示装置の受注システムについて、図３に示したフローチャートに従って説明する。
【００４２】
まず、全ての基板において共通のマスクＡを用いた工程Ａを行う。全基板共通工程Ａには、ＴＦＴを覆う層間絶縁膜を形成する工程まで全て含まれる。代表的には、活性層の形成、活性層の結晶化、ゲート絶縁膜の形成、活性層への不純物の添加、ゲートの形成、層間絶縁膜の形成等が含まれる。
【００４３】
上述した全基板共通工程Ａまで終了させておき、顧客による注文を待つ。顧客からの注文によりコントローラの仕様が決定すると、次にコントローラの設計に合わせて層間絶縁膜及びゲート絶縁膜にコンタクトホールを形成し、各ＴＦＴのソース、ドレインまたはゲートに接する配線を形成する。
【００４４】
上記配線は、各基板のコントローラの設計に合わせて形成された異なるマスク（Ｂ−１、Ｂ−２、Ｂ−３、Ｂ−４、Ｂ−５）に従って作製される。
【００４５】
次に、再び全基板共通の工程Ｃが行われる。全基板共通の工程Ｃでは、各基板毎に異なるマスクで配線を形成した後の全ての工程が行われる。工程Ｃには、例えば液晶表示装置ならば層間絶縁膜の形成、画素電極の形成、対向基板との貼り合わせ及び液晶注入の工程等が含まれる。ＯＬＥＤ（Organic Light Emitting Device）を用いた発光装置ならば、層間絶縁膜の形成、画素電極の形成、有機発光層の形成、陰極の形成、保護膜の形成、基板の封止の工程等が含まれる。
【００４６】
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極層と、陰極層とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
【００４７】
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に設けられた全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【００４８】
全基板共通の工程Ｃが終了すると、半導体表示装置が製品として完成し、顧客へ納入される。
【００４９】
上記受注システムにより、半導体表示装置の画素部や駆動回路の仕様は決まっているが、画素部及び駆動回路の仕様に合わせたコントローラの仕様がまだ未決定の場合、配線以外のＴＦＴまたは回路素子の部分を先に作製してしまうことができる。よって、顧客によるコントローラの仕様の注文を受けてから、半導体表示装置が完成するまでの期間の中に、配線を作製する前の工程にかかる期間は省かれるため、顧客からの発注を受けて製品を顧客に渡すまでの時間（TAT：Turn Around Time）を短くすることができ、顧客サービスを向上させることができる。
【００５０】
【実施例】
以下、本発明の実施例について説明する。
【００５１】
（実施例１）
本実施例では、図１（Ａ）及び図２（Ａ）に示した基本セルの端子及びノードを、活性層及びゲートとは異なる層に形成された配線で適宜接続し、ＮＡＮＤを形成する例について説明する。
【００５２】
図４（Ａ）に、図１（Ａ）の基本セルをもとに形成されるＮＡＮＤの回路図を示す。図４（Ａ）では、図１（Ａ）の基本セルにおけるノード２１と２２を接続した。また、ノード２０及び端子２６に電圧Ｖｄｄを印加し、端子２８に電圧Ｖｓｓを印加している。なおＶｄｄ＞Ｖｓｓである。
【００５３】
図４（Ｂ）は、図４（Ａ）と等価の回路図である。
【００５４】
図５に、図４（Ａ）に示したＮＡＮＤの上面図を示す。活性層３０、３１、ゲート配線３２〜３５及びゲート絶縁膜（図示せず）を覆うように層間絶縁膜（図示せず）が形成される。そして、該層間絶縁膜上に、該層間絶縁膜及びゲート絶縁膜に形成されたコンタクトホールを介して、活性層３０、３１及びゲート配線３２〜３５のいずれかに接する配線６０〜６５が形成される。
【００５５】
具体的に配線６０は、活性層３０において、活性層３０とゲート配線３４が重なっている部分を間に挟んで２分される領域のうち、ゲート配線３５と重なっていない領域と接している。
【００５６】
配線６１は、ゲート配線３５と接している。
【００５７】
配線６２は、活性層３０において、活性層３０とゲート配線３５が重なっている部分を間に挟んで２分される領域のうち、ゲート配線３４と重なっていない領域と接している。
【００５８】
配線６３は、活性層３０のうち、活性層３０とゲート配線３４とが重なっている部分と、活性層３０とゲート配線３５と重なっている部分とに挟まれている領域と、接している。さらに配線６３は、活性層３１において、活性層３１とゲート配線３４が重なっている部分を間に挟んで２分される領域のうち、ゲート配線３５と重なっていない領域と接している。
【００５９】
配線６４は、活性層３１において、活性層３１とゲート配線３５が重なっている部分を間に挟んで２分される領域のうち、ゲート配線３４と重なっていない領域と接している。
【００６０】
配線６５は、ゲート配線３４と接している。
【００６１】
このように図５に示す設計で配線６０〜６５を作製することで、図５に示したＮＡＮＤ回路を作製することができる。
【００６２】
なお本実施の形態では、図１（Ａ）及び図２（Ａ）に示した基本セルから、ＮＡＮＤ回路を作成する例について説明したが、本発明はこの構成に限定されない。基本セルは図１（Ａ）及び図２（Ａ）に示した構成に限定されず、基本セルの構成は設計者が適宜設計することができる。さらに、基本セルをもとに形成される回路または論理素子はＮＡＮＤ回路に限定されず、他の回路または論理素子も作製することが可能である。このとき、基本セルが有する全てのＴＦＴを用いて回路または論理素子を設計する必要はなく、基本セルが有するＴＦＴの一部のみを用いて回路または論理素子を形成しても良い。例えば、本実施例ではｐチャネル型ＴＦＴ１１と、ｎチャネル型ＴＦＴ１４とを使用していない。さらに、図１（Ａ）及び図２（Ａ）に示した構成の基本セルと、他の構成を有する種々の基本セルとを基板上に予め形成しておき、種々の構成の基本セルを用いて論理素子または回路を形成するようにしてもよい。
【００６３】
（実施例２）
本実施例では、図１（Ａ）及び図２（Ａ）に示した基本セルの端子及びノードを、活性層及びゲートとは異なる層に形成された配線で適宜接続し、ＮＯＲを形成する例について説明する。
【００６４】
図６（Ａ）に、図１（Ａ）の基本セルをもとに形成されるＮＯＲの回路図を示す。図６（Ａ）では、図１（Ａ）の基本セルにおけるノード２３と端子２６を接続した。また、ノード２０に電圧Ｖｄｄを印加し、ノード２２及び端子２８に電圧Ｖｓｓを印加している。なおＶｄｄ＞Ｖｓｓである。
【００６５】
図６（Ｂ）は、図６（Ａ）と等価の回路図である。
【００６６】
図７に、図６（Ａ）に示したＮＯＲの上面図を示す。活性層３０、３１、ゲート配線３２〜３５及びゲート絶縁膜（図示せず）を覆うように層間絶縁膜（図示せず）が形成される。そして、該層間絶縁膜上に、該層間絶縁膜及びゲート絶縁膜に形成されたコンタクトホールを介して、活性層３０、３１及びゲート配線３２〜３５のいずれかに接する配線７０〜７５が形成される。
【００６７】
具体的に配線７０は、活性層３０において、活性層３０とゲート配線３４が重なっている部分を間に挟んで２分される領域のうち、ゲート配線３５と重なっていない領域と接している。
【００６８】
配線７１は、ゲート配線３５と接している。
【００６９】
配線７２は、活性層３０において、活性層３０とゲート配線３５が重なっている部分を間に挟んで２分される領域のうち、ゲート配線３４と重なっていない領域と接している。さらに配線７２は、活性層３１のうち、活性層３１とゲート配線３４とが重なっている部分と、活性層３１とゲート配線３５と重なっている部分とに挟まれている領域と、接している。
【００７０】
配線７３は、活性層３１において、活性層３１とゲート配線３５が重なっている部分を間に挟んで２分される領域のうち、ゲート配線３４と重なっていない領域と接している。
【００７１】
配線７４は、ゲート配線３４と接している。
【００７２】
配線７５は、活性層３１において、活性層３１とゲート配線３４が重なっている部分を間に挟んで２分される領域のうち、ゲート配線３５と重なっていない領域と接している。
【００７３】
このように図７に示す設計で配線７０〜７５を作製することで、図７に示したＮＯＲ回路を作製することができる。
【００７４】
なお本実施の形態では、図１（Ａ）及び図２（Ａ）に示した基本セルから、ＮＯＲ回路を作成する例について説明したが、本発明はこの構成に限定されない。基本セルは図１（Ａ）及び図２（Ａ）に示した構成に限定されず、基本セルの構成は設計者が適宜設計することができる。さらに、基本セルをもとに形成される回路または論理素子はＮＯＲ回路に限定されず、他の回路または論理素子も作製することが可能である。このとき、基本セルが有する全てのＴＦＴを用いて回路または論理素子を設計する必要はなく、基本セルが有するＴＦＴの一部のみを用いて回路または論理素子を形成しても良い。例えば、本実施例ではｐチャネル型ＴＦＴ１１と、ｎチャネル型ＴＦＴ１４とを使用していない。さらに、図１（Ａ）及び図２（Ａ）に示した構成の基本セルと、他の構成を有する種々の基本セルとを基板上に予め形成しておき、種々の構成の基本セルを用いて論理素子または回路を形成するようにしてもよい。
【００７５】
本実施例は、実施例１と組み合わせて実施することが可能である。
【００７６】
（実施例３）
本実施例では、本発明の設計方法を用いて作製された半導体表示装置の構成について、発光装置を例に挙げて説明する。
【００７７】
図８に本実施例の発光装置のブロック図を示す。図８に示す発光装置は、基板１００上に、複数の画素１０２が備えられた画素部１０１と、信号線駆動回路１０３と、走査線駆動回路１０４と、コントローラ１０５とを有している。
【００７８】
なお本実施例では画素１０２を１つのみ示したが、実際には画素１０２が複数設けられている。画素１０２はＯＬＥＤ１０６と、信号線１０７と、走査線１０８と、電源線１０９と、ＴＦＴ１１０、１１１とを有している。
【００７９】
コントローラ１０５は、走査線駆動回路１０４及び信号線駆動回路１０３の動作のタイミングを決める信号を、各駆動回路に入力している。
【００８０】
例えば走査線駆動回路１０４には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。走査線駆動回路１０４では、入力されたＣＬＫやＳＰから、画素の選択のタイミングを決める選択信号を生成する。そして走査線駆動回路１０４から走査線１０８に入力される選択信号によって、画素１０２が選択される。
【００８１】
また信号線駆動回路１０３には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）、ビデオ信号が入力されている。信号線駆動回路１０３では、入力されたＣＬＫ、ＳＰから、ビデオ信号のサンプリングのタイミングを決めるサンプリング信号を生成する。信号線駆動回路１０３は、信号線駆動回路１０３において生成されるサンプリング信号に同期して、ビデオ信号をサンプリングして信号線１０７に入力する。そして選択された画素１０２にビデオ信号が入力される。
【００８２】
図９を用いて、本実施例の信号線駆動回路１０３及び走査線駆動回路１０４のより詳しい構成を示す。なお、図９では、ビデオ信号がデジタルの場合について説明する。図９（Ａ）は信号線駆動回路１０３であり、シフトレジスタ１２０、ラッチ（Ａ）１２１、ラッチ（Ｂ）１２２を有している。
【００８３】
信号線駆動回路１０３において、シフトレジスタ１２０にクロック信号（ＣＬＫ）及びスタートパルス（ＳＰ）が入力される。シフトレジスタ１２０は、これらのクロック信号（ＣＬＫ）及びスタートパルス（ＳＰ）に基づきサンプリング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へサンプリング信号を順次入力する。
【００８４】
シフトレジスタ１２０からのサンプリング信号は、バッファ等によって緩衝増幅される。サンプリング信号が入力される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるサンプリング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。なおバッファは必ずしも設ける必要はない。
【００８５】
バッファによって緩衝増幅されたサンプリング信号は、ラッチ（Ａ）１２１に入力される。ラッチ（Ａ）１２１は、ｎビットデジタルビデオ信号を処理する複数のステージのラッチを有している。ラッチ（Ａ）１２１は、前記サンプリング信号が入力されると、信号線駆動回路１０３の外部から入力されるｎビットのデジタルビデオ信号を順次取り込み、保持する。
【００８６】
なお、ラッチ（Ａ）１２１にデジタルビデオ信号を取り込む際に、ラッチ（Ａ）１２１が有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）１２１が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【００８７】
ラッチ（Ａ）１２１の全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【００８８】
１ライン期間が終了すると、ラッチ（Ｂ）１２２にラッチシグナル（Latch Signal）が入力される。この瞬間、ラッチ（Ａ）１２１に書き込まれ保持されているデジタルビデオ信号は、ラッチ（Ｂ）１２２に一斉に送出され、ラッチ（Ｂ）１２２の全ステージのラッチに書き込まれ、保持される。
【００８９】
デジタルビデオ信号をラッチ（Ｂ）１２２に送出し終えたラッチ（Ａ）１２１には、シフトレジスタ１２０からのサンプリング信号に基づき、デジタルビデオ信号の書き込みが順次行われる。
【００９０】
この２順目の１ライン期間中には、ラッチ（Ｂ）１２２に書き込まれ、保持されているデジタルビデオ信号が信号線に入力される。
【００９１】
なお、シフトレジスタの代わりにデコーダ回路等の別の回路を用いて、ラッチ回路に順にデジタルビデオ信号を書きこむようにしても良い。
【００９２】
図９（Ｂ）は走査線駆動回路の構成を示すブロック図である。
【００９３】
走査線駆動回路１０４は、それぞれシフトレジスタ１２３、バッファ１２４を有している。また場合によってはレベルシフトを有していても良い。
【００９４】
走査線駆動回路１０４において、シフトレジスタ１２３からの選択信号がバッファ１２４に入力され、対応する走査線に入力される。走査線には、１ライン分の画素のＴＦＴのゲートが接続されている。そして、１ライン分の画素のスイッチング用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【００９５】
なお、シフトレジスタの代わりにデコーダ回路等の別の回路を用いて、ゲート信号を選択し、選択信号を供給するようにしても良い。
【００９６】
次にコントローラ１０５の詳しい構成について説明する。図１０に本実施例のコントローラの構成を示す。コントローラ１０５は、インターフェース（I/F）１５０と、パネルリンクレシーバー（Panel Link Receiver）１５１と、位相ロックドループ（PLL：Phase Locked Loop）１５２と、信号変換部（FPGA：Field Programmable Logic Device）１５３と、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）１５４、１５５と、ＲＯＭ（Read Only Memory）１５７と、電圧調整回路１５８と、電源１５９とを有している。なお本実施例ではＳＤＲＡＭを用いているが、ＳＤＲＡＭの代わりに、高速のデータの書き込みや読み出しが可能であるならば、ＤＲＡＭ（Dynamic Random Access Memory）や、ＳＲＡＭ（Static Random Access Memory）も用いることが可能である。
【００９７】
インターフェース１５０を介して半導体表示装置に入力されたデジタルビデオ信号は、パネルリンクレシーバー１５１においてパラレル−シリアル変換されてＲ、Ｇ、Ｂの各色に対応するデジタルビデオ信号として信号変換部１５３に入力される。
【００９８】
またインターフェース１５０を介して半導体表示装置に入力された各種信号をもとに、パネルリンクレシーバー１５１においてＨｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（AC Cont）が生成され、信号変換部１５３に入力される
【００９９】
位相ロックドループ１５２では、半導体表示装置に入力される各種信号の周波数と、信号変換部１５３の動作周波数の位相とを合わせる機能を有している。信号変換部１５３の動作周波数は半導体表示装置に入力される各種信号の周波数と必ずしも同じではないが、互いに同期するように信号変換部１５３の動作周波数を位相ロックドループ１５２において調整する。
【０１００】
ＲＯＭ１５７は、信号変換部１５３の動作を制御するプログラムが記憶されており、信号変換部１５３はこのプログラムに従って動作する。
【０１０１】
信号変換部１５３に入力されたデジタルビデオ信号は、一旦ＳＤＲＡＭ１５４、１５５に書き込まれ、保持される。信号変換部１５３では、ＳＤＲＡＭ１５４に保持されている全ビットのデジタルビデオ信号のうち、全画素に対応するデジタルビデオ信号を１ビット分づつ読み出し、信号線駆動回路に入力する。
【０１０２】
また信号変換部１５３では、各ビットに対応する、ＯＬＥＤの発光期間の長さに関する情報を走査線駆動回路に入力する。
【０１０３】
また電圧調整回路１５８は各画素のＯＬＥＤの陽極と陰極の間の電圧を、信号変換部１５３から入力される信号に同期して調整する。電源１５９は一定の高さの電圧を、電圧調整回路１５８、信号線駆動回路１０３、走査線駆動回路１０４及び画素部１０１に供給している。
【０１０４】
コントローラが有する種々の回路のうち、ＴＦＴを用いて作製することができる回路ならば、本発明の設計方法を用いて作製することが可能である。
【０１０５】
本発明において用いられる駆動回路及びコントローラは、本実施例で示した構成に限定されない。本実施例は、実施例１または実施例２と自由に組み合わせて実施することが可能である。
【０１０６】
（実施例４）
本実施例では、図２（Ａ）に示した基本セルを用いてＤフリップフロップを作製する際に、基本セルの端子及びノードを活性層と基板との間に形成された配線を用いて適宜接続し、Ｄフリップフロップを形成する例について説明する。
【０１０７】
図１１（Ａ）に基本セルを形成する前に基板上に形成された配線８２〜８９のレイアウトを示す。図２１（Ａ）に、図１１（Ａ）の破線Ｃ−Ｃ’における断面図を示す。配線８２〜８９を形成したあと、絶縁膜である下地膜９５を形成する。なお、配線８２〜８９によって下地膜の表面に形成される凹凸を取り除いて平坦化させるために、ＣＭＰ（Chemical Mechanical Polishing:化学的機械研磨）を用いても良い。
【０１０８】
下地膜を形成したあと、下地膜の一部をエッチングにより除去し、配線８２〜８９のいずれかにおいて、その一部を露出させる。
【０１０９】
なお本実施例の設計方法では、配線８２〜８９のレイアウト及び、下地膜のエッチングにより露出される配線８２〜８９の位置によって形成される論理素子または回路が決定する。よって、コントローラの設計が決定してから、配線８２〜８９のレイアウト及び、下地膜のエッチングにより露出される配線８２〜８９の位置を決める。
【０１１０】
そして活性層３０、３１が形成される。活性層３０、３１は、配線８２〜８９のエッチングにより露出されている部分と接する。そして、活性層３０、３１に接するゲート絶縁膜９０を形成し、ゲート絶縁膜及び下地膜の一部をエッチングすることで、配線８２〜８９のいずれかにおいて、その一部を露出させる。次にゲート絶縁膜に接するゲート配線３２〜３５を形成する。ゲート配線３２〜３５のいずれかは、配線８２〜８９のエッチングにより露出されている部分と接する。
【０１１１】
図２１（Ｂ）に、図１１（Ｂ）の破線Ｃ−Ｃ’における断面図を示す。
【０１１２】
具体的に配線８２はゲート配線３２と接している。また、配線８３はゲート配線３３と接している。
【０１１３】
配線８４は、活性層３０のうち、活性層３０とゲート配線３４とが重なっている部分９４と、活性層３０とゲート配線３５と重なっている部分９３とに挟まれている領域９１と、接している。また配線８６は、活性層３１のうち、活性層３１とゲート配線３４とが重なっている部分と、活性層３１とゲート配線３５と重なっている部分とに挟まれている領域と、接している。
【０１１４】
配線８９は、活性層３０において、活性層３０とゲート配線３２が重なっている部分を間に挟んで２分される領域のうち、他のゲート配線と重なっていない領域と接している。さらに配線８９は、活性層３１において、活性層３１とゲート配線３３が重なっている部分を間に挟んで２分される領域のうち、他のゲート配線と重なっていない領域と接している。
【０１１５】
配線８７は、活性層３０において、活性層３０とゲート配線３５が重なっている部分９３を間に挟んで２分される領域のうち、他のゲート配線と重なっていない領域９０と接している。さらに配線８７は、活性層３１において、活性層３１とゲート配線３５が重なっている部分を間に挟んで２分される領域のうち、他のゲート配線と重なっていない領域と接している。さらに配線８７は、ゲート配線３４と接している。
【０１１６】
配線８８は、ゲート配線３５と接している。また配線８８は、活性層３０のうち、活性層３０とゲート配線３２とが重なっている部分と、活性層３０とゲート配線３４と重なっている部分９４とに挟まれている領域９２と、接している。また配線８８は、活性層３１のうち、活性層３１とゲート配線３３とが重なっている部分と、活性層３１とゲート配線３４と重なっている部分とに挟まれている領域と、接している。
【０１１７】
また配線８５は、活性層３１において、活性層３１とゲート配線３３が重なっている部分を間に挟んで２分される領域のうち、他のゲート配線と重なっていない領域と接している。
【０１１８】
このように図２（Ｂ）に示す設計で配線８２〜８９を作製することで、図２（Ｂ）に示したＤフリップフロップ回路を作製することができる。
【０１１９】
次に、上述した設計方法を用いた、本発明の半導体表示装置の受注システムについて、図１２に示したフローチャートに従って説明する。
【０１２０】
まず本実施例では、顧客からの注文によりコントローラの仕様が決定すると、コントローラの設計に合わせて配線を形成する。上記配線は、各基板のコントローラの設計に合わせて形成された異なるマスク（Ａ−１、Ａ−２、Ａ−３、Ａ−４、Ａ−５）に従って作製される。そして、該配線に接する下地膜を形成し、次にコントローラの設計に合わせて下地膜をエッチングし、該配線の一部を露出させる。
【０１２１】
次に、全ての基板において共通のマスクＢを用いた工程Ｂを行う。全基板共通工程Ｂには、ＴＦＴを覆う層間絶縁膜を形成する工程まで全て含まれる。代表的には、活性層の形成、活性層の結晶化、ゲート絶縁膜の形成、活性層への不純物の添加、ゲートの形成、層間絶縁膜の形成等が含まれる。また、例えば液晶表示装置ならば層間絶縁膜の形成、画素電極の形成、対向基板との貼り合わせ及び液晶注入の工程等が含まれる。ＯＬＥＤを用いた発光装置ならば、層間絶縁膜の形成、画素電極の形成、有機発光層の形成、陰極の形成、保護膜の形成、基板の封止の工程等が含まれる。
【０１２２】
全基板共通の工程Ｂが終了すると、半導体表示装置が製品として完成し、顧客へ納入される。
【０１２３】
上記構成により、コントローラの仕様を変更するときに、予め用意されているＴＦＴまたは論理素子を接続する配線の設計のみ変更すれば良いので、配線のパターニング用のマスクと、配線のコンタクトホール用のマスクの少なくとも２枚変更すれば良い。よって、コントローラの設計変更に伴うコストを抑えることができ、なおかつ様々な仕様のコントローラを作製することができる。
【０１２４】
本発明において用いられる駆動回路は、本実施例で示した構成に限定されない。本実施例は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０１２５】
（実施例５）
本実施例においては、同一基板上に、画素部及びコントローラのＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【０１２６】
まず、図１３（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０１２７】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１２８】
レーザー結晶化法で結晶質半導体膜を作製する場合は、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し、半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０[％]として行う。
【０１２９】
なおレーザーは、連続発振またはパルス発振の気体レーザもしくは固体レーザを用いることができる。気体レーザーとして、エキシマレーザ、Ａｒレーザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザなどが挙げられる。固体レーザーとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザー等も使用可能である。当該レーザーの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザー光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
【０１３０】
またさらに、固体レーザーから発せられらた赤外レーザー光を非線形光学素子でグリーンレーザー光に変換後、さらに別の非線形光学素子によって得られる紫外レーザー光を用いることもできる。
【０１３１】
非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用するのが望ましい。具体的には、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
【０１３２】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１３３】
そして、ゲート絶縁膜５００７上にゲートを形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜５００９をＷで１００〜３００ｎｍの厚さに形成する。
【０１３４】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲートに使用することができるが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲートとするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【０１３５】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲートとして使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９または９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０１３６】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、、ＡｇＰｄＣｕ合金を用いてもよい。
【０１３７】
また、２層構造に限定されず、例えば、タングステン膜、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、タングステンに代えて窒化タングステンを用いてもよいし、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、窒化チタン膜に代えてチタン膜を用いてもよい。
【０１３８】
なお、導電膜の材料によって、適宜最適なエッチングの方法や、エッチャントの種類を選択することが重要である。
【０１３９】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０１４０】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。（図１３（Ａ））
【０１４１】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。（図１３（Ｂ））ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加する。
【０１４２】
次に、図１３（Ｃ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６ＭＨｚ)電力を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０ＷのＲＦ(１３．５６ＭＨｚ)電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
【０１４３】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１４４】
そして、図１４（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13ａｔｏｍｓ／ｃｍ2のドーズ量で行い、図１３（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第２の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第２の導電層５０２６ａ〜５０３０ａと重なる第３の不純物領域５０３２〜５０４１と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０４２〜５０５１とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19ａｔｏｍｓ／ｃｍ3の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3の濃度となるようにする。
【０１４５】
そして、図１４（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５００４〜５００６に第1の導電型とは逆の導電型の第４の不純物領域５０５２〜５０７４を形成する。第２の導電層５０２７ｂ〜５０３０ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００３及び配線部５０３１はレジストマスク５２００で全面を被覆しておく。不純物領域５０５２〜５０７４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3となるようにする。
【０１４６】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第２の導電層５０２６〜５０３０がゲートとして機能する。また、５０３１は島状の信号線として機能する。
【０１４７】
こうして導電型の制御を目的として図１４（Ｃ）に示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、５０２６〜５０３１に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１４８】
レーザーアニール法を用いる場合、結晶化の際に用いたレーザーを使用することが可能である。活性化の場合は、移動速度は結晶化と同じにし、０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０ＭＷ／ｃｍ2）のエネルギー密度が必要となる。
【０１４９】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１５０】
次いで、図１５（Ａ）に示すように、第１の層間絶縁膜５０７５を酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成し、その上に有機絶縁物材料から成る第２の層間絶縁膜５０７６を形成する。第２の層間絶縁膜５０７６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０７６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（さらに好ましくは２〜４μm）とすれば良い。
【０１５１】
本実施例では、コントローラの仕様が決定していなくとも上述の工程まで終了させておくことができる。上記工程は全基板において共通のマスクを用いて行う。そしてコントローラの仕様が決定した後、コントローラの仕様に合わせて、コントローラのＴＦＴが有する不純物領域（ソース、ドレイン）、ゲートに接する配線のレイアウトと、コンタクトホールの位置を基板毎に決定する。
【０１５２】
そして、第１の層間絶縁膜５０７５、第２の層間絶縁膜５０７６、及びゲート絶縁膜５００７に対してコンタクトホールを形成し、コントローラの配線５０７７〜５０７９と、その他のＴＦＴ及び配線に接続されている配線５０８０〜５０８３とを同時に形成する。
【０１５３】
コンタクトホールの形成は、ドライエッチングまたはウェットエッチングを用い、ｎ型の不純物領域５０１７、５０１８またはｐ型の不純物領域５０５２〜５０７４に達するコンタクトホール、配線５０３１に達するコンタクトホール、電源線に達するコンタクトホール（図示せず）、及びゲートに達するコンタクトホール（図示せず）をそれぞれ形成する。
【０１５４】
また、配線５０７７〜５０８３として、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１５５】
配線の形成が終了した後の工程は、全基板において共通のマスクを用いて行う。
【０１５６】
接続配線５０８２に接する画素電極５０８４をパターニング形成する。本実施例では、画素電極５０８４としてＩＴＯ膜を１１０ｎｍの厚さに形成し、パターニングを行った。画素電極５０８４を接続配線５０８２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０８４がＯＬＥＤの陽極となる。（図１５（Ａ））
【０１５７】
次に、図１５（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００ｎｍの厚さに形成し、画素電極５０８４に対応する位置に開口部を形成して第３の層間絶縁膜５０８５を形成する。開口部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機発光層の劣化が顕著な問題となってしまう。
【０１５８】
次に、有機発光層５０８６及び陰極（ＭｇＡｇ電極）５０８７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機発光層５０８６の膜厚は８０〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極５０８７の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。
【０１５９】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機発光層および陰極を形成する。但し、有機発光層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機発光層を形成するのが好ましい。
【０１６０】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機発光層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機発光層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機発光層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０１６１】
ここではＲＧＢに対応した３種類のＯＬＥＤを形成する方式を用いたが、白色発光のＯＬＥＤとカラーフィルタを組み合わせた方式、青色または青緑発光のＯＬＥＤと蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＯＬＥＤを重ねる方式などを用いても良い。
【０１６２】
なお、有機発光層５０８６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層及び電子注入層でなる４層構造を有機発光層とすれば良い。また、本実施例ではＯＬＥＤの陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であっても良い。
【０１６３】
次に陰極５０８７を形成する。なお本実施例では陰極５０８７としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極５０８７として他の公知の材料を用いても良い。
【０１６４】
なお図示しないが、陰極を薄膜化することによって、光を上方に取り出すことも可能である。
【０１６５】
次いで、有機発光層及び陰極を覆って保護電極５０８８を形成する。この保護電極５０８８としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５０８８は有機発光層及び陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、有機発光層及び陰極を形成した後で大気解放しないで連続的に形成することが好ましい。
【０１６６】
最後に、窒化珪素膜でなるパッシベーション膜５０８９を３００ｎｍの厚さに形成する。実際には保護電極５０８８が有機発光層を水分等から保護する役割を果たすが、さらにパッシベーション膜５０８９を形成しておくことで、ＯＬＥＤの信頼性をさらに高めることが出来る。
【０１６７】
こうして図１５（Ｂ）に示すような構造のアクティブマトリクス型発光装置が完成する。なお、本実施例におけるアクティブマトリクス型発光装置の作成工程においては、回路の構成及び工程の関係上、ゲートを形成している材料であるＴａ、Ｗによって信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによって走査線を形成しているが、異なる材料を用いても良い。
【０１６８】
ところで、本実施例のアクティブマトリクス基板は、画素部やコントローラだけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、信号線駆動回路の駆動周波数を１０ＭＨｚ以上にすることが可能である。
【０１６９】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１７０】
本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ＧＯＬＤ領域、ＬＤＤ領域及びチャネル形成領域を含み、ＧＯＬＤ領域はゲート絶縁膜を介してゲートと重なっている。
【０１７１】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１７２】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流値を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、ＬＤＤ領域の一部がゲート絶縁膜を介してゲートと重なる構成を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１７３】
なお、実際には図１５（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＯＬＥＤの信頼性が向上する。
【０１７４】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【０１７５】
本実施例は、実施例１〜４と自由に組み合わせて実施することが可能である。
【０１７６】
（実施例６）
ＯＬＥＤに用いられる有機発光材料は低分子系と高分子系に大別される。本発明の発光装置は、低分子系の有機発光材料でも高分子系の有機発光材料でも用いることができる。
【０１７７】
低分子系の有機発光材料は、蒸着法により成膜される。したがって積層構造をとりやすく、ホール輸送層、電子輸送層などの機能が異なる膜を積層することで高効率化しやすい。もっとホール輸送層、電子輸送層等が必ずしも明確に存在せず、例えば特願２００１−０２０８１７号等に記載されているように、混合状態になった層が単数乃至複数層存在し、ＯＬＥＤの高寿命化、高発光効率化が図られていても良い。
【０１７８】
低分子系の有機発光材料としては、キノリノールを配位子としたアルミニウム錯体Ａｌｑ3、トリフェニルアミン誘導体（ＴＰＤ）等が挙げられる。
【０１７９】
一方、高分子系の有機発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。
【０１８０】
高分子系の有機発光材料を用いた発光素子の構造は、低分子系の有機発光材料を用いたときと基本的には同じであり、陰極／有機発光層／陽極となる。しかし、高分子系の有機発光材料を用いた有機発光層を形成する際には、低分子系の有機発光材料を用いたときのような積層構造を形成させることは難しく、知られている中では２層の積層構造が有名である。具体的には、陰極／発光層／正孔輸送層／陽極という構造である。なお、高分子系の有機発光材料を用いた発光素子の場合には、陰極材料としてＣａを用いることも可能である。
【０１８１】
なお、素子の発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の有機発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。
【０１８２】
ポリパラフェニレンビニレン系には、ポリ（パラフェニレンビニレン） [ＰＰＶ] の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン） [ＲＯ−ＰＰＶ]、ポリ（２−（２'−エチル−ヘキソキシ）−５−メトキシ−１，４−フェニレンビニレン）[ＭＥＨ−ＰＰＶ]、ポリ（２−（ジアルコキシフェニル）−１,４−フェニレンビニレン）[ＲＯＰｈ−ＰＰＶ]等が挙げられる。
【０１８３】
ポリパラフェニレン系には、ポリパラフェニレン［ＰＰＰ］の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレン）[ＲＯ−ＰＰＰ]、ポリ（２，５−ジヘキソキシ−１，４−フェニレン）等が挙げられる。
【０１８４】
ポリチオフェン系には、ポリチオフェン［ＰＴ］の誘導体、ポリ（３−アルキルチオフェン）［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨＴ］、ポリ（３−シクロヘキシルチオフェン）［ＰＣＨＴ］、ポリ（３−シクロヘキシル−４−メチルチオフェン）［ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシルチオフェン）［ＰＤＣＨＴ］、ポリ［３−（４−オクチルフェニル）−チオフェン］［ＰＯＰＴ］、ポリ［３−（４−オクチルフェニル）−２，２ビチオフェン］［ＰＴＯＰＴ］等が挙げられる。
【０１８５】
ポリフルオレン系には、ポリフルオレン［ＰＦ］の誘導体、ポリ（９，９−ジアルキルフルオレン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレン）［ＰＤＯＦ］等が挙げられる。
【０１８６】
なお、正孔輸送性の高分子系の有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。
【０１８７】
正孔輸送性の高分子系の有機発光材料としては、ＰＥＤＯＴとアクセプター材料としてのショウノウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡＮＩ］とアクセプター材料としてのポリスチレンスルホン酸［ＰＳＳ］の混合物等が挙げられる。
【０１８８】
また、上述した低分子系または高分子系の有機発光材料の他に、分子数が２０以下、又は連鎖する分子の長さが１０μm以下で、なおかつ昇華性を有さない、所謂中分子系の有機発光材料も用いることが可能である。
【０１８９】
なお、本実施例の構成は、実施例１〜実施例５のいずれの構成とも自由に組み合わせて実施することが可能である。
【０１９０】
（実施例７）
本実施例では、本発明のコントローラに用いられるＴＦＴの構成について説明する。図１６に本実施例のｎチャネル型ＴＦＴ７５１とｐチャネル型ＴＦＴ７５２の断面図を示す。
【０１９１】
ｎチャネル型ＴＦＴ７５１は、半導体膜７６０と、第１の電極７６２と、第１の絶縁膜７７０と、第２の絶縁膜７５１と、第２の電極７６１とを有している。そして、半導体膜７６０は、第１濃度の一導電型不純物領域７６３と、第２濃度の一導電型不純物領域７６５と、チャネル形成領域７６４を有している。
【０１９２】
なお本実施例では、第１の絶縁膜７７０は２つの絶縁膜７７０ａ、７７０ｂを積層した構造を有しているが、第１の絶縁膜７７０は単層の絶縁膜であっても良いし、３層以上の絶縁膜を積層した構造を有していても良い。
【０１９３】
第１の電極７６２とチャネル形成領域７６４は、それぞれ第１の絶縁膜７７０を間に挟んで重なっている。また、第２の電極７６１と、チャネル形成領域７６４とは、それぞれ第２の絶縁膜７５１を間に挟んで重なっている。
【０１９４】
ｐチャネル型ＴＦＴ７５２は、半導体膜７８０と、第１の電極７８２と、第１の絶縁膜７７０と、第２の絶縁膜７５１と、第２の電極７８１とを有している。そして、半導体膜７８０は、第３濃度の一導電型不純物領域７８３と、チャネル形成領域７８４を有している。
【０１９５】
第１の電極７８２とチャネル形成領域７８４とは、それぞれ第１の絶縁膜７７０を間に挟んで重なっている。第２の電極７８１とチャネル形成領域７８４とは、それぞれ第２の絶縁膜７５１を間に挟んで重なっている。
【０１９６】
そして本実施例では、図示してはいないが第１の電極７６２と、第２の電極７６１とは電気的に接続されている。また、第１の電極７８２と第２の電極７８１とは電気的に接続されている。なお、本発明はこの構成に限定されず、第１の電極７６２と、第２の電極７６１とが電気的に切り離されており、第１の電極７６２に一定の電圧が印加されていても良い。また第１の電極７８２と第２の電極７８１とが電気的に切り離され、第１の電極７８２に一定に電圧が印加されていても良い。
【０１９７】
第１の電極に一定の電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。また、第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０１９８】
ｎチャネル型ＴＦＴ７５１、ｐチャネル型ＴＦＴ７５２は、共に第１層間絶縁膜７７１及び第２層間絶縁膜７７２に覆われている。本発明では、これらｎチャネル型ＴＦＴ７５１、ｐチャネル型ＴＦＴ７５２、ＴＦＴを覆う第１層間絶縁膜７７１及び第２層間絶縁膜７７２を、コントローラの仕様が決定する前に作製することができる。
【０１９９】
コントローラの仕様が決定すると、該コントローラの仕様に従って第１層間絶縁膜７７１、第２層間絶縁膜７７２及び第２の絶縁膜にコンタクトホールを形成し、配線７４１〜７４５を形成する。配線７４１〜７４５はＴＦＴの半導体膜に設けられた不純物領域またはゲートに接続される。配線の本数及びレイアウトはコントローラの仕様によって異なる。本実施例では、配線７４１は第１濃度の一導電型不純物領域７６３に、配線７４２はもう一方の第１濃度の一導電型不純物領域７６３に接触している。また配線７４３は第３濃度の一導電型不純物領域７８３に、配線７４５はもう一方の第３濃度の一導電型不純物領域７８３に接触している。配線７４４はゲート７８１に接触している。
【０２００】
なお、本実施例は実施例１〜実施例６のいずれか一と組み合わせて実施することが可能である。
【０２０１】
（実施例８）
本実施例では、本発明のコントローラに用いられるＴＦＴの構成について説明する。図１７（Ａ）に本実施例のｎチャネル型ＴＦＴ９３１とｐチャネル型ＴＦＴ９３２の上面図を示す。また図１７（Ｂ）は、図１７（Ａ）の破線Ａ−Ａ’における断面図であり、図１７（Ｃ）は、図１７（Ａ）の破線Ｂ−Ｂ’における断面図である。
【０２０２】
図１７において、ｎチャネル型ＴＦＴ９３１は、下地となる絶縁膜（以下、下地膜という）９２２上に、ゲート９０１と、ゲート９０１に接するゲート絶縁膜９２０と、ゲート絶縁膜９２０に接する活性層とを有している。そして活性層はチャネル形成領域９０６と、チャネル形成領域９０６を挟んでいる不純物領域９０２、９０３と、チャネル形成領域９０６と不純物領域９０２、９０３との間に形成されているＬＤＤ領域９０４、９０５とを含んでいる。９０７はチャネル形成領域９０６を保護するための保護膜である。
【０２０３】
ｐチャネル型ＴＦＴ９３２は、下地膜９２２上に、ゲート９１１と、ゲート９１１に接するゲート絶縁膜９２０と、ゲート絶縁膜９２０に接する活性層とを有している。そして活性層はチャネル形成領域９１６と、チャネル形成領域９１６を挟んでいる不純物領域９１２、９１３とを含んでいる。９１７はチャネル形成領域９１６を保護するための保護膜である。
【０２０４】
ｎチャネル型ＴＦＴ９３１、ｐチャネル型ＴＦＴ９３２は、共に第１層間絶縁膜９２１に覆われている。本発明では、これらｎチャネル型ＴＦＴ９３１、ｐチャネル型ＴＦＴ９３２、ＴＦＴを覆う第１層間絶縁膜９２１を、コントローラの仕様が決定する前に作製することができる。
【０２０５】
コントローラの仕様が決定すると、該コントローラの仕様に従って第１層間絶縁膜９２１及びゲート絶縁膜９２０にコンタクトホールを形成し、配線９０８、９０９、９１０、９１９を形成する。配線９０８、９０９、９１０、９１９はＴＦＴの半導体膜に設けられた不純物領域またはゲートに接続される。配線の本数及びレイアウトはコントローラの仕様によって異なる。本実施例では、配線９０８は不純物領域９０２に、配線９０９は不純物領域９０３、９１２に接触している。また配線９１９は不純物領域９１３に、配線９１０はゲート９０１に電気的に接続されている。
【０２０６】
なお、ゲート絶縁膜９２０又は第１層間絶縁膜９２１は基板上の全ＴＦＴに共通であっても良いし、回路又は素子に応じて異ならせても良い。
【０２０７】
なお本実施例の構成は、実施例１〜６と自由に組み合わせて実施することが可能である。
【０２０８】
（実施例９）
本実施例では、陰極を画素電極として用いた画素の構成について説明する。
【０２０９】
本実施例の画素の断面図を図１８に示す。図１８において、基板３５０１上に設けられたｎチャネル型ＴＦＴ３５０２は公知の方法を用いて作製される。本実施例ではダブルゲート構造としている。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲートを持つマルチゲート構造でも構わない。また本実施例では説明を簡便にするために、画素が有するｎチャネル型ＴＦＴと、画素電極に供給する電流を制御しているｐチャネル型ＴＦＴのみ図示したが、他のＴＦＴＦも図１８に示した構成を参照して作製することが可能である。
【０２１０】
また、ｐチャネル型ＴＦＴ３５０３はｎチャネル型ＴＦＴであり、公知の方法を用いて作製される。また、５３８で示される配線は、ｎチャネル型ＴＦＴ３５０２のゲート５３９aと５３９bを電気的に接続する走査線である。
【０２１１】
本実施例ではｐチャネル型ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２１２】
ｎチャネル型ＴＦＴ３５０２及びｐチャネル型ＴＦＴ３５０３の上には第１層間絶縁膜５４１が設けられ、その上に樹脂絶縁膜でなる第２層間絶縁膜５４２が形成される。第２層間絶縁膜５４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される有機発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、有機発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２１３】
また、５４３は反射性の高い導電膜でなる画素電極（発光素子の陰極）であり、ｐチャネル型ＴＦＴ３５０３のドレイン領域に電気的に接続される。画素電極５４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２１４】
また、絶縁膜（好ましくは樹脂）で形成されたバンク５４４a、５４４bにより形成された溝（画素に相当する）の中に発光層５４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機有機発光材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２１５】
なお、ＰＰＶ系有機発光材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２１６】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２１７】
但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて有機発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２１８】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機発光材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いることができる。
【０２１９】
本実施例では発光層５４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層５４６を設けた積層構造の有機発光層としている。そして、正孔注入層５４６の上には透明導電膜でなる陽極５４７が設けられる。本実施例の場合、発光層５４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２２０】
陽極５４７まで形成された時点で発光素子３５０５が完成する。なお、ここでいう発光素子３５０５は、画素電極（陰極）５４３、発光層５４５、正孔注入層５４６及び陽極５４７で形成されている。画素電極５４３は画素の面積にほぼ一致するため、画素全体が発光素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２２１】
ところで、本実施例では、陽極５４７の上にさらに第２パッシベーション膜５４８を設けている。第２パッシベーション膜５４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部と発光素子とを遮断することであり、有機発光材料の酸化による劣化を防ぐ意味と、有機発光材料からの脱ガスを抑える意味との両方を併せ持つ。これにより発光装置の信頼性が高められる。
【０２２２】
以上のように本発明の発光装置は図１８のような構造の画素からなる画素部を有し、オフ電流値の十分に低いＴＦＴ３５０２と、ホットキャリア注入に強いＴＦＴ３５０３とを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な発光装置が得られる。
【０２２３】
なお、本実施例の構成は、実施例１〜６と自由に組み合わせて実施することが可能である。
【０２２４】
（実施例１０）
本実施例では、本発明を用いて発光装置を作製した例について、図１９を用いて説明する。図１９（Ａ）は発光装置の上面図であり、図１９（Ｂ）は、図１９（Ａ）のＡ−Ａ’における断面図、図１９（Ｃ）は図１９（Ａ）のＢ−Ｂ’における断面図である。
【０２２５】
基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂと、コントローラ４４０１を囲むようにして、シール材４００９が設けられている。また画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂと、コントローラ４４０１との上にシーリング材４００８が設けられている。よって画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂと、コントローラ４４０１とは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２２６】
また基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂと、コントローラ４４０１とは、複数のＴＦＴを有している。図１９（Ｂ）では代表的に、下地膜４０１０上に形成された、信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれる電流制御用ＴＦＴ（ＯＬＥＤへの電流を制御するＴＦＴ）４２０２を図示した。
【０２２７】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２２８】
駆動ＴＦＴ４２０１及び電流制御用ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上に電流制御用ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２２９】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２３０】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２３１】
有機発光層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２３２】
以上のようにして、画素電極（陽極）４２０３、有機発光層４２０４及び陰極４２０５からなるＯＬＥＤ４３０３が形成される。そしてＯＬＥＤ４３０３を覆うように、絶縁膜４３０２上に保護膜４３０３が形成されている。保護膜４３０３は、ＯＬＥＤ４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２３３】
４００５ａは電源供給線に接続された引き回し配線であり、電流制御用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０２３４】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２３５】
但し、ＯＬＥＤからの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２３６】
また、充填材４１０３としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２３７】
また充填材４１０３を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、ＯＬＥＤ４３０３の劣化を抑制できる。
【０２３８】
図１９（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２３９】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０２４０】
なお、本実施例は実施例１〜実施例９のいずれか一と組み合わせて実施することが可能である。
【０２４１】
（実施例１１）
本発明の半導体表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図２０に示す。
【０２４２】
図２０（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の半導体表示装置は表示部２００３に用いることができる。半導体表示装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２４３】
図２０（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の半導体表示装置を表示部２１０２に用いることで、本発明のデジタルスチルカメラが完成する。
【０２４４】
図２０（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の半導体表示装置を表示部２２０３に用いることで、本発明のノート型パーソナルコンピュータが完成する。
【０２４５】
図２０（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の半導体表示装置を表示部２３０２に用いることで、本発明のモバイルコンピュータが完成する。
【０２４６】
図２０（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体表示装置を表示部Ａ、Ｂ２４０３、２４０４に用いることで、本発明の画像再生装置が完成する。
【０２４７】
図２０（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の半導体表示装置を表示部２５０２に用いることで、本発明のゴーグル型ディスプレイが完成する。
【０２４８】
図２０（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の半導体表示装置を表示部２６０２に用いることで、本発明のビデオカメラが完成する。
【０２４９】
ここで図２０（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の半導体表示装置を表示部２７０３に用いることで、本発明の携帯電話が完成する。
【０２５０】
なお、将来的に有機発光材料の発光輝度が高くなれば、発光装置から出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２５１】
また本発明のコントローラを信号制御回路等に用いることで、本発明の電子機器を完成させるようにしても良い。
【０２５２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１０に示したいずれの構成の発光装置を用いても良い。
【発明の効果】
本発明はASICの様にＴＦＴを用いたコントローラを設計することで、コントローラの仕様を変更するときに、予め用意されているＴＦＴまたは論理素子を接続する配線の設計のみ変更すれば良いので、配線のパターニング用のマスクと、配線のコンタクトホール用のマスクの少なくとも２枚変更すれば良い。よって、コントローラの設計変更に伴うコストを抑えることができ、なおかつ様々な仕様のコントローラを作製することができる。
【図面の簡単な説明】
【図１】 本発明の基本セル及びＤフリップフロップの回路図。
【図２】 本発明の基本セル及びＤフリップフロップの上面図。
【図３】 本発明の受注システムの流れを示すフローチャート。
【図４】 図１の基本セルをもちいて形成されたＮＡＮＤの回路図。
【図５】 図１の基本セルをもちいて形成されたＮＡＮＤの上面図。
【図６】 図１の基本セルをもちいて形成されたＮＯＲの回路図。
【図７】 図１の基本セルをもちいて形成されたＮＯＲの上面図。
【図８】 本発明の発光装置のブロック図。
【図９】 本発明の発光装置の駆動回路ブロック図。
【図１０】 本発明の発光装置の駆動回路ブロック図。
【図１１】 図１の基本セルを用いて形成されたＤフリップフロップの上面図。
【図１２】 本発明の受注システムの流れを示すフローチャート。
【図１３】 本発明の発光装置の作製方法を示す図。
【図１４】 本発明の発光装置の作製方法を示す図。
【図１５】 本発明の発光装置の作製方法を示す図。
【図１６】 本発明のコントローラに用いられるＴＦＴの断面図。
【図１７】 本発明のコントローラに用いられるＴＦＴの上面図及び断面図。
【図１８】 本発明の発光装置の断面図。
【図１９】 本発明の発光装置の外観図及び断面図。
【図２０】 本発明の半導体表示装置を用いた電子機器の図。
【図２１】 本発明のコントローラに用いられるＴＦＴの断面図。

Claims (5)

  1. ガラス基板上に、画素部と、駆動回路と、コントローラとを有し、
    前記画素部、前記駆動回路及び前記コントローラはＴＦＴを用いて形成され、
    前記コントローラは前記画素部及び前記駆動回路の仕様に合わせて前記画素部及び前記駆動回路の動作のタイミングを決定する信号を生成する機能を有する、半導体表示装置の設計方法であって、
    前記ガラス基板上に前記ＴＦＴを複数形成し、
    前記複数のＴＦＴ上に層間絶縁膜を形成し、
    前記画素部及び前記駆動回路の仕様に合わせて前記コントローラの設計を変更するために、前記層間絶縁膜にコンタクトホールを形成するための第１のマスク及び前記コンタクトホールにおいて前記複数のＴＦＴの幾つかを接続する配線を形成するための第２のマスクを選択し、
    前記第１のマスク及び前記第２のマスクを用いて前記コンタクトホール及び前記配線を形成することで複数の論理素子を形成し、
    前記複数の論理素子を用いて前記コントローラを形成することを特徴とする半導体表示装置の設計方法。
  2. ガラス基板上に、画素部と、駆動回路と、コントローラとを有し、
    前記画素部、前記駆動回路及び前記コントローラはＴＦＴを用いて形成され、
    前記コントローラは前記画素部及び前記駆動回路の仕様に合わせて前記画素部及び前記駆動回路の動作のタイミングを決定する信号を生成する機能を有する、半導体表示装置の設計方法であって、
    前記ガラス基板上に前記ＴＦＴを複数形成し、
    前記複数のＴＦＴの幾つかを接続した基本セルを複数と、前記複数の基本セル上に層間絶縁膜とを形成し、
    前記画素部及び前記駆動回路の仕様に合わせて前記コントローラの設計を変更するために、前記層間絶縁膜にコンタクトホールを形成するための第１のマスク及び前記コンタクトホールにおいて前記複数の基本セルの幾つかを接続する配線を形成するための第２のマスクを選択し、
    前記第１のマスク及び前記第２のマスクを用いて前記コンタクトホール及び前記配線を形成することで複数の論理素子を形成し、
    前記複数の論理素子を用いて前記コントローラを形成することを特徴とする半導体表示装置の設計方法。
  3. ガラス基板上に、画素部と、駆動回路と、コントローラとを有し、
    前記画素部、前記駆動回路及び前記コントローラはＴＦＴを用いて形成され、
    前記コントローラは前記画素部及び前記駆動回路の仕様に合わせて前記画素部及び前記駆動回路の動作のタイミングを決定する信号を生成する機能を有する、半導体表示装置の設計方法であって、
    前記ガラス基板上に前記ＴＦＴを複数形成し、
    前記複数のＴＦＴの幾つかを接続した論理素子を複数と、前記複数の論理素子上に層間絶縁膜とを形成し、
    前記画素部及び前記駆動回路の仕様に合わせて前記コントローラの設計を変更するために、前記層間絶縁膜にコンタクトホールを形成するための第１のマスク及び前記コンタクトホールにおいて前記複数の論理素子の幾つかを接続する配線を形成するための第２のマスクを選択し、
    前記第１のマスク及び前記第２のマスクを用いて前記コンタクトホール及び前記配線を形成することで前記コントローラを形成することを特徴とする半導体表示装置の設計方法。
  4. ガラス基板上に、画素部と、駆動回路と、コントローラとを有し、
    前記画素部、前記駆動回路及び前記コントローラはＴＦＴを用いて形成され、
    前記コントローラは前記画素部及び前記駆動回路の仕様に合わせて前記画素部及び前記駆動回路の動作のタイミングを決定する信号を生成する機能を有する、半導体表示装置の設計方法であって、
    前記ガラス基板上に前記ＴＦＴを複数形成し、
    前記複数のＴＦＴ上に層間絶縁膜を形成し、
    前記画素部及び前記駆動回路の仕様に合わせて前記コントローラの設計を変更するために、前記層間絶縁膜にコンタクトホールを形成するための第１のマスク及び前記コンタクトホールにおいて前記複数のＴＦＴの幾つかを接続する配線を形成するための第２のマスクを選択し、
    前記層間絶縁膜を前記第１のマスクを用いてパターニングすることで、前記複数のＴＦＴのうちの幾つかのＴＦＴにおいてソース、ドレインまたはゲートのいずれかを露出し、
    前記層間絶縁膜を覆って導電膜を形成し、
    前記導電膜を前記第２のマスクを用いてパターニングし、前記幾つかのＴＦＴのソース、ドレインまたはゲートのいずれかを接続する前記配線を形成し、
    前記配線の形成により複数の論理素子が形成され、
    前記複数の論理素子を用いて前記コントローラを形成することを特徴とする半導体表示装置の設計方法。
  5. ガラス基板上に、画素部と、駆動回路と、コントローラとを有し、
    前記画素部、前記駆動回路及び前記コントローラはＴＦＴを用いて形成され、
    前記コントローラは前記画素部及び前記駆動回路の仕様に合わせて前記画素部及び前記駆動回路の動作のタイミングを決定する信号を生成する機能を有する、半導体表示装置の設計方法であって、
    前記ガラス基板上に前記ＴＦＴを複数形成し、
    前記複数のＴＦＴの幾つかを接続した基本セルを複数と、前記複数の基本セル上に層間絶縁膜とを形成し、
    前記画素部及び前記駆動回路の仕様に合わせて前記コントローラの設計を変更するために、前記層間絶縁膜にコンタクトホールを形成するための第１のマスク及び前記コンタクトホールにおいて前記複数の基本セルの幾つかを接続する配線を形成するための第２のマスクを選択し、
    前記層間絶縁膜を前記第１のマスクを用いてパターニングすることで、前記複数の基本セルが有する幾つかのＴＦＴにおいてソース、ドレインまたはゲートのいずれかを露出し、
    前記層間絶縁膜を覆って導電膜を形成し、
    前記導電膜を前記第２のマスクを用いてパターニングし、前記幾つかのＴＦＴのソース、ドレインまたはゲートのいずれかを接続する前記配線を形成し、
    前記配線の形成により複数の論理素子が形成され、
    前記複数の論理素子を用いて前記コントローラを形成することを特徴とする半導体表示装置の設計方法。
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