JP3061004B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3061004B2 JP3061004B2 JP9161438A JP16143897A JP3061004B2 JP 3061004 B2 JP3061004 B2 JP 3061004B2 JP 9161438 A JP9161438 A JP 9161438A JP 16143897 A JP16143897 A JP 16143897A JP 3061004 B2 JP3061004 B2 JP 3061004B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- pmos
- cell
- nmos
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000009792 diffusion process Methods 0.000 claims description 94
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 claims 1
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 33
- 238000000034 method Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン／絶縁膜
構造（以下、ＳＯＩと略す）を備えた半導体基板の１主
面上に形成された半導体装置に関し、特にこの半導体装
置の内部回路を構成する基本セルのレイアウト構成に関
する。
構造（以下、ＳＯＩと略す）を備えた半導体基板の１主
面上に形成された半導体装置に関し、特にこの半導体装
置の内部回路を構成する基本セルのレイアウト構成に関
する。
【０００２】
【従来の技術】一般にＬＳＩの実現方法には、機能や性
能を重視したフルカスタム方式と汎用性や短ＴＡＴを重
視したセミカスタム方式がある。セミカスタム方式は、
予めＬＳＩ構成要素の一部を用意しておき、ＬＳＩ設計
者の回路設計情報に基づいてチップ設計者が残りの設計
を行うことで所望の機能を有したＬＳＩを実現するもの
である。この手法は人手設計に要する工数を低減できる
ため、広く用いられている。代表例はゲートアレイやエ
ンベッデド・アレイやスタンダードセルである。
能を重視したフルカスタム方式と汎用性や短ＴＡＴを重
視したセミカスタム方式がある。セミカスタム方式は、
予めＬＳＩ構成要素の一部を用意しておき、ＬＳＩ設計
者の回路設計情報に基づいてチップ設計者が残りの設計
を行うことで所望の機能を有したＬＳＩを実現するもの
である。この手法は人手設計に要する工数を低減できる
ため、広く用いられている。代表例はゲートアレイやエ
ンベッデド・アレイやスタンダードセルである。
【０００３】いずれの方式とも、トランジスタまたは論
理ゲートを最小単位とした基本セルに基づいて各種回路
ブロックのＬＳＩ設計者用ライブラリとチップ設計者用
ライブラリが予め準備されている。ＬＳＩ設計者はこの
ライブラリを用いて目的のＬＳＩ回路を設計し、チップ
設計者はこの設計情報と前記チップ設計者用ライブラリ
に基づいて残りの設計を行い、所望の機能を有したＬＳ
Ｉが実現される。ゲートアレイやエンベッデド・アレイ
では、前記トランジスタまたは論理ゲートを最小単位と
した基本セルが、予めチップ上に作り込まれており、短
ＴＡＴでのＬＳＩ開発がより効率的に行われる。
理ゲートを最小単位とした基本セルに基づいて各種回路
ブロックのＬＳＩ設計者用ライブラリとチップ設計者用
ライブラリが予め準備されている。ＬＳＩ設計者はこの
ライブラリを用いて目的のＬＳＩ回路を設計し、チップ
設計者はこの設計情報と前記チップ設計者用ライブラリ
に基づいて残りの設計を行い、所望の機能を有したＬＳ
Ｉが実現される。ゲートアレイやエンベッデド・アレイ
では、前記トランジスタまたは論理ゲートを最小単位と
した基本セルが、予めチップ上に作り込まれており、短
ＴＡＴでのＬＳＩ開発がより効率的に行われる。
【０００４】これらセミカスタム方式では、予め準備さ
れたＬＳＩ構成要素のみを用いてＬＳＩ開発をおこなう
ため、汎用性や短ＴＡＴ開発には有利であるが、ややも
するとチップ面積が大きくなりやすく、基本セルの面積
縮小によりチップ面積縮小を図ることはきわめて重要で
ある。
れたＬＳＩ構成要素のみを用いてＬＳＩ開発をおこなう
ため、汎用性や短ＴＡＴ開発には有利であるが、ややも
するとチップ面積が大きくなりやすく、基本セルの面積
縮小によりチップ面積縮小を図ることはきわめて重要で
ある。
【０００５】図５（ａ）は、セミカスタム方式に用いら
れるＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳ
と略す）２個とＮチャンネルＭＯＳトランジスタ（以
下、ＮＭＯＳと略す）２個で構成される従来例の基本セ
ルのレイアウト図であり、図５（ｂ）は、この基本セル
を配列するときの基本セルの向きを示すための模式図で
ある。図６は、前記基本セルを１行４列に繰り返し配列
した図である。バルクＣＭＯＳ技術で実現される基本セ
ルでは、ＰＭＯＳとＮＭＯＳとの間に一定幅以上の素子
分離（ｐ＋／ｎ＋拡散層分離）領域が設けられており、
該領域にウエル境界が存在している。ここに示す基本セ
ル２００は、ｐ＋拡散層２０１１，２０１２，２０１３
と２本のゲートポリシリコン２０３１，２０３２から成
る２個のＰＭＯＳと、ｎ＋拡散層２０２１，２０２２，
２０２３と２本のゲートポリシリコン２０３３，２０３
４から成る２個のＮＭＯＳにより構成されており、ｐ＋
拡散層２０１１〜２０１３とｎ＋拡散層２０２１〜２０
２３との間にはウエル境界２０４がある。また該基本セ
ル２００は前述の構成に加え、ＰＭＯＳ側のゲートポリ
シリコン２０３１，２０３２と垂直方向に電源配線とな
る１ＡＬ２０５が設けられており、ＮＭＯＳ側のゲート
ポリシリコン２０３３，２０３４と垂直方向に接地配線
となる１ＡＬ２０６が設けられている。さらにウエルま
たは基板への電位供給を行うためのｎ＋拡散層２２０１
とｐ＋拡散層２１０１が設けられている。ｎ＋拡散層２
２０１はコンタクト２１１により１ＡＬ電源配線２０５
と接続され、１ＡＬ電源配線２０５はスルーホール２２
１によりｎ＋拡散層２２０１上を１ＡＬ電源配線２０５
と垂直方向に配置される２ＡＬ電源配線２０７と接続さ
れる。ｐ＋拡散層２１０１はコンタクト２１２により１
ＡＬ接地配線２０６と接続され、１ＡＬ接地配線２０６
はスルーホール２２２によりｐ＋拡散層２１０１上を１
ＡＬ接地配線２０６と垂直方向に配置される２ＡＬ電源
配線２０８と接続される。このように構成される図５，
６の基本セル２００は、縦１１グリッド（ＣＡＤ設計上
のグリッド数。以下、全て同じ。），横４グリッドの合
計４４グリッド面積となる。バルクＣＭＯＳ技術で構成
される基本セルは、ウエルによるＰＭＯＳとＮＭＯＳの
素子分離で決定されるｐ＋拡散層２０１１〜２０１３と
ｎ＋拡散層２０２１〜２０２３との間隔Ｓｂが大きいた
め、セル面積の削減を妨げる要因の１つとなっている。
れるＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳ
と略す）２個とＮチャンネルＭＯＳトランジスタ（以
下、ＮＭＯＳと略す）２個で構成される従来例の基本セ
ルのレイアウト図であり、図５（ｂ）は、この基本セル
を配列するときの基本セルの向きを示すための模式図で
ある。図６は、前記基本セルを１行４列に繰り返し配列
した図である。バルクＣＭＯＳ技術で実現される基本セ
ルでは、ＰＭＯＳとＮＭＯＳとの間に一定幅以上の素子
分離（ｐ＋／ｎ＋拡散層分離）領域が設けられており、
該領域にウエル境界が存在している。ここに示す基本セ
ル２００は、ｐ＋拡散層２０１１，２０１２，２０１３
と２本のゲートポリシリコン２０３１，２０３２から成
る２個のＰＭＯＳと、ｎ＋拡散層２０２１，２０２２，
２０２３と２本のゲートポリシリコン２０３３，２０３
４から成る２個のＮＭＯＳにより構成されており、ｐ＋
拡散層２０１１〜２０１３とｎ＋拡散層２０２１〜２０
２３との間にはウエル境界２０４がある。また該基本セ
ル２００は前述の構成に加え、ＰＭＯＳ側のゲートポリ
シリコン２０３１，２０３２と垂直方向に電源配線とな
る１ＡＬ２０５が設けられており、ＮＭＯＳ側のゲート
ポリシリコン２０３３，２０３４と垂直方向に接地配線
となる１ＡＬ２０６が設けられている。さらにウエルま
たは基板への電位供給を行うためのｎ＋拡散層２２０１
とｐ＋拡散層２１０１が設けられている。ｎ＋拡散層２
２０１はコンタクト２１１により１ＡＬ電源配線２０５
と接続され、１ＡＬ電源配線２０５はスルーホール２２
１によりｎ＋拡散層２２０１上を１ＡＬ電源配線２０５
と垂直方向に配置される２ＡＬ電源配線２０７と接続さ
れる。ｐ＋拡散層２１０１はコンタクト２１２により１
ＡＬ接地配線２０６と接続され、１ＡＬ接地配線２０６
はスルーホール２２２によりｐ＋拡散層２１０１上を１
ＡＬ接地配線２０６と垂直方向に配置される２ＡＬ電源
配線２０８と接続される。このように構成される図５，
６の基本セル２００は、縦１１グリッド（ＣＡＤ設計上
のグリッド数。以下、全て同じ。），横４グリッドの合
計４４グリッド面積となる。バルクＣＭＯＳ技術で構成
される基本セルは、ウエルによるＰＭＯＳとＮＭＯＳの
素子分離で決定されるｐ＋拡散層２０１１〜２０１３と
ｎ＋拡散層２０２１〜２０２３との間隔Ｓｂが大きいた
め、セル面積の削減を妨げる要因の１つとなっている。
【０００６】このバルクＣＭＯＳ技術の問題を解決する
手段として、シリコン／絶縁膜構造を用いたＣＭＯＳ技
術（以下、ＳＯＩ・ＣＭＯＳ技術と略す）がある。ＳＯ
Ｉ・ＣＭＯＳ技術では、ＰＭＯＳとＮＭＯＳは絶縁膜に
よって分離可能となるため、ｐ＋拡散層とｎ＋拡散層の
分離にウエルを形成する必要がない。そのためｐ＋拡散
層とｎ＋拡散層の間隔は、該拡散層同士が同電位の場合
には分離せずに直接隣接配置でき、該拡散層同士が異な
る電位の場合にはプロセス条件で規定される最小間隔に
まで近づけることができる。この最小間隔は、前記バル
クＣＭＯＳ技術のＳｂの数分の一である。
手段として、シリコン／絶縁膜構造を用いたＣＭＯＳ技
術（以下、ＳＯＩ・ＣＭＯＳ技術と略す）がある。ＳＯ
Ｉ・ＣＭＯＳ技術では、ＰＭＯＳとＮＭＯＳは絶縁膜に
よって分離可能となるため、ｐ＋拡散層とｎ＋拡散層の
分離にウエルを形成する必要がない。そのためｐ＋拡散
層とｎ＋拡散層の間隔は、該拡散層同士が同電位の場合
には分離せずに直接隣接配置でき、該拡散層同士が異な
る電位の場合にはプロセス条件で規定される最小間隔に
まで近づけることができる。この最小間隔は、前記バル
クＣＭＯＳ技術のＳｂの数分の一である。
【０００７】このようなＳＯＩ・ＣＭＯＳ技術の特徴を
生かして、図７，８に示すような基本セルが知られてい
る。図７（ａ）は、基本セル３００の拡散層とゲートの
レイアウトを示す図であり、図７（ｂ）は、この基本セ
ルを配列するときの基本セルの向きを示すための模式図
である。図８は、図７（ａ）の基本セルを４個配列し電
源配線、接地配線をを付加した図である。
生かして、図７，８に示すような基本セルが知られてい
る。図７（ａ）は、基本セル３００の拡散層とゲートの
レイアウトを示す図であり、図７（ｂ）は、この基本セ
ルを配列するときの基本セルの向きを示すための模式図
である。図８は、図７（ａ）の基本セルを４個配列し電
源配線、接地配線をを付加した図である。
【０００８】図７（ａ）に示される基本セル３００は、
２個のＰＭＯＳと２個のＮＭＯＳで構成され、ｐ＋拡散
層３０１１，３０１２，３０１３とｎ＋拡散層３０２
１，３０２２，３０２３との間隔を該拡散層同士が異な
る電位の場合のプロセス条件により決定されるＳｓ（＜
Ｓｂ）に設定できる。この結果図７（ａ）の基本セル３
００は、バルクＣＭＯＳ時に比べ縦方向が１グリッド分
小さくなり、約１０％の面積縮小が実現できる。
２個のＰＭＯＳと２個のＮＭＯＳで構成され、ｐ＋拡散
層３０１１，３０１２，３０１３とｎ＋拡散層３０２
１，３０２２，３０２３との間隔を該拡散層同士が異な
る電位の場合のプロセス条件により決定されるＳｓ（＜
Ｓｂ）に設定できる。この結果図７（ａ）の基本セル３
００は、バルクＣＭＯＳ時に比べ縦方向が１グリッド分
小さくなり、約１０％の面積縮小が実現できる。
【０００９】
【発明が解決しようとする課題】図７，８に示すＳＯＩ
・ＣＭＯＳ技術を用いた従来の基本セルのレイアウトで
は、ｐ＋拡散層とｎ＋拡散層の間には必ず素子分離領域
が存在する。そのために、両者が同電位の場合には直接
隣接配置できるというＳＯＩ・ＣＭＯＳ技術のメリット
を活かすことができない。その結果、これ以上基本セル
や基本回路セルの面積を縮小することが困難となってい
る。
・ＣＭＯＳ技術を用いた従来の基本セルのレイアウトで
は、ｐ＋拡散層とｎ＋拡散層の間には必ず素子分離領域
が存在する。そのために、両者が同電位の場合には直接
隣接配置できるというＳＯＩ・ＣＭＯＳ技術のメリット
を活かすことができない。その結果、これ以上基本セル
や基本回路セルの面積を縮小することが困難となってい
る。
【００１０】本発明の目的は、ＳＯＩ・ＣＭＯＳ技術を
用いた半導体装置の内部回路を構成する基本セルの面積
縮小を図ることである。
用いた半導体装置の内部回路を構成する基本セルの面積
縮小を図ることである。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
シリコン／絶縁膜構造を備えた半導体基板の１主面上に
形成され、この半導体装置の内部回路を構成する基本セ
ルが、２個のＰＭＯＳと２個のＮＭＯＳで構成されてお
り、前記半導体装置の１辺をＸ軸方向、この辺と直角な
辺をＹ軸方向とし、前記ＰＭＯＳ及びＮＭＯＳのゲート
の幅（Ｗ）方向が前記Ｙ軸方向であるとしたとき、前記
２個のＰＭＯＳ及び２個のＮＭＯＳが、第１のＰＭＯ
Ｓ、第２のＰＭＯＳ、第１のＮＭＯＳ、第２のＮＭＯＳ
の第１の配列順または第３のＮＭＯＳ、第４のＮＭＯ
Ｓ、第３のＰＭＯＳ、第４のＰＭＯＳの第２の配列順で
前記Ｘ軸方向に１列に配置され、前記第１の配列順のと
きは第２のＰＭＯＳの一方の拡散層と第１のＮＭＯＳの
一方の拡散層が直接隣接して形成されて一体となった拡
散層領域をなし、前記第２の配列順のときは第４のＮＭ
ＯＳの一方の拡散層と第３のＰＭＯＳの一方の拡散層が
直接隣接して形成されて一体となった拡散層領域をなし
て構成されており、更に前記基本セルが複数個マトリッ
クス状に配置されたセルブロックを有していることを特
徴とする。
シリコン／絶縁膜構造を備えた半導体基板の１主面上に
形成され、この半導体装置の内部回路を構成する基本セ
ルが、２個のＰＭＯＳと２個のＮＭＯＳで構成されてお
り、前記半導体装置の１辺をＸ軸方向、この辺と直角な
辺をＹ軸方向とし、前記ＰＭＯＳ及びＮＭＯＳのゲート
の幅（Ｗ）方向が前記Ｙ軸方向であるとしたとき、前記
２個のＰＭＯＳ及び２個のＮＭＯＳが、第１のＰＭＯ
Ｓ、第２のＰＭＯＳ、第１のＮＭＯＳ、第２のＮＭＯＳ
の第１の配列順または第３のＮＭＯＳ、第４のＮＭＯ
Ｓ、第３のＰＭＯＳ、第４のＰＭＯＳの第２の配列順で
前記Ｘ軸方向に１列に配置され、前記第１の配列順のと
きは第２のＰＭＯＳの一方の拡散層と第１のＮＭＯＳの
一方の拡散層が直接隣接して形成されて一体となった拡
散層領域をなし、前記第２の配列順のときは第４のＮＭ
ＯＳの一方の拡散層と第３のＰＭＯＳの一方の拡散層が
直接隣接して形成されて一体となった拡散層領域をなし
て構成されており、更に前記基本セルが複数個マトリッ
クス状に配置されたセルブロックを有していることを特
徴とする。
【００１２】ＰＭＯＳとＮＭＯＳが隣接する部分の拡散
層を直接隣接させて形成することで、拡散層面積を最小
にでき、基本セルの面積縮小が図れる。また電源配線お
よび接地配線をセル周辺部に配置することで、セル内部
に配線可能な領域を充分確保でき、小さな基本セルを用
いても配線が困難になることは無い。
層を直接隣接させて形成することで、拡散層面積を最小
にでき、基本セルの面積縮小が図れる。また電源配線お
よび接地配線をセル周辺部に配置することで、セル内部
に配線可能な領域を充分確保でき、小さな基本セルを用
いても配線が困難になることは無い。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１４】図１（ａ）は、本発明の基本セル１００の
拡散層とゲートのレイアウトを示す図であり、図１
（ｂ）は、この基本セルを配列するときの基本セルの向
きを示すための模式図である。図２は、この基本セル１
００を所定の規則に従って２行２列に繰り返し配置し、
電源配線と接地配線が隣接セルと共有されるよう設けら
れたときのようすを示したものである。基本セル１００
は、ｐ＋拡散層１０１１〜１０１３とゲートポリシリコ
ン１０３１，１０３２から成る２個のＰＭＯＳと、ｎ＋
拡散層１０２１〜１０２３とゲートポリシリコン１０３
２，１０３３から成る２個のＮＭＯＳから構成されてお
り、ＰＭＯＳ，ＰＭＯＳ，ＮＭＯＳ，ＮＭＯＳまたはＮ
ＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，ＰＭＯＳの順に１列に配
置される。このとき、中央に配置されるＰＭＯＳとＮＭ
ＯＳそれぞれの片側の拡散層であるｐ＋拡散層１０１３
とｎ＋拡散層１０２３は直接隣接配置され、一体となっ
た拡散層領域として形成される。この結果同電位拡散層
の面積は、図５のｐ＋拡散層２０１３とｎ＋拡散層２０
２３または図７のｐ＋拡散層３０１３とｎ＋拡散層３０
２３の各合計面積６グリッドから、図１のｐ＋拡散層２
０１３とｎ＋拡散層２０２３の各合計面積３グリッドに
縮小される。
拡散層とゲートのレイアウトを示す図であり、図１
（ｂ）は、この基本セルを配列するときの基本セルの向
きを示すための模式図である。図２は、この基本セル１
００を所定の規則に従って２行２列に繰り返し配置し、
電源配線と接地配線が隣接セルと共有されるよう設けら
れたときのようすを示したものである。基本セル１００
は、ｐ＋拡散層１０１１〜１０１３とゲートポリシリコ
ン１０３１，１０３２から成る２個のＰＭＯＳと、ｎ＋
拡散層１０２１〜１０２３とゲートポリシリコン１０３
２，１０３３から成る２個のＮＭＯＳから構成されてお
り、ＰＭＯＳ，ＰＭＯＳ，ＮＭＯＳ，ＮＭＯＳまたはＮ
ＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，ＰＭＯＳの順に１列に配
置される。このとき、中央に配置されるＰＭＯＳとＮＭ
ＯＳそれぞれの片側の拡散層であるｐ＋拡散層１０１３
とｎ＋拡散層１０２３は直接隣接配置され、一体となっ
た拡散層領域として形成される。この結果同電位拡散層
の面積は、図５のｐ＋拡散層２０１３とｎ＋拡散層２０
２３または図７のｐ＋拡散層３０１３とｎ＋拡散層３０
２３の各合計面積６グリッドから、図１のｐ＋拡散層２
０１３とｎ＋拡散層２０２３の各合計面積３グリッドに
縮小される。
【００１５】該基本セル１００は前述の構成に加え、基
本セルの周囲４辺に隣接セルと共有するように電源配線
と接地配線が設けられる。電源配線と接地配線は、基本
セルのＭＯＳトランジスタ列方向に１ＡＬ電源配線１０
５と１ＡＬ接地配線１０６、垂直方向に２ＡＬ電源配線
１０７と２ＡＬ接地配線１０８として配置される。また
ｐ＋拡散層１０１１と１０１２は、該拡散層上を１ＡＬ
電源配線１０５が通るように拡散層領域を拡げられる。
同様にｎ＋拡散層１０２１と１０２２は、該拡散層上を
１ＡＬ接地配線１０６が通るように拡散層領域を拡げら
れる。このように構成することにより、基本セル１００
の内部に１ＡＬ配線の配置可能な領域が大幅に減少する
ことを防止できる。
本セルの周囲４辺に隣接セルと共有するように電源配線
と接地配線が設けられる。電源配線と接地配線は、基本
セルのＭＯＳトランジスタ列方向に１ＡＬ電源配線１０
５と１ＡＬ接地配線１０６、垂直方向に２ＡＬ電源配線
１０７と２ＡＬ接地配線１０８として配置される。また
ｐ＋拡散層１０１１と１０１２は、該拡散層上を１ＡＬ
電源配線１０５が通るように拡散層領域を拡げられる。
同様にｎ＋拡散層１０２１と１０２２は、該拡散層上を
１ＡＬ接地配線１０６が通るように拡散層領域を拡げら
れる。このように構成することにより、基本セル１００
の内部に１ＡＬ配線の配置可能な領域が大幅に減少する
ことを防止できる。
【００１６】該基本セル１００を配列する場合、隣接セ
ル同士が基本セルを構成する４個のＭＯＳトランジスタ
の並びを逆となるように繰り返し配置する。つまり、２
ＡＬの電源配線１０７または接地配線１０８を境界とす
る隣接セル同士は、構成トランジスタの並びがセルの境
界に関して互いに線対象の関係となり、１ＡＬの電源１
０５または接地配線１０６を境界とする隣接セル同士
は、構成トランジスタの並びがセル境界の中点に関して
互いに点対称の関係となる。このように基本セルを配列
することで、隣接セル間に生じるｐ＋拡散層１０１１と
ｎ＋拡散層１０２１またはｐ＋拡散層１０１２とｎ＋拡
散層１０２２の距離は、拡散層同士が異なる電位の場合
にプロセス条件で規定される間隔Ｓｓとすることが可能
である。
ル同士が基本セルを構成する４個のＭＯＳトランジスタ
の並びを逆となるように繰り返し配置する。つまり、２
ＡＬの電源配線１０７または接地配線１０８を境界とす
る隣接セル同士は、構成トランジスタの並びがセルの境
界に関して互いに線対象の関係となり、１ＡＬの電源１
０５または接地配線１０６を境界とする隣接セル同士
は、構成トランジスタの並びがセル境界の中点に関して
互いに点対称の関係となる。このように基本セルを配列
することで、隣接セル間に生じるｐ＋拡散層１０１１と
ｎ＋拡散層１０２１またはｐ＋拡散層１０１２とｎ＋拡
散層１０２２の距離は、拡散層同士が異なる電位の場合
にプロセス条件で規定される間隔Ｓｓとすることが可能
である。
【００１７】ここに示す基本セル１００は、縦６グリッ
ド，横６グリッドの３６グリッド面積で構成できる。こ
れは、バルクＣＭＯＳ技術での従来例として示した図５
の基本セルに対し約２０％、ＳＯＩ・ＣＭＯＳ技術での
従来例である図７の基本セルに対して約１０％の面積削
減となる。
ド，横６グリッドの３６グリッド面積で構成できる。こ
れは、バルクＣＭＯＳ技術での従来例として示した図５
の基本セルに対し約２０％、ＳＯＩ・ＣＭＯＳ技術での
従来例である図７の基本セルに対して約１０％の面積削
減となる。
【００１８】図３，４は本発明のセルを用いて、具体的
に基本ゲート回路を構成した例を示す図である。
に基本ゲート回路を構成した例を示す図である。
【００１９】図３（ａ）は、インバータゲートの回路図
であり、図３（ｂ）は、このインバータゲートが図１に
示される基本セル１００を基に２個のコンタクト１１
１，１１２を配して形成された、インバータセル１００
１である。
であり、図３（ｂ）は、このインバータゲートが図１に
示される基本セル１００を基に２個のコンタクト１１
１，１１２を配して形成された、インバータセル１００
１である。
【００２０】図３（ａ）の回路図内のＰＭＯＳ２は、コ
ンタクト１１１により電源配線１０５と接続するｐ＋拡
散層１０１２がソース，ｐ＋拡散層１０１３がドレイ
ン，ポリシリコン１０３２がゲートにそれぞれ対応す
る。一方ＮＭＯＳ２は、コンタクト１１２により接地配
線１０６と接続するｎ＋拡散層１０２２がソース，ｎ＋
拡散層１０２３がドレイン，ポリシリコン１０３２がゲ
ートにそれぞれ対応する。このようにパターン構成をす
ることにより、該インバータゲートの出力ノードとなる
ｐ＋拡散層１０１３とｎ＋拡散層１０２３は常に同電位
であり、一体となった拡散層領域に対応可能となり、イ
ンバータゲートセル１００１内に内部配線を設ける必要
が無くなる。
ンタクト１１１により電源配線１０５と接続するｐ＋拡
散層１０１２がソース，ｐ＋拡散層１０１３がドレイ
ン，ポリシリコン１０３２がゲートにそれぞれ対応す
る。一方ＮＭＯＳ２は、コンタクト１１２により接地配
線１０６と接続するｎ＋拡散層１０２２がソース，ｎ＋
拡散層１０２３がドレイン，ポリシリコン１０３２がゲ
ートにそれぞれ対応する。このようにパターン構成をす
ることにより、該インバータゲートの出力ノードとなる
ｐ＋拡散層１０１３とｎ＋拡散層１０２３は常に同電位
であり、一体となった拡散層領域に対応可能となり、イ
ンバータゲートセル１００１内に内部配線を設ける必要
が無くなる。
【００２１】図４（ａ）は、２入力ＮＡＮＤゲートの回
路図であり、図４（ｂ）は、この２入力ＮＡＮＤゲート
回路が、図１に示される基本セル１００を基に６個のコ
ンタクト１１１，１１３，１１４，１１５，１４１，１
４２と２本の１ＡＬ配線１３１，１３２を配してレイア
ウト形成された２入力ＮＡＮＤゲートセル１００２であ
る。
路図であり、図４（ｂ）は、この２入力ＮＡＮＤゲート
回路が、図１に示される基本セル１００を基に６個のコ
ンタクト１１１，１１３，１１４，１１５，１４１，１
４２と２本の１ＡＬ配線１３１，１３２を配してレイア
ウト形成された２入力ＮＡＮＤゲートセル１００２であ
る。
【００２２】図４（ａ）の回路図内のＰＭＯＳ２１とＰ
ＭＯＳ２２は、コンタクト１１１により電源配線１０５
と接続するｐ＋拡散層１０１２が共通のソース，ｐ＋拡
散層１０１１と１０１３がドレイン，ポリシリコン１０
３１と１０３２がＩＮ１とＩＮ２のゲートにそれぞれ対
応する。ＮＭＯＳ２１とＮＭＯＳ２２は、コンタクト１
１３により接地配線１０６と接続するｎ＋拡散層１０２
１がＮＭＯＳ２２のソース，ｎ＋拡散層１０２２がＮＭ
ＯＳ２２のドレインとＮＭＯＳ２１のソースの共通の拡
散層，ポリシリコン１０３２と１０３３がＩＮ２とＩＮ
１のゲートにそれぞれ対応する。また同電位かつ該２入
力ＮＡＮＤゲートの出力ノードＯＵＴとなるｐ＋拡散層
１０１１，１０１３とｎ＋拡散層１０２３の内、ｐ＋拡
散層１０１３とｎ＋拡散層１０２３は直接隣接配置され
一体となった拡散層領域に対応可能であり、ｐ＋拡散層
１０１１はｐ＋拡散層１０１３，ｎ＋拡散層１０２３か
らなる前記一体となった拡散層領域とコンタクト１１
４，１１５を介し１ＡＬ配線１３２により接続される。
該２入力ＮＡＮＤゲートの入力ノードＩＮ１となるゲー
トポリシリコン１０３１と１０３３は、コンタクト１４
１，１４２を介し１ＡＬ配線１３１により接続される。
ＭＯＳ２２は、コンタクト１１１により電源配線１０５
と接続するｐ＋拡散層１０１２が共通のソース，ｐ＋拡
散層１０１１と１０１３がドレイン，ポリシリコン１０
３１と１０３２がＩＮ１とＩＮ２のゲートにそれぞれ対
応する。ＮＭＯＳ２１とＮＭＯＳ２２は、コンタクト１
１３により接地配線１０６と接続するｎ＋拡散層１０２
１がＮＭＯＳ２２のソース，ｎ＋拡散層１０２２がＮＭ
ＯＳ２２のドレインとＮＭＯＳ２１のソースの共通の拡
散層，ポリシリコン１０３２と１０３３がＩＮ２とＩＮ
１のゲートにそれぞれ対応する。また同電位かつ該２入
力ＮＡＮＤゲートの出力ノードＯＵＴとなるｐ＋拡散層
１０１１，１０１３とｎ＋拡散層１０２３の内、ｐ＋拡
散層１０１３とｎ＋拡散層１０２３は直接隣接配置され
一体となった拡散層領域に対応可能であり、ｐ＋拡散層
１０１１はｐ＋拡散層１０１３，ｎ＋拡散層１０２３か
らなる前記一体となった拡散層領域とコンタクト１１
４，１１５を介し１ＡＬ配線１３２により接続される。
該２入力ＮＡＮＤゲートの入力ノードＩＮ１となるゲー
トポリシリコン１０３１と１０３３は、コンタクト１４
１，１４２を介し１ＡＬ配線１３１により接続される。
【００２３】以上のように基本回路セルとなるインバー
タゲートセル１００１と２入力ＮＡＮＤゲートセル１０
０２は、共に図１に示される基本セル１００上にコンタ
クト１１１〜１１５，１ＡＬ配線１３１，１３２を設定
するのみでＳＯＩ・ＣＭＯＳ技術を生かしたパターン構
成が可能である。この結果、スタンダードセル方式にお
いてもゲートアレイ方式同様に、基本回路セル面積縮小
効果が得られる。
タゲートセル１００１と２入力ＮＡＮＤゲートセル１０
０２は、共に図１に示される基本セル１００上にコンタ
クト１１１〜１１５，１ＡＬ配線１３１，１３２を設定
するのみでＳＯＩ・ＣＭＯＳ技術を生かしたパターン構
成が可能である。この結果、スタンダードセル方式にお
いてもゲートアレイ方式同様に、基本回路セル面積縮小
効果が得られる。
【００２４】
【発明の効果】本発明は、ＳＯＩ・ＣＭＯＳ技術を用い
た半導体装置の基本セルまたは基本回路セルのレイアウ
ト構成に関し、ＰＭＯＳとＮＭＯＳが隣接する部分の拡
散層を共通の領域で形成することで、拡散層面積を最小
にでき、基本セルの面積縮小が図れるという効果があ
る。具体的には、基本セルまたは基本回路セルのグリッ
ド面積は、バルクＣＭＯＳ技術を用いた従来例に比べ約
２０％、ＳＯＩ・ＣＭＯＳ技術を用いた従来例に対し約
１０％の縮小率となる。
た半導体装置の基本セルまたは基本回路セルのレイアウ
ト構成に関し、ＰＭＯＳとＮＭＯＳが隣接する部分の拡
散層を共通の領域で形成することで、拡散層面積を最小
にでき、基本セルの面積縮小が図れるという効果があ
る。具体的には、基本セルまたは基本回路セルのグリッ
ド面積は、バルクＣＭＯＳ技術を用いた従来例に比べ約
２０％、ＳＯＩ・ＣＭＯＳ技術を用いた従来例に対し約
１０％の縮小率となる。
【００２５】また電源配線および接地配線をセル周辺部
に配置することで、小さな基本セルを用いても、セル内
部に十分な配線可能領域を確保できるという効果もあ
る。
に配置することで、小さな基本セルを用いても、セル内
部に十分な配線可能領域を確保できるという効果もあ
る。
【図１】本発明の基本セルのレイアウト図である。分図
（ａ）は、基本セルの拡散層とゲートのレイアウト図で
あり、分図（ｂ）は、分図（ａ）に示す基本セルの方向
を表す模式図である。
（ａ）は、基本セルの拡散層とゲートのレイアウト図で
あり、分図（ｂ）は、分図（ａ）に示す基本セルの方向
を表す模式図である。
【図２】本発明の基本セルを、セル内部のレイアウトは
省略して、所定の規則で２行２列配列し電源配線、接地
配線及びこれらの配線のスルーホールをレイアウトした
図である。
省略して、所定の規則で２行２列配列し電源配線、接地
配線及びこれらの配線のスルーホールをレイアウトした
図である。
【図３】本発明の基本セルを用いて、インバータゲート
をレイアウトした例を示す図である。分図（ａ）は、イ
ンバータゲートの回路図であり、分図（ｂ）はレイアウ
ト図である。
をレイアウトした例を示す図である。分図（ａ）は、イ
ンバータゲートの回路図であり、分図（ｂ）はレイアウ
ト図である。
【図４】本発明の基本セルを用いて、２入力ＮＡＮＤゲ
ートをレイアウトした例を示す図である。分図（ａ）
は、２入力ＮＡＮＤゲートの回路図であり、分図（ｂ）
がレイアウト図である。
ートをレイアウトした例を示す図である。分図（ａ）
は、２入力ＮＡＮＤゲートの回路図であり、分図（ｂ）
がレイアウト図である。
【図５】第１の従来例で、バルクＣＭＯＳ技術を用いた
セミカスタム方式に適用可能な基本セルのレイアウト図
である。分図（ａ）は、基本セルの拡散層とゲートのレ
イアウト図であり、分図（ｂ）は、分図（ａ）に示す基
本セルの方向を表す模式図である。
セミカスタム方式に適用可能な基本セルのレイアウト図
である。分図（ａ）は、基本セルの拡散層とゲートのレ
イアウト図であり、分図（ｂ）は、分図（ａ）に示す基
本セルの方向を表す模式図である。
【図６】第１の従来例の基本セルを、基本セルの内部レ
イアウトを省略して４個配列し、電源配線、接地配線、
配線のスルーホール及びウェルコンタクトをレイアウト
した図である。
イアウトを省略して４個配列し、電源配線、接地配線、
配線のスルーホール及びウェルコンタクトをレイアウト
した図である。
【図７】第２の従来例で、ＳＯＩ・ＣＭＯＳ技術を用い
たセミカスタム方式に適用可能な基本セルのレイアウト
図である。分図（ａ）は、基本セルの拡散層とゲートの
レイアウト図であり、分図（ｂ）は、分図（ａ）に示す
基本セルの方向を表す模式図である。
たセミカスタム方式に適用可能な基本セルのレイアウト
図である。分図（ａ）は、基本セルの拡散層とゲートの
レイアウト図であり、分図（ｂ）は、分図（ａ）に示す
基本セルの方向を表す模式図である。
【図８】第２の従来例の基本セルを基本セルの内部レイ
アウトを省略して４個配列し、電源配線、接地配線、配
線のスルーホール及びウェルコンタクトをレイアウトし
た図である。
アウトを省略して４個配列し、電源配線、接地配線、配
線のスルーホール及びウェルコンタクトをレイアウトし
た図である。
１００，２００，３００ 基本セル １０５，２０５，３０５ １ＡＬ電源配線 １０６，２０６，３０６ １ＡＬ接地配線 １０７，２０７，３０７ ２ＡＬ電源配線 １０８，２０８，３０８ ２ＡＬ接地配線 １１１，１１２，１１３，１１４，１１５，１４１，１
４２，２１１，２１２コンタクト １２１，１２２，２２１，２２２，３２１，３２２
スルーホール １３１，１３２ １ＡＬ配線 ２０４ ウエル境界 １００１ インバータゲートセル １００２ ２入力ＮＡＮＤゲートセル １０１１，１０１２，１０１３，２０１１，２０１２，
２０１３，２１０１，３０１１，３０１２，３０１３
ｐ＋拡散層 １０２１，１０２２，１０２３，２０２１，２０２２，
２０２３，２２０１，３０２１，３０２２，３０２３
ｎ＋拡散層 １０３１，１０３２，１０３３，２０３１，２０３２，
２０３３，２０３４，３０３１，３０３２，３０３３，
３０３４ ポリシリコン
４２，２１１，２１２コンタクト １２１，１２２，２２１，２２２，３２１，３２２
スルーホール １３１，１３２ １ＡＬ配線 ２０４ ウエル境界 １００１ インバータゲートセル １００２ ２入力ＮＡＮＤゲートセル １０１１，１０１２，１０１３，２０１１，２０１２，
２０１３，２１０１，３０１１，３０１２，３０１３
ｐ＋拡散層 １０２１，１０２２，１０２３，２０２１，２０２２，
２０２３，２２０１，３０２１，３０２２，３０２３
ｎ＋拡散層 １０３１，１０３２，１０３３，２０３１，２０３２，
２０３３，２０３４，３０３１，３０３２，３０３３，
３０３４ ポリシリコン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 29/786 H01L 27/118
Claims (4)
- 【請求項１】 シリコン／絶縁膜構造を備えた半導体基
板の１主面上に形成された半導体装置において、この半
導体装置の内部回路を構成する基本セルが、２個のＰチ
ャンネルＭＯＳトランジスタ（以下、ＰＭＯＳと略す）
と２個のＮチャンネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳと略す）とで構成されており、前記半導体装置の１
辺をＸ軸方向、この辺と直角な辺をＹ軸方向とし、前記
ＰＭＯＳ及びＮＭＯＳのゲートの幅（Ｗ）方向が前記Ｙ
軸方向であるとしたとき、前記２個のＰＭＯＳ及び２個
のＮＭＯＳが、第１のＰＭＯＳ、第２のＰＭＯＳ、第１
のＮＭＯＳ、第２のＮＭＯＳの第１の配列順または第３
のＮＭＯＳ、第４のＮＭＯＳ、第３のＰＭＯＳ、第４の
ＰＭＯＳの第２の配列順で前記Ｘ軸方向に１列に配置さ
れ、前記第１の配列順のときは第２のＰＭＯＳの一方の
拡散層と第１のＮＭＯＳの一方の拡散層が直接隣接して
形成されて一体となった拡散層領域をなし、前記第２の
配列順のときは第４のＮＭＯＳの一方の拡散層と第３の
ＰＭＯＳの一方の拡散層が直接隣接して形成されて一体
となった拡散層領域をなして構成されており、更に前記
基本セルが複数個マトリックス状に配置されたセルブロ
ックを有することを特徴とする半導体装置。 - 【請求項２】 基本セル周囲に隣接セルと共有されるよ
うに配設された電源配線及び接地配線を備え、基本セル
を構成するＮＭＯＳ拡散層と直接隣接していない２つの
ＰＭＯＳ拡散層の少なくとも一方が前記電源配線にコン
タクトを介して直接接続できるように配設され、前記基
本セルを構成するＰＭＯＳ拡散層と直接隣接していない
２つのＮＭＯＳ拡散層の少なくとも一方が前記接地配線
にコンタクトを介して直接接続されるように配設されて
いる請求項１記載の半導体装置。 - 【請求項３】 セルブロックが、Ｘ軸方向には相隣り合
う基本セルがセルの境界に関して互いに線対称となるよ
うに配列され、Ｙ軸方向には相隣り合う前記基本セルが
セル境界の中点に関して互いに点対称ととなるように配
列されている請求項１又は２記載の半導体装置。 - 【請求項４】 第１の配列順の場合は第２のＰＭＯＳの
ゲートポリシリコンと第１のＮＭＯＳのゲートポリシリ
コンが同じゲートポリシリコンで形成され、第２の配列
順の場合は第４のＮＭＯＳのゲートポリシリコンと第３
のＰＭＯＳのゲートポリシリコンが同じゲートポリシリ
コンで形成されている請求項１記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161438A JP3061004B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体装置 |
| US09/098,864 US6069373A (en) | 1997-06-18 | 1998-06-17 | Compact semiconductor device using SOI•CMOS technology |
| KR1019980022876A KR100269494B1 (ko) | 1997-06-18 | 1998-06-18 | Soi·cmos 기술을 이용한 소형 반도체 장치 |
| CNB981026214A CN1135629C (zh) | 1997-06-18 | 1998-06-18 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161438A JP3061004B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118319A JPH118319A (ja) | 1999-01-12 |
| JP3061004B2 true JP3061004B2 (ja) | 2000-07-10 |
Family
ID=15735124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9161438A Expired - Fee Related JP3061004B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6069373A (ja) |
| JP (1) | JP3061004B2 (ja) |
| KR (1) | KR100269494B1 (ja) |
| CN (1) | CN1135629C (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000138292A (ja) * | 1998-10-30 | 2000-05-16 | Fujitsu Ltd | エンベディッドアレイを備えた半導体装置及びその製造方法並びに記録媒体 |
| JP3231741B2 (ja) * | 1999-06-28 | 2001-11-26 | エヌイーシーマイクロシステム株式会社 | スタンダードセル、スタンダードセル列、スタンダードセルの配置配線装置および配置配線方法 |
| JP3643067B2 (ja) * | 2001-10-11 | 2005-04-27 | 株式会社半導体エネルギー研究所 | 半導体表示装置の設計方法 |
| JP4091304B2 (ja) * | 2002-01-07 | 2008-05-28 | セイコーインスツル株式会社 | 半導体集積回路の製造方法及び半導体集積回路 |
| JP4193097B2 (ja) * | 2002-02-18 | 2008-12-10 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100997433B1 (ko) * | 2003-07-22 | 2010-11-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US20050035410A1 (en) * | 2003-08-15 | 2005-02-17 | Yee-Chia Yeo | Semiconductor diode with reduced leakage |
| JP5366127B2 (ja) * | 2008-11-28 | 2013-12-11 | スパンション エルエルシー | アナログ集積回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3999214A (en) * | 1974-06-26 | 1976-12-21 | Ibm Corporation | Wireable planar integrated circuit chip structure |
| US4870471A (en) * | 1982-09-30 | 1989-09-26 | Mitsubishi Denki Kabushiki Kaisha | Complementary metal-oxide semiconductor integrated circuit device with isolation |
| JPH0831578B2 (ja) * | 1986-06-19 | 1996-03-27 | 日本電気株式会社 | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 |
| JPS63278248A (ja) * | 1987-03-13 | 1988-11-15 | Fujitsu Ltd | ゲ−トアレイの基本セル |
| US5604360A (en) * | 1992-12-04 | 1997-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor |
| US5501989A (en) * | 1993-03-22 | 1996-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer |
| US5789781A (en) * | 1995-02-27 | 1998-08-04 | Alliedsignal Inc. | Silicon-on-insulator (SOI) semiconductor device and method of making the same |
-
1997
- 1997-06-18 JP JP9161438A patent/JP3061004B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-17 US US09/098,864 patent/US6069373A/en not_active Expired - Lifetime
- 1998-06-18 KR KR1019980022876A patent/KR100269494B1/ko not_active IP Right Cessation
- 1998-06-18 CN CNB981026214A patent/CN1135629C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100269494B1 (ko) | 2000-10-16 |
| JPH118319A (ja) | 1999-01-12 |
| CN1135629C (zh) | 2004-01-21 |
| US6069373A (en) | 2000-05-30 |
| CN1202739A (zh) | 1998-12-23 |
| KR19990007090A (ko) | 1999-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5493135A (en) | Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density | |
| US8314635B2 (en) | Methods for forming programmable transistor array comprising basic transistor units | |
| JP3420694B2 (ja) | スタンダードセル方式の集積回路 | |
| JP3577131B2 (ja) | ＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セル | |
| US6091090A (en) | Power and signal routing technique for gate array design | |
| EP0167365B1 (en) | Standard cell lsis | |
| US5671397A (en) | Sea-of-cells array of transistors | |
| EP0283655B1 (en) | A method of combining gate array and standard cell circuits on a common semiconductor chip | |
| US4999698A (en) | Interconnection arrangement for a gate array | |
| JP3061004B2 (ja) | 半導体装置 | |
| US5635737A (en) | Symmetrical multi-layer metal logic array with extension portions for increased gate density and a testability area | |
| JP2001044397A (ja) | 半導体集積回路 | |
| JP3115787B2 (ja) | ポリセル集積回路 | |
| JP3148399B2 (ja) | 半導体装置の製造方法 | |
| JPS6358372B2 (ja) | ||
| JP2003007827A (ja) | 半導体集積回路装置 | |
| JP2671883B2 (ja) | 半導体集積回路装置 | |
| JPH10261781A (ja) | 半導体装置及びシステム | |
| JPS6272143A (ja) | 半導体集積回路のパタ−ン形成方法 | |
| JP2634800B2 (ja) | 半導体集積回路スタンダードセル | |
| JP2921266B2 (ja) | コンプリメンタリｍｏｓ型集積回路装置 | |
| JPH06275802A (ja) | 半導体装置 | |
| JPH10150175A (ja) | 半導体集積回路およびその製造方法 | |
| JPH04306876A (ja) | ゲートアレイ集積回路 | |
| JPH07193201A (ja) | 半導体集積回路装置の製造方法及び半導体集積回路装置を構成する基本セル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000328 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080428 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |