JP4193097B2 - 半導体装置およびその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特にシリコン・オン・インシュレータ（以下、ＳＯＩと略す）層を有するＳＯＩ基板上に形成されたＭＯＳＦＥＴおよびその製造方法に関する。
【０００２】
【従来の技術】
半導体支持基板上に絶縁膜（多くは酸化膜）を介して単結晶半導体層（シリコン層）を有するＳＯＩ基板を用いてＭＯＳＦＥＴを形成すると、ソース領域やドレイン領域下に絶縁膜が形成されているために寄生容量を通常のバルク基板を用いて形成した場合よりも小さくすることが可能である。従って、ＳＯＩ基板を用いてＬＳＩを製作することは素子の高速化に有利であり、そのためこの手法は広く採用されるようになってきている。
一般にＳＯＩ基板を用いたＭＯＳＦＥＴはゲート下のＳＯＩ層を完全に空乏化させて動作させる完全空乏型とＳＯＩ層を完全には空乏化させず中性領域が残した状態で動作させる部分空乏型がある。部分空乏型ＦＥＴはバルク基板を用いたプロセスに準じた形成方法で作成できる利点は有るものの、電気的に基板と分離された中性領域が残るために、中性領域の電位が動作条件によって変わり動作電流が変動するいわゆる基板浮遊効果が発生し回路設計が難しくなる。一方、完全空乏型ＦＥＴは中性領域が無いためにチャネル下の電位が変動せず安定した回路動作ができる利点がある。
【０００３】
しかし、完全空乏化型トランジスタでは、部分空乏化型のトランジスタよりもパンチスルーおよび短チャネル効果による特性劣化が起こりやすいため、これらに対する対策として、ＳＯＩ層膜厚を薄くする必要がある。一般に完全空乏化動作を維持するためにはＳＯＩ層膜厚はゲート長の１／４以下とする必要があることが知られている。従って、ゲート長が０．１ミクロンではＳＯＩ膜厚を２５ｎｍ以下とする必要がある。ところがＳＯＩ膜厚が薄くなるとソース・ドレイン領域の厚さが薄くなり、ソース・ドレイン抵抗が増大することになる。特にソース・ドレイン領域上に金属シリサイド層を形成するとシリコン層の全膜厚がシリサイド化されシリサイドの凝集や断線が発生しやすくなり、寄生抵抗が増大する問題が発生する。この現象はＳＯＩ膜厚が３０ｎｍ以下になると顕著になることが我々の研究で分かっている。この寄生抵抗の増大を防止するにはソース・ドレイン領域のシリコン層を局所的に厚くすることが有効である。そのために選択的エピタキシャル成長によりソース・ドレイン領域上にシリコン層を成長させる方法が提案されている（例えば、特開２０００−２２３７１３号公報）。この従来技術を図面を参照して以下に説明する。
【０００４】
図１２（ａ）〜（ｄ）は、上述した従来例の工程順断面図である。シリコンよりなる支持基板１上に酸化膜よりなる埋め込み絶縁膜２が形成され、その上に半導体層３が形成されてなるＳＯＩ基板を用意し、図１２（ａ）に示すように、活性領域となる半導体層３を素子分離絶縁膜７ｃで分離した後、半導体層３上にゲート絶縁膜４を形成し、その上に多結晶シリコン膜とシリコン窒化膜よりなるマスク絶縁膜９を堆積し、これらをパターニングしてゲート電極２２を形成する。その後、マスク絶縁膜９付きゲート電極２２の側面に側壁絶縁膜１０を形成する。次に、図１２（ｂ）に示すように、ＨＣｌを含むシリコン成長ＣＶＤ条件で選択的に単結晶シリコンを例えば５０ｎｍの膜厚に成長させて、せり上げ層１１ｅ、１１ｆを形成する。そして、チャネル領域となる半導体層と逆の導電型の不純物原子をイオン注入法により半導体層３に添加し、ソース・ドレイン領域３ａ、３ｂを形成する。次に、図１２（ｃ）に示すように、マスク絶縁膜９を除去した後、全面に例えばコバルトをスパッタ法により３０ｎｍ〜１００ｎｍ厚に堆積し加熱処理を施すことによりコバルトシリサイド層１３ａ、１３ｂ、１３ｃを形成する。その後、余剰のコバルトをエッチング除去し選択的にコバルトシリサイド層を残す。その後、図１２（ｄ）に示すように、例えば酸化膜よりなる層間絶縁膜１４をＣＶＤ法により堆積する。この後化学的機械研磨法（ＣＭＰ法）により表面を平坦化することもある。その後、選択的に層間絶縁膜１４にコンタクト開口部１５ａ、１５ｂを形成する。その後、Ａｌ等の金属をスパッタ法により堆積し、フォトリソグラフィ法によりパターニングしてコンタクト開口部を介してコバルトシリサイド層に接触する金属電極１６を形成する。
【０００５】
【発明が解決しようとする課題】
上述した選択エピタキシャル成長法によりせり上げ層を形成する方法では、図１２（ｂ）に示されるように、成長端にファセットが生じそのために低抵抗のせり上げ層の形成が困難となっていた。また、選択エピタキシャル成長にはそれに適した特別なＣＶＤ装置が必要でありコストが増加する問題が有った。
また、ファセットが形成しない条件でシリコンを成長させた場合には選択性が劣化するため、短絡を防止するには特別なリソグラフィ工程が必要となる。選択成長を行わずになおかつリソグラフィ工程を必要としないせり上げ層の形成方法として、素子分離絶縁膜を半導体層（ＳＯＩ層）より高く形成しておき、ＣＶＤとＣＭＰなどによりゲート電極と素子分離絶縁膜によって形成される凹部内にシリコンなどの導電性材料を埋め込む方法も提案されている。しかし、この場合、ゲート電極とせり上げ層の表面高さが一致するため、シリサイド層を形成した際に短絡が発生しやすいことが問題となる。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第１に、低抵抗なせり上げ層を形成しうるようにしてソース・ドレイン領域に係る寄生抵抗の低減化を図ることであり、第２に、リソグラフィ工程を用いることなく短絡の可能性が低いせり上げ層を形成しうるようにすることである。
【０００６】
【課題を解決するための手段】
上述の目的を達成するため、本発明によれば、絶縁膜または絶縁基板上に堆積絶縁膜からなり堆積絶縁膜からなり表面が平坦に形成された素子分離絶縁膜により囲繞されて形成された、チャネル領域とソース・ドレイン領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介し、側壁絶縁膜に囲まれて形成されたゲート電極と、前記ソース・ドレイン領域上に前記素子分離絶縁膜と前記ゲート電極とに囲まれて形成された、導電性材料からなるせり上げ層とを有する半導体装置において、前記ゲート電極の表面高さは前記素子分離絶縁膜の表面高さより高く、かつ、前記せり上げ層の表面高さは前記素子分離絶縁膜の表面高さ以下であることを特徴とする半導体装置、が提供される。
そして、好ましくは、前記せり上げ層は、多結晶シリコン膜、または、多結晶シリコン膜およびその上に形成された金属シリサイド膜、または、多結晶シリコン膜およびその上に形成された金属膜、または、金属シリサイド膜、または、金属膜により形成される。
【０００７】
また、上述の目的を達成するため、本発明によれば、
（１）絶縁膜または絶縁基板上の半導体層をパターニングしてチャネル領域とソース・ドレイン領域となる半導体層を島状に加工する工程と、
（２）前記チャネル領域とソース・ドレイン領域となる半導体層を囲繞する前記半導体層以上の膜厚を有する表面が平坦な素子分離絶縁膜を形成する工程と、
（３）前記半導体層上にゲート絶縁膜を介して表面高さが前記素子分離絶縁膜の表面高さより高いゲート電極を形成する工程と、
（４）前記半導体層上に、前記素子分離絶縁膜と前記ゲート電極とによって囲まれた、表面高さが前記素子分離絶縁膜の表面高さ以下の導電性のせり上げ層を選択エピタキシャル成長によることなく選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【０００８】
また、上述の目的を達成するため、本発明によれば、
（１）絶縁膜または絶縁基板上に形成された半導体層上にゲート絶縁膜を介して第１のゲート形成材料層とマスク材料層とを堆積する工程と、
（２）前記マスク材料層と前記第１のゲート形成材料層と前記半導体層とを島状にパターニングし、形成された素子分離溝を素子分離絶縁膜で埋設する工程と、
（３）前記マスク材料層と前記第１のゲート形成材料層とをパターニングして第１のゲート電極を形成する工程と、
（４）前記素子分離絶縁膜の側面と、前記マスク材料層と前記第１のゲート電極との積層体の側面に第１の側壁絶縁膜を形成する工程と、
（５）前記半導体層上の前記第１の側壁絶縁膜に囲まれた凹部内を導電性のせり上げ層と犠牲充填物とで埋設する工程と、
（６）前記マスク材料層を除去した後、第２のゲート形成材料層を堆積しこれをパターニングして第２のゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【０００９】
【発明の実施の形態】
次に、本発明の実施の形態について実施例に即し図面を参照して詳細に説明する。
［第１の実施例］
図１（ａ）〜（ｅ）および図２（ａ）〜（ｄ）は、本発明の第１の実施例の半導体装置の製造方法を示す工程順の模式的断面図である。
まず、図１（ａ）に示すように、シリコンなどよりなる支持基板１上に例えば１００ｎｍ厚の酸化膜よりなる埋め込み絶縁膜２が形成され、その上に例えばシリコンよりなる半導体層３が５ｎｍ〜６０ｎｍ厚に形成されてなるＳＯＩ基板を用意する。ここで、ＳＯＩ基板はシリコン基板中に酸素をイオン注入して形成するSIMOX（separated by implanted oxygen）法によるものでも張り合わせにより形成したものでも構わない。また、ＳＯＳ(silicon on sapphire)等のように、絶縁性基板上に半導体層を設けたものであってもよい。次に、例えばイオン注入法により半導体層３中に不純物原子を添加しチャネル領域を形成するに適した不純物濃度とする。そして、半導体層３上に例えば熱酸化により約１０ｎｍ厚のゲート絶縁膜４を形成し、その上に例えば多結晶シリコンを約５０ｎｍ厚に堆積して第１のゲート材料層５を形成し、さらにシリコン窒化膜６を約１００ｎｍ厚に形成する。次に、図１（ｂ）に示すように、素子領域となる半導体層３およびゲート絶縁膜４および第１のゲート材料層５およびシリコン窒化膜６を異方性エッチングにより島状に加工する。
【００１０】
その後、酸化膜などの絶縁膜（７）を約２００ｎｍ厚にＣＶＤ法などの成膜法により全面に堆積し、さらに化学的機械研磨（ＣＭＰ）により絶縁膜（７）およびＣＭＰのストッパー膜となるシリコン窒化膜６の一部を研磨・平坦化して島状半導体層３を囲む素子分離絶縁膜７を形成する。これにより素子分離絶縁膜７を半導体層３よりも盛り上がった構造に形成することが可能である。次に、図１（ｃ）に示すように、燐酸などによりシリコン窒化膜６を選択的にエッチングした後、ＣＶＤ法により多結晶シリコン膜よりなる第２のゲート材料層８を約１００ｎｍ厚に堆積する。次に、図１（ｄ）に示すように、例えばシリコン窒化膜よりなるマスク絶縁膜９を約２０ｎｍ厚に堆積した後、レジストなどをマスクとして、マスク絶縁膜９、第２のゲート材料層８、第１のゲート材料層５を順次エッチング加工して、第１、第２のゲート電極５ａ、８ａを形成する。その後、酸化膜を例えば１５０ｎｍ厚にＣＶＤ法により堆積し続いて異方性エッチングを行い側壁絶縁膜１０を形成する。この工程でゲート絶縁膜４の一部がエッチングされる。なお、側壁絶縁膜１０を形成する前に、半導体層中にチャネル領域と同じ導電型の不純物原子を添加してHalo領域を、あるいはチャネル領域とは反対導電型の不純物原子を添加してソース・ドレインエクステンション領域を形成しても構わない。
【００１１】
次に、図２（ａ）に示すように、多結晶シリコン膜１１をＣＶＤ法により約３００ｎｍ厚に堆積する。次に、図２（ｂ）に示すように、化学的機械研磨法により多結晶シリコン膜１１を平坦化しその後、多結晶シリコン膜１１をエッチングし図のように素子分離絶縁膜７とゲート電極に囲まれた凹部に多結晶シリコン膜よりなるせり上げ層１１ａおよび１１ｂを形成する。このように素子分離絶縁膜７が半導体層よりも盛り上がった構造となっていることにより、多結晶シリコン膜を化学的機械研磨する工程でソース・ドレイン領域となる半導体層３上の膜厚は均一に形成することが可能となる。また、このせり上げ領域の厚さは３０ｎｍ以上とすることにより抵抗の増大を抑制することが可能となる。
【００１２】
次に、イオン注入法によりチャネルと反対導電型の不純物原子を第２のゲート電極８ａおよび第１のゲート電極５ａおよびせり上げ層１１ａ、１１ｂに添加し例えば１０００℃、１０秒の加熱処理を行うことにより、多結晶シリコン膜に導電性を付与すると共に半導体層３に反対導電型のソース・ドレイン領域３ａおよび３ｂを形成する。次に、図２（ｃ）に示すように、マスク絶縁膜９を除去した後（マスク絶縁膜９の除去はイオン注入工程の前であってもよい）、全面に例えばコバルトをスパッタ法により３０ｎｍ〜１００ｎｍ厚に堆積し加熱処理を施すことによりコバルトシリサイド層１３ａ、１３ｂ、１３ｃを形成する。その後、余剰のコバルトをエッチング除去し選択的にコバルトシリサイド層を残す。この際に、せり上げ層の上表面とゲート電極の上表面との間には、高低差があるため、さらに、マスク絶縁膜９の除去部分に凹部が形成されることにより、両者間の短絡は防止される。その後、図２（ｄ）に示すように、例えば酸化膜よりなる層間絶縁膜１４をＣＶＤ法により堆積し、必要に応じて化学的機械研磨により表面を平坦化する。その後、選択的に層間絶縁膜１４をエッチング除去してコンタクト開口部１５ａ、１５ｂ（シリサイド層１３ｃ上のコンタクト開口部１５ｃは図示無し）を形成する。その後、金属膜の堆積とそのフォトリソグラフィによるパターニングにより、コンタクト開口を介してシリサイド層と接触した金属電極１６を形成する。図３に本願発明の第１の実施例の平面図を示す。図中Ａ−Ｂ間の断面図が図２（ｄ）である。
【００１３】
このように、素子分離絶縁膜７が半導体層３よりも盛り上がった構造とすることにより、ソース・ドレイン領域上のせり上げ材料をＣＶＤ法による成膜とＣＭＰ法による平坦化とエッチングにより自己整合的にソース・ドレイン領域上に形成することが可能となる。従来の方法のように選択エピタキシャル成長を用いる必要がなく、特殊な加工をする必要もない。さらに選択エピタキシャル成長法で問題となっているファセットの発生が原理的に起こり得ないために抵抗が全面的に低減できる利点がこの構造により可能となる。また、素子分離絶縁膜を半導体層よりも盛り上げることにより、盛り上がっていない構造の場合必要となる、フォトレジストなどによるパターニングが必要なく工程が簡略化出来る上、図３に示すように、ソース・ドレイン領域とせり上げ領域の位置づれがなく隣接した領域とのマージンを短縮化することが可能となることによる微細化も可能となる利点が有る。また、ゲート電極の表面高さをせり上げ層の表面高さより高くしておくことにより、さらにゲート電極上の側壁絶縁膜に囲まれた凹部にシリサイドを形成するようにすることにより、面積を広げることなく(集積度を犠牲にすることなく)ゲート電極とソース・ドレイン領域間の短絡を効果的に防止することができる。
【００１４】
このように本願発明の半導体装置では、半導体層３の膜厚が３０ｎｍ以下となりソース・ドレイン領域の寄生抵抗値が高くなるＳＯＩ基板を用いた場合でも、せり上げ層を自己整合的に任意の膜厚に形成することが出来るためソース・ドレイン領域に係る寄生抵抗の抵抗値を低減することができる。
【００１５】
［第２の実施例］
図４は、本発明の第２の実施例の断面図である。第２の実施例の半導体装置は、支持基板１上に形成された埋め込み絶縁膜２と、シリコン膜よりなる半導体層３と、その一部に形成されたソース・ドレイン領域３ａ、３ｂと、半導体層３を取り囲む素子分離絶縁膜７と、半導体層３上に形成されたゲート絶縁膜４と、第１、第２のゲート電極５ａ、８ａと、ゲート電極の側壁に形成された側壁絶縁膜１０と、素子分離絶縁膜７（およびその側壁絶縁膜１０）とゲート電極（およびその側壁絶縁膜１０）で囲まれた凹部に埋め込まれて形成された金属シリサイド膜よりなるせり上げ層１１ｃ、１１ｄと、全面を被覆する層間絶縁膜１４と、層間絶縁膜１４上に形成された、層間絶縁膜に開設されたコンタクト開口を介してせり上げ層１１ｃ、１１ｄと接触する金属電極１６より構成されている。
【００１６】
第１の実施例ではせり上げ層が多結晶シリコン膜より形成されていたのに対し、第２の実施例では金属シリサイド膜により形成されている。このようにシリコン層を形成することなく金属シリサイド層でせり上げることによりより低抵抗のせり上げ層を実現することが可能となる。このせり上げ層は、コバルトシリサイド、タングステンシリサイド、モリブデンシリサイド、チタンシリサイドなどにより形成することができる。また、この金属シリサイド膜に代えてタングステン膜やあるいは窒化チタン膜などのバリア膜を介して形成されたタングステン膜等の金属膜を用いてせり上げ層を形成してもよい。金属膜を用いてせり上げ層を形成することにより一層の低抵抗化が可能となる。金属シリサイドや金属のせり上げ層は、金属シリサイドや金属を堆積しＣＭＰ法により平坦化しエッチングを行うことにより容易に形成することができる。このように本願発明では従来の選択形成法では、シリコン膜よりも選択性が悪く選択成長の難しい金属シリサイド膜や金属膜用いる場合にも、リソグラフィ技術を用いることなくせり上げ層を形成することができる。
また、アモルファスシリコンを堆積し、熱処理を行うことによって多結晶化してこれを用いてせり上げ層を形成することも可能である。アモルファス膜に加熱処理を施すことによりグレインサイズの大きいシリコン層を形成することが可能となり、多結晶シリコン膜を堆積して形成するせり上げ層よりも低抵抗化することが可能である。
【００１７】
［第３の実施例］
図５（ａ）〜（ｅ）および図６（ａ）〜（ｄ）は、本発明の第３の実施例の半導体装置の製造方法を工程順に示した模式的断面図である。まず、図５（ａ）に示すように、シリコンなどよりなる支持基板１上に、例えば１００ｎｍ厚の酸化膜よりなる埋め込み絶縁膜２と、例えばシリコンよりなる５ｎｍ〜６０ｎｍ厚の半導体層３とが積層されてなるＳＯＩ基板を用意する。そして、例えばイオン注入法により半導体層３中に第１導電型の不純物原子をチャネル領域を形成するに適した濃度に添加した後、半導体層３上に例えば熱酸化により約１０ｎｍ厚のゲート酸化膜４を形成し、その上に例えば多結晶シリコンからなる第１のゲート材料層５を約５０ｎｍ厚に、さらにシリコン窒化膜６を約２００ｎｍ厚に形成する。
【００１８】
次に、図５（ｂ）に示すように、シリコン窒化膜６、第１のゲート材料層５、ゲート絶縁膜４および半導体層３を異方性エッチングにより島状に加工し、その後、酸化膜などの絶縁膜（７）を約３００ｎｍ厚にＣＶＤ法などの成膜法により全面に堆積し、さらに化学的機械研磨により、絶縁膜（７）および化学的機械研磨のストッパー膜となるシリコン窒化膜６の一部を研磨・平坦化して素子領域の半導体層３を囲む素子分離絶縁膜７を形成する。これにより素子分離絶縁膜７は半導体層３よりも盛り上がった構造に形成される。次に、図５（ｃ）に示すように、通常のフォトリソグラフィ法により、ゲート形成領域上にマスクとなるレジスト膜（図示無し）を形成しシリコン窒化膜６および第１のゲート材料層５を異方性エッチング法により加工してシリコン窒化膜６を表面に持つ第１のゲート電極５ａを形成する。レジスト膜を除去した後、シリコン酸化膜をＣＶＤ法により例えば１５０ｎｍ厚に堆積し続いて異方性エッチングを行って側壁絶縁膜１０を形成する。この工程でゲート絶縁膜４の一部がエッチングされ半導体層３のソース・ドレイン領域となる一部が露出される。なお、側壁窒化膜１０を形成する前に半導体層中にチャネル領域と同じ導電型の不純物原子を添加してHalo領域を、あるいはチャネル領域とは反対導電型の不純物原子を添加してソース・ドレインエクステンション領域を形成しても構わない。次に、図５（ｄ）に示すように、多結晶シリコン膜（１１）をＣＶＤ法により約３００ｎｍ厚に堆積し、化学的機械研磨により平坦化した後、多結晶シリコン膜をエッチングし図のように素子分離絶縁膜とゲート電極に囲まれた凹部に多結晶シリコン膜よりなるせり上げ層１１ａおよび１１ｂを形成する。
【００１９】
このように素子分離絶縁膜７が半導体層３よりも盛り上がった構造となっていることにより、多結晶シリコン膜をＣＭＰした工程で盛り上がった素子分離領域の絶縁膜７がＣＭＰのストッパーとなるだけでなくせり上げ層の膜厚を均一に形成することが可能となる。また、このせり上げ層の厚さは３０ｎｍ以上とすることにより抵抗の増大を抑制することが可能となる。次に、イオン注入法によりチャネルと反対導電型の不純物原子をせり上げ層１１ａ、１１ｂに添加し、例えば１０００℃、１０秒の加熱処理によりソース・ドレイン領域３ａおよび３ｂを形成する。次に、図５（ｅ）に示すように、全面にＣＶＤ法により例えば酸化膜よりなる絶縁膜（１８）を堆積しＣＭＰ法によりせり上げ層１１ａ、１１ｂ上に選択的に残るように加工して犠牲絶縁膜１８を形成する。次に、図６（ａ）に示すように、シリコン窒化膜６を燐酸などを用いて選択的にエッチング除去し、多結晶シリコン膜をＣＶＤ法により堆積しイオン注入により導電性付与を行った後パターニングして第２のゲート電極８ｂを形成する。次に、図６（ｂ）に示すように、第２のゲート電極８ｂをマスクとして（第２のゲート電極を形成する際に用いたレジストをマスクとしてもよい）、犠牲絶縁膜１８を異方性エッチングにより除去し、せり上げ層１１ａ、１１ｂの表面を露出させる。次いで、図６（ｃ）に示すように、例えばシリコン酸化膜を約５０ｎｍ厚に堆積し異方性エッチングを行って側壁絶縁膜１９を形成する。次いで、全面に例えばコバルトをスパッタ法により３０ｎｍ〜１００ｎｍ厚に堆積し加熱処理を施すことによりコバルトシリサイド層１３ａ、１３ｂ、１３ｃを形成する。その後、余剰のコバルトをエッチング除去し選択的にコバルトシリサイド層を残す。次に、図６（ｄ）に示すように、先の第１の実施例で説明したような方法と同様の方法により、層間絶縁膜１４および金属電極１６を形成することにより、本実施例の半導体装置の製造工程が完了する。図７に第３の実施例の平面図を示す。図中Ａ−Ｂ間の断面図が図６（ｄ）である。図に示すように、本実施例では、ゲート電極上のシリサイド層１３ｃが素子分離領域となる絶縁膜７上にも引き出されて形成することが可能となり、ゲート電極と金属電極を接続するコンタクト開口を絶縁膜７上に形成することができるため、素子の微細化、低抵抗化が可能となる。
【００２０】
［第４の実施例］
図８（ａ）〜（ｅ）および図９（ａ）〜（ｄ）は、本発明の第４の実施例の半導体装置の製造方法を工程順に示した模式的断面図である。本実施例の図８（ｄ）に示すまでの工程は、図５（ａ）〜（ｄ）に示される第３の実施例の場合と同じであるので、その説明は省略する。図８（ｄ）に示すように加工した後、図８（ｅ）に示すように、スパッタ法により全面にＡｌ膜（２０）を堆積し、せり上げ層１１ａ、１１ｂ上にのみ選択的に残るようにエッチバック（あるいは化学的機械研磨）して犠牲Ａｌ膜２０を形成する。次に、図９（ａ）に示すように、シリコン窒化膜６を燐酸などを用いて選択的にエッチング除去し、多結晶シリコン膜をＣＶＤ法により堆積しイオン注入を行って導電性を付与した後、パターニングして第２のゲート電極８ｂを形成する。次に、図９（ｂ）に示すように、犠牲Ａｌ膜２０をエッチング除去し、せり上げ層１１ａ、１１ｂの表面を露出させる。次いで、図９（ｃ）に示すように、例えばシリコン酸化膜を約８０ｎｍ厚に堆積し異方性エッチングを行って側壁絶縁膜１９を形成する。次いで、全面に例えばコバルトをスパッタ法により３０ｎｍ〜１００ｎｍ厚に堆積し加熱処理を施すことによりコバルトシリサイド層１３ａ、１３ｂ、１３ｃを形成する。その後、余剰のコバルトをエッチング除去し選択的にコバルトシリサイド層を残す。次に、図９（ｄ）に示すように、先の第１の実施例で説明したような方法と同様の方法により、層間絶縁膜１４および金属電極１６を形成することにより、本実施例の半導体装置の製造工程が完了する。
【００２１】
［第５の実施例］
図１０（ａ）〜（ｆ）および図１１（ａ）〜（ｆ）は、本発明の第５の実施例の半導体装置の製造方法の工程順の模式的断面図である。まず、図１０（ａ）に示すように、支持基板１上に膜厚約１００ｎｍの埋め込み絶縁膜２を介して膜厚５ｎｍ〜６０ｎｍの半導体層（シリコン層）３が形成されてなるＳＯＩ基板上に、シリコン酸化膜２１を約１５０ｎｍの膜厚に堆積する。次に、図１０（ｂ）に示すように、シリコン酸化膜２１および半導体層３の選択的エッチングを行ない、素子領域のシリコン酸化膜２１と半導体層を島状に加工する。次に、図１０（ｃ）に示すように、ＣＶＤ法によりシリコン窒化膜７ａを、シリコン酸化膜２１と半導体層３との合計膜厚よりも厚くなるように堆積する。
【００２２】
次に、図１０（ｄ）に示すように、化学的機械研磨法により所定の量のシリコン窒化膜７ａを研磨した後に、プラズマエッチング法によりシリコン酸化膜２１が表面に露出するまでシリコン窒化膜７ａをエッチングして、上端部分が平坦化された構造を形成する。
続いて、図１０（ｅ）に示すように、フッ酸によりシリコン酸化膜２１をエッチング除去して半導体層３の表面を露出させる。次に、図１０（ｆ）に示すように、熱酸化を行って半導体層３の表面にゲート絶縁膜４を形成した後、ＣＶＤと化学的機械研磨を行って半導体層３上に多結晶シリコンからなる第１のゲート材料層５を埋め込む。この後に、図１１（ａ）に示すように、ＣＶＤ法を用いて多結晶シリコンからなる第２のゲート材料層８を、約８０ｎｍの膜厚に堆積し、その上に同じくＣＶＤ法を用いてシリコン酸化膜からなるマスク絶縁膜９ａを形成する。続いて、図１１（ｂ）に示すように、マスク絶縁膜９ａおよび第２、第１のゲート材料層８、５のパターニングを行って第１、第２のゲート電極５ａ、８ａを形成する。
【００２３】
次に、図１１（ｃ）に示すように、酸化膜を例えば１５０ｎｍ厚にＣＶＤ法により堆積し続いて異方性エッチングを行い側壁絶縁膜１０を形成する。次に、図１１（ｄ）に示すように、多結晶シリコン膜をＣＶＤ法により約３００ｎｍ厚に堆積し、化学的機械研磨法により平坦化した後、多結晶シリコン膜をエッチバックして素子分離絶縁膜７ｂとゲート電極に囲まれた凹部に多結晶シリコン膜よりなるせり上げ層１１ａおよび１１ｂを形成する。
【００２４】
次に、イオン注入法によりチャネルと反対導電型の不純物原子を第２のゲート電極８ａおよび第１のゲート電極５ａおよびせり上げ層１１ａ、１１ｂに添加し例えば１０００℃、１０秒の熱処理を行うことにより、ゲート電極およびせり上げ層に導電性を付与すると共に半導体層３に反対導電型のソース・ドレイン領域３ａおよび３ｂを形成する。次に、図１１（ｅ）に示すように、マスク絶縁膜９ａを除去した後（マスク絶縁膜９ａの除去はイオン注入工程の前であってもよい）、全面に例えばコバルトをスパッタ法により３０ｎｍ〜１００ｎｍ厚に堆積し加熱処理を施すことによりコバルトシリサイド層１３ａ、１３ｂ、１３ｃを形成する。その後、余剰のコバルトをエッチング除去し選択的にコバルトシリサイド層を残す。この際に、せり上げ層の上表面とゲート電極の上表面との間には、高低差があるため、両者間の短絡は防止される。その後、図１１（ｆ）に示すように、例えば酸化膜よりなる層間絶縁膜１４をＣＶＤ法により堆積し、必要に応じてＣＭＰ法により表面を平坦化した後、選択的に層間絶縁膜１４をエッチング除去してコンタクト開口部１５ａ、１５ｂを形成し、金属膜の堆積とそのフォトリソグラフィによるパターニングにより、コンタクト開口を介してシリサイド層と接触した金属電極１６を形成すれば、本実施例の半導体装置の製造工程が完了する。
【００２５】
以上、本願発明を好ましい実施例に基づいて説明したが、本発明はこれら実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、第１、第３〜第５の実施例では、せり上げ層とゲート電極の双方にシリサイド層を形成していたがいずれか一方あるいは双方を多結晶シリコンのみで形成するようにしてもよい。また、多結晶シリコン膜の低抵抗化のためにシリサイド膜を形成していたが、シリサイド膜に代えて多結晶シリコン膜上に金属膜を形成して低抵抗化を実現してもよい。また、せり上げ層の凹部への埋め込みを実施例では、化学的機械研磨とエッチングの併用により行っていたが、エッチングのみにより行うようにしてもよい。
【００２６】
【発明の効果】
以上説明したように、本願発明の半導体装置は、素子分離絶縁膜をＳＯＩ層である半導体層よりも厚く形成し、かつ、ゲート電極を素子分離絶縁膜より厚く形成し、ゲート電極と素子分離絶縁膜によって形成される凹部内にせり上げ層を形成するものであるので、リソグラフィ工程を用いることなく、ソース・ドレイン領域上に厚い、従って低抵抗のせり上げ層を形成することが出来る。また、本発明によれば、せり上げ層の表面高さよりゲート電極の表面高さが高くなされるので、せり上げ層上とゲート電極上とに金属シリサイド膜を形成する場合にも、両者間の短絡を有効に防止することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例の工程順断面図（その１）。
【図２】 本発明の第１の実施例の工程順断面図（その２）。
【図３】 本発明の第１の実施例の平面図。
【図４】 本発明の第２の実施例の断面図。
【図５】 本発明の第３の実施例の工程順断面図（その１）。
【図６】 本発明の第３の実施例の工程順断面図（その２）。
【図７】 本発明の第３の実施例の平面図。
【図８】 本発明の第４の実施例の工程順断面図（その１）。
【図９】 本発明の第４の実施例の工程順断面図（その２）。
【図１０】 本発明の第５の実施例の工程順断面図（その１）。
【図１１】 本発明の第５の実施例の工程順断面図（その２）。
【図１２】 従来例の工程順断面図。
【符号の説明】
１ 支持基板
２ 埋め込み絶縁膜
３ 半導体層
３ａ、３ｂ ソース・ドレイン領域
４ ゲート絶縁膜
５ 第１のゲート材料層
５ａ 第１のゲート電極
６、７ａ シリコン窒化膜
７、７ｂ、７ｃ 素子分離絶縁膜
８ 第２のゲート材料層
８ａ 第２のゲート電極
９、９ａ マスク絶縁膜
１０、１９ 側壁絶縁膜
１１ 多結晶シリコン膜
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ せり上げ層
１３ａ、１３ｂ、１３ｃ コバルトシリサイド層
１４ 層間絶縁膜
１５ａ、１５ｂ、１５ｃ コンタクト開口部
１６ 金属電極
１８ 犠牲絶縁膜
２０ 犠牲Ａｌ膜
２１ シリコン酸化膜
２２ ゲート電極

Claims (16)

  1. 絶縁膜または絶縁基板上に堆積絶縁膜からなり表面が平坦に形成された素子分離絶縁膜により囲繞されて形成された、チャネル領域とソース・ドレイン領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介し、側壁絶縁膜に囲まれて形成されたゲート電極と、前記ソース・ドレイン領域上に前記素子分離絶縁膜と前記ゲート電極とに囲まれて形成された、導電性材料からなるせり上げ層とを有する半導体装置において、前記ゲート電極の表面高さは前記素子分離絶縁膜の表面高さより高く、かつ、前記せり上げ層の表面高さは前記素子分離絶縁膜の表面高さ以下であることを特徴とする半導体装置。
  2. 絶縁膜または絶縁基板上に堆積絶縁膜からなり表面が平坦に形成され側面に側壁絶縁膜を有する素子分離絶縁膜により囲繞されて形成された、チャネル領域とソース・ドレイン領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介し、側壁絶縁膜に囲まれて形成されたゲート電極と、前記ソース・ドレイン領域上に前記素子分離絶縁膜と前記ゲート電極とに囲まれて形成された、導電性材料からなるせり上げ層とを有する半導体装置において、前記素子分離絶縁膜がその側面に有する前記側壁絶縁膜は前記半導体層の上方に形成されており、かつ、前記ゲート電極の表面高さは前記素子分離絶縁膜の表面高さより高く、かつ、前記せり上げ層の表面高さは前記素子分離絶縁膜の表面高さ以下であることを特徴とする半導体装置。
  3. 前記せり上げ層が多結晶シリコン膜、または、多結晶シリコン膜およびその上に形成された金属シリサイド膜、または、多結晶シリコン膜およびその上に形成された金属膜、または、金属シリサイド膜、または、金属膜よりなることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体層の膜厚が３０ｎｍ以下であることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
  5. 前記ゲート電極が、２層の多結晶シリコン膜、または、２層の多結晶シリコン膜およびその上に形成された金属シリサイド膜、または、２層の多結晶シリコン膜およびその上に形成された金属膜よりなることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  6. 前記せり上げ層の膜厚が３０ｎｍ以上であることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
  7. （１）絶縁膜または絶縁基板上の半導体層をパターニングしてチャネル領域とソース・ドレイン領域となる半導体層を島状に加工する工程と、
    （２）前記チャネル領域とソース・ドレイン領域となる半導体層を囲繞する前記半導体層以上の膜厚を有する表面が平坦な素子分離絶縁膜を形成する工程と、
    （３）前記半導体層上にゲート絶縁膜を介して表面高さが前記素子分離絶縁膜の表面高さより高いゲート電極を形成する工程と、
    （４）前記半導体層上に、前記素子分離絶縁膜と前記ゲート電極とによって囲まれた、表面高さが前記素子分離絶縁膜の表面高さ以下の導電性のせり上げ層を選択エピタキシャル成長によることなく選択的に形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  8. 前記第（３）の後、前記第（４）の工程に先立って、前記ゲート電極の側面と前記素子分離絶縁膜の側面に側壁絶縁膜を形成する工程が付加されることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第（４）の工程は、導電性膜を堆積する工程と、エッチング、または、化学的機械研磨（ＣＭＰ；chemical mechanical polishing）およびエッチングにより不要の導電性膜を除去する工程を含んでいることを特徴とする請求項７または８に記載の半導体装置の製造方法。
  10. 前記せり上げ層を多結晶シリコンにより形成し、前記第（４）の工程の後、前記せり上げ層上に金属シリサイド膜を形成する工程が付加さことを特徴とする請求項７〜９のいずれかに記載の半導体装置の製造方法。
  11. 前記ゲート電極を多結晶シリコンにより形成し、前記第（３）の工程を行うに際し、前記ゲート電極上にマスク絶縁膜を形成しておき、前記第（４）の工程の後、前記マスク絶縁膜を除去し、前記せり上げ層上に金属シリサイド膜を形成する工程の際に同時にゲート電極上にも金属シリサイド膜を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第（１）の工程から前記第（３）の工程までを総合した工程は、
    （ａ）半導体層上にゲート絶縁膜を介して第１のゲート形成材料層と、マスク絶縁膜となる第１の絶縁膜とを堆積する工程と、
    （ｂ）前記第１の絶縁膜と前記第１のゲート形成材料層と前記半導体層とを島状にパターニングする工程と、
    （ｃ）素子分離絶縁膜となる第２の絶縁膜を全面に堆積した後少なくとも前記第１の絶縁膜の一部を除去するように化学的機械研磨を行って前記島状の半導体層を囲繞する素子分離絶縁膜を形成する工程と、
    （ｄ）前記第１の絶縁膜が存在している場合にはこれを除去した後、第２のゲート形成材料層とマスク絶縁膜となる第３の絶縁膜を堆積し、前記第３の絶縁膜、前記第２のゲート形成材料層および前記第１のゲート形成材料層をパターニングして、表面にマスク絶縁膜を有するゲート電極を形成する工程と、を有することを特徴とする請求項７〜１１のいずれかに記載の半導体装置の製造方法。
  13. （１）絶縁膜または絶縁基板上に形成された半導体層上にゲート絶縁膜を介して第１のゲート形成材料層とマスク材料層とを堆積する工程と、
    （２）前記マスク材料層と前記第１のゲート形成材料層と前記半導体層とを島状にパターニングし、形成された素子分離溝を素子分離絶縁膜で埋設する工程と、
    （３）前記マスク材料層と前記第１のゲート形成材料層とをパターニングして第１のゲート電極を形成する工程と、
    （４）前記素子分離絶縁膜の側面と、前記マスク材料層と前記第１のゲート電極との積層体の側面に第１の側壁絶縁膜を形成する工程と、
    （５）前記半導体層上の前記第１の側壁絶縁膜に囲まれた凹部内を導電性のせり上げ層と犠牲充填物とで埋設する工程と、
    （６）前記マスク材料層を除去した後、第２のゲート形成材料層を堆積しこれをパターニングして第２のゲート電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  14. 前記第（６）の工程の後、少なくとも前記せり上げ層上の前記犠牲充填物を除去し、前記第２のゲート電極の側面に第２の側壁絶縁膜を形成し、前記せり上げ層と前記第２のゲート電極の上表面に金属シリサイド層を形成する工程が付加されることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記マスク材料層が、シリコン窒化膜であり、前記犠牲充填物がシリコン酸化膜または金属膜であることを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
  16. 前記第（５）の工程が、
    （ａ）全面に導電性材料を堆積し、エッチング、または、化学的機械研磨およびエッチングを行って、前記導電性材料を前記凹部の深さ以下の膜厚に残してせり上げ層を形成する工程と、
    （ｂ）犠牲充填物となる材料を堆積し、化学的機械研磨を行って前記凹部内を犠牲充填物で埋め込む工程と、を有することを特徴とする請求項１３〜１５のいずれかに記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6403485B1 (en) * 2001-05-02 2002-06-11 Chartered Semiconductor Manufacturing Ltd Method to form a low parasitic capacitance pseudo-SOI CMOS device
WO2005038931A1 (ja) * 2003-10-20 2005-04-28 Nec Corporation 半導体装置及び半導体装置の製造方法
JP2005332993A (ja) * 2004-05-20 2005-12-02 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
US7230301B1 (en) * 2004-07-06 2007-06-12 National Semiconductor Corporation Single-crystal silicon semiconductor structure
JP4790237B2 (ja) * 2004-07-22 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100649874B1 (ko) * 2005-12-29 2006-11-27 동부일렉트로닉스 주식회사 에스오아이 웨이퍼를 이용한 트랜지스터 제조 방법
US7816240B2 (en) * 2006-02-23 2010-10-19 Acorn Technologies, Inc. Method for making semiconductor insulated-gate field-effect transistor having multilayer deposited metal source(s) and/or drain(s)
JP5500771B2 (ja) 2006-12-05 2014-05-21 株式会社半導体エネルギー研究所 半導体装置及びマイクロプロセッサ
KR100781891B1 (ko) * 2006-12-05 2007-12-03 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법
US7772054B2 (en) * 2007-06-15 2010-08-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5244364B2 (ja) 2007-10-16 2013-07-24 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP2009158710A (ja) * 2007-12-26 2009-07-16 Renesas Technology Corp 半導体装置の製造方法
US7863112B2 (en) * 2008-01-08 2011-01-04 International Business Machines Corporation Method and structure to protect FETs from plasma damage during FEOL processing
JP2009260327A (ja) * 2008-03-26 2009-11-05 Advanced Lcd Technologies Development Center Co Ltd 薄膜半導体装置およびその製造方法
KR102014724B1 (ko) 2013-01-23 2019-08-27 삼성전자 주식회사 반도체 장치 및 그 제조 방법
DE102013106729A1 (de) * 2013-06-26 2014-12-31 Technische Universität Darmstadt Feldeffekttransistor-Anordnung
CN104681437A (zh) * 2013-11-26 2015-06-03 中芯国际集成电路制造(上海)有限公司 具有应变沟道的半导体器件及其制备方法
WO2024039396A1 (en) * 2022-08-16 2024-02-22 Microsoft Technology Licensing, Llc Method of fabricating a semiconductor device using masked deposition

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4782033A (en) * 1985-11-27 1988-11-01 Siemens Aktiengesellschaft Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate
FR2708142B1 (fr) * 1993-07-22 1995-08-18 Commissariat Energie Atomique Procédé de fabrication d'un transistor en technologie silicium sur isolant.
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
JP3497627B2 (ja) 1994-12-08 2004-02-16 株式会社東芝 半導体装置およびその製造方法
DE19544721C1 (de) 1995-11-30 1997-04-30 Siemens Ag Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens einem MOS-Transistor
KR100223483B1 (ko) * 1997-05-09 1999-10-15 윤종용 Soi 모오스 트랜지스터 소자 및 그의 제조 방법
JP3061004B2 (ja) * 1997-06-18 2000-07-10 日本電気株式会社 半導体装置
JP4022989B2 (ja) 1998-06-12 2007-12-19 ソニー株式会社 半導体装置及びその製造方法
WO2000001015A1 (fr) * 1998-06-30 2000-01-06 Sharp Kabushiki Kaisha Dispositif semi-conducteur et son procede de fabrication
JP2000156502A (ja) * 1998-09-21 2000-06-06 Texas Instr Inc <Ti> 集積回路及び方法
JP2000183355A (ja) * 1998-12-18 2000-06-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP2000223713A (ja) 1999-02-02 2000-08-11 Oki Electric Ind Co Ltd 半導体素子及びその製造方法
KR100349366B1 (ko) 1999-06-28 2002-08-21 주식회사 하이닉스반도체 에스오아이 소자 및 그의 제조방법
JP2001015756A (ja) * 1999-06-28 2001-01-19 Canon Inc 半導体装置
US6300172B1 (en) * 1999-10-01 2001-10-09 Chartered Semiconductor Manufacturing Ltd. Method of field isolation in silicon-on-insulator technology
US6204137B1 (en) * 2000-04-24 2001-03-20 Chartered Semiconductor Manufacturing, Ltd. Method to form transistors and local interconnects using a silicon nitride dummy gate technique
JP2001332730A (ja) 2000-05-18 2001-11-30 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
US6365445B1 (en) * 2001-05-01 2002-04-02 Advanced Micro Devices, Inc. Field effect transistor formed in SOI technology with semiconductor material having multiple thicknesses

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