JP5500771B2 - 半導体装置及びマイクロプロセッサ - Google Patents
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Description
本発明は絶縁表面に設けられた半導体層で形成される半導体装置に関し、特に、電界効果型トランジスタにおける微細化技術に関する。
電界効果型トランジスタの一種である薄膜トランジスタ（以下、「ＴＦＴ」ともいう。）の高性能化を達成するために、ゲート電極のソースとドレイン間の距離として表されるチャネル長を短くして微細化を図る方法が知られている。これは、トランジスタのチャネルを流れるキャリアの走行距離を短くして高速化を図ろうとするものである。
しかし、チャネル長を短くするとしきい値電圧の変化、弱反転状態におけるソースとドレイン間のリーク電流の増加など、いわゆる短チャネル効果と呼ばれる現象が顕在化する。そこで、チャネル形成領域の不純物濃度を増加させて、空乏層の広がりを抑制することにより短チャネル効果を抑制する方法が知られている。
例えば、ゲート電極を二層にし、下層の幅を上層よりも短くしてゲート容量を減少させ、短チャネル効果を抑制するＴＦＴが知られている（例えば、特許文献１参照）。
特開２００６−４１２６５号公報
しかしながら、集積回路を微細化するに当たって、ゲート電極を複雑な形状にすると、製造工程における困難性が増大する。シリコン薄膜をレーザ照射によって結晶化させた多結晶シリコンで形成される電界効果型トランジスタは、結晶粒界がランダムに形成され、結晶の面方位も不均一であることから、しきい値電圧が大きくばらついてしまう。さらに、半導体層を支持する基板が絶縁性であることから基板バイアスを印加できないといった構造上の欠点を有している。
本発明は、このような問題に鑑み、絶縁表面を有する基板に形成された電界効果型トランジスタの微細化と高性能化を実現することを目的とする。特に非晶質構造を有する半導体膜に熱又は光エネルギーを照射して結晶化させた半導体層にチャネル形成領域が形成される薄膜トランジスタの微細化と高性能化を実現することを目的とする。
本発明は、絶縁表面上の半導体層で素子を構成する所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体装置であって、該半導体層を厚さが５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍときわめて薄い半導体層で構成することを要旨とする。すなわち、このような半導体層に対し、厚さ２ｎｍ乃至２０ｎｍのゲート絶縁層と、ゲート電極を有し、チャネル長が該半導体層の厚さの１０倍以上４０倍未満であり、若しくはチャネル長が１００ｎｍ以上１０００ｎｍ未満である電界効果型トランジスタを備えた半導体装置である。
半導体層を薄膜化することにより、チャネル形成領域に添加される一導電型不純物濃度の影響を受けにくくなるように作用する。また、半導体層の薄膜化は、チャネル形成領域の全域を空乏層化するように作用する。
本発明によれば、半導体層を薄膜化し、チャネル長が該半導体層の厚さの１０倍以上４０倍未満の長さであり、若しくはチャネル長が１００ｎｍ以上１０００ｎｍ未満であるトランジスタとすることにより、短チャネル効果を抑制することができる。また、該トランジスタのしきい値電圧を小さくすることができる。それにより、半導体装置の低電圧駆動が可能となり低消費電力化を実現することができる。
本発明の実施の態様について図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
図１（Ａ）（Ｂ）は、本発明に係る半導体装置の主要な構成要素である電界効果型トランジスタの構成を示す。図１（Ａ）は電界効果型トランジスタのチャネル長方向の断面図であり、図１（Ｂ）はチャネル幅方向（チャネル長方向に対して垂直な方向）の断面図を示している。この電界効果型トランジスタは、絶縁表面を有する基板１０を用いて作製されている。絶縁表面を有する基板１０としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。
この絶縁表面を有する基板１０上に半導体層１４が設けられている。図１では基板１０と半導体層１４の間に下地絶縁層１２が形成された構成を示している。下地絶縁層１２は基板１０からのナトリウムなどによる半導体層１４の汚染を防ぐために設けている。従って、基板１０の材質として石英基板などを選択した場合には、下地絶縁層１２を省略することができる。
下地絶縁層１２としては、ＣＶＤ法若しくはスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、下地絶縁層１２を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。
半導体層１４は、単結晶半導体又は結晶性半導体で形成されたものを用いることが好ましい。例えば、スパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板１０の全面に形成された半導体膜を結晶化させた後、選択的にエッチングして半導体層１４を形成することができる。すなわち、素子分離の目的から、絶縁表面に島状の半導体層を形成し、該半導体層に一又は複数の不揮発性メモリ素子を形成することが好ましい。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体膜の結晶化法としては、レーザー結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。このようにして作製された結晶性半導体で形成される半導体層は、面方位が異なる複数の結晶領域を有している。それにより、チャネル長を半導体層の厚さの１０倍以上４０倍未満、若しくは１００ｎｍ以上１０００ｎｍ未満とする場合であっても、チャネル形成領域に複数の結晶粒が存在することによりトランジスタ特性のばらつきを抑えることができる。また、このような薄膜を形成するプロセスに換えて、絶縁表面に単結晶半導体層を設けたＳＯＩ基板を用いても良い。
半導体層１４の厚さは５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとする。半導体層を薄膜化することで、短チャネル効果を抑制することが可能となる。また、トランジスタのしきい値電圧を小さくすることが可能であり、低電圧駆動をすることができる。半導体層１４の端部には傾斜角（テーパー角）を設ける。その角度は４５度乃至９５度とすることが好ましい。この領域に半導体層１４の中央部と特性が異なる寄生トランジスタが形成されることによる影響を避けるため、その傾斜角は垂直に近い方が好ましい。
半導体層１４の端部には絶縁層２０が設けられている。この絶縁層２０は窒化シリコンを用い、半導体層１４の端部から下地絶縁層１２に連続的に設けることが好ましい。このような構造により、電界効果型トランジスタの製造工程において熱処理が行われることにより、半導体層１４の下端面から酸化膜が形成され所謂バーズビークが形成されるのを防ぐことができる。バーズビークは半導体層１４に外因性の応力を与え、電気的なストレスがたまりやすいので電界効果型トランジスタの特性に悪影響を与えるが、絶縁層２０を設けることによりその問題を解消することができる。
半導体層１４にはｐ型不純物が注入されていても良い。ｐ型不純物として、例えば硼素が用いられ、５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加されている。これは、トランジスタのしきい値電圧を制御するためであり、半導体層１４のチャネル形成領域に添加されることで有効に作用する。チャネル形成領域は後述するゲート電極２５と略一致する領域に形成され、半導体層１４の一対の第１不純物領域１８の間に位置する。
第１不純物領域１８はトランジスタにおいてソース領域及びドレイン領域として機能する領域である。第１不純物領域１８はｎ型不純物であるリン若しくはヒ素をピーク濃度で約１×１０２１ｃｍ−３程度となるように添加することで形成される。
半導体層１４上にはゲート絶縁層１６、ゲート電極２５が設けられている。ゲート絶縁層１６は２ｎｍ乃至２０ｎｍの厚さで形成する。ゲート絶縁層の薄膜化は、トランジスタを低電圧で高速に動作させるためである。
ゲート絶縁層１６は酸化シリコン層、若しくは酸化シリコン層と窒化シリコン層との積層構造を有する。ゲート絶縁層１６は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層１４を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層１６は、緻密で絶縁耐圧が高く信頼性に優れているためである。このゲート絶縁層１６は２ｎｍ乃至２０ｎｍ、好ましくは５ｎｍ乃至１０ｎｍの厚さに形成することが好ましい。チャネル長を１００ｎｍ以上１０００ｎｍ未満、代表的には２５０ｎｍ乃至６５０ｎｍとする場合、ゲート絶縁層１６は５ｎｍ乃至１５ｎｍの厚さに形成する。
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁膜を形成すると共に実用的な反応速度を得るためである。
このプラズマ処理により半導体層１４の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）でプラズマ処理を行う。また、プラズマ処理により窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。
図２にプラズマ処理を行うための装置の構成を示す。このプラズマ処理装置は、基板１０を配置するための支持台８８と、ガスを導入するためのガス供給部８４、ガスを排気するために真空ポンプに接続する排気口８６、アンテナ８０、誘電体板８２、プラズマ発生用のマイクロ波を供給するマイクロ波供給部９２を有している。また、支持台８８に温度制御部９０を設けることによって、基板１０の温度を制御することを可能としている。
以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部８４から供給するガスを選択すれば良い。
半導体層に酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部８４から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板１０は室温若しくは温度制御部９０により１００℃乃至５５０℃に加熱する。なお、基板１０と誘電体板８２との間隔は２０ｍｍ乃至８０ｍｍ（好ましくは２０ｍｍ乃至６０ｍｍ）とする。
次に、マイクロ波供給部９２からアンテナ８０にマイクロ波を供給する。そしてマイクロ波をアンテナ８０から誘電体板８２を通して処理室内に導入することによって、プラズマ９４を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法では、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化若しくは酸化と窒化の同時処理を行うことができる。
図１において、プラズマ処理により形成される好適なゲート絶縁層１６の一例は、酸素雰囲気下のプラズマ処理により半導体層１４の代表例としてのシリコン層の表面に３ｎｍ乃至６ｎｍの厚さで形成した酸化シリコン層と、その後窒素雰囲気下でその酸化シリコン層の表面を窒化して形成した窒化シリコン層との積層構造である。半導体層１４の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化膜を形成することができる。また、当該酸化膜をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃乃至１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、トランジスタのゲート絶縁層として信頼性の高い膜を形成することができる。
また、ゲート絶縁層１６として、高誘電率材料を用いても良い。ゲート絶縁層１６に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。高誘電率材料としては、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどを用いることができる。また、プラズマ処理による固相酸化により酸化シリコン層を形成しても良い。
ゲート電極２５は金属若しくは金属窒化物で形成することが好ましい。金属若しくは金属窒化物を用いることでゲート電極の空乏化を無くすことができ、トランジスタの電流駆動能力を高めることができる。
図１ではゲート電極２５の構成として、第１ゲート電極層２４及び第２ゲート電極層２６を積層した構成で例示している。第１ゲート電極層２４は金属窒化物で形成する。金属窒化物としては、窒化チタン、窒化タンタル、窒化タングステン、窒化クロム、窒化モリブデンなどを用いることができる。第２ゲート電極層２６は金属（好ましくは高融点金属）で形成する。金属としてはタングステン、チタン、モリブデン、タンタル、クロムなどを用いることができる。これらの金属は融点が高く、熱的に安定なのでトランジスタの製造工程で容易に扱うことができる。金属窒化物及び金属を用いて、スパッタリング法、電子ビーム蒸着法、有機金属ＣＶＤ法などを使って成膜することができる。
なお、極めて薄いゲート絶縁層１６を形成する場合、半導体層１４とゲート電極２５が交差する領域の段差部（半導体層１４の端部領域）でゲートリーク電流が増加する場合がある。これは形状起因によるところが大きく、ゲート絶縁層１６の膜厚の不均一性、ゲート電極層を成膜するときのダメージなどが原因となる。ゲート絶縁層１６を薄膜化する場合には、半導体層１４の側端部を被覆する絶縁層の厚さをゲート絶縁層１６の膜厚よりも厚くする事が好ましい。
図１（Ａ）（Ｂ）では、酸化シリコン、窒化シリコンなどを用いて側壁絶縁層２２を設けている。この側壁絶縁層２２を設けることにより、ゲート絶縁層１６の段差乗り越え部を、半導体層１４の外側に配置することができる。側壁絶縁層２２は半導体層１４を形成した後に、酸化シリコン膜又は窒化シリコン膜を堆積し、異方性エッチングにより加工することで自己整合的に形成することができる。また、側壁絶縁層２２を比誘電率が２．５以下の低誘電率材料で形成しても良い。低誘電率材料としては、ＣＶＤ法で作製される多孔質酸化シリコン、炭素若しくはフッ素含有酸化シリコンなどを用いることができる。側壁絶縁層２２を低誘電率材料で形成することで、膜厚を厚くした場合と同様な効果を得ることができる。
ゲート電極２５の側面にはサイドウオール絶縁層２８を窒化シリコン又は酸化シリコンで形成する。このサイドウオール絶縁層２８を利用して第２不純物領域１７を形成しても良い。第２不純物領域１７は低濃度ドレインとして機能するように第１不純物領域１８よりも低濃度に一導電型不純物を添加する。
パッシベーション層３０は窒化シリコンで形成する。ソース及びドレインに接続する配線３８を形成するために、層間絶縁層３２はＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜を形成してリフローにより平坦化させる。また、ＴＥＯＳ（テトラエトキシシラン）を用いて酸化シリコン膜を形成し化学的機械研磨処理によって平坦化しても良い。層間絶縁層３２にコンタクトホールを形成し、バリアメタル３４としてチタン膜若しくは窒化チタン膜を形成する。コンタクトホールには六フッ化タングステンを用いＣＶＤ法でコンタクトプラグ３６を形成する。配線３８はアルミニウム若しくはアルミニウム合金をバリアメタル膜で挟んだ３層構造で形成し、上層と下層のバリアメタル膜はモリブデン、クロム、チタンなどの金属膜で形成する。次いで、配線３８上にパッシベーション層４０を形成する。
図１で示すように、半導体層の膜厚を１０ｎｍ乃至２５ｎｍと薄膜化し、ゲート絶縁層の厚さを２ｎｍ乃至２０ｎｍとし、チャネル長が該半導体層の厚さの１０倍以上４０倍未満とし、若しくはチャネル長が１００ｎｍ以上１０００ｎｍ未満、代表的には２５０ｎｍ乃至６５０ｎｍの電界効果型トランジスタとすることにより、短チャネル効果を抑制することができる。また、該トランジスタのしきい値電圧を小さくすることができる。すなわち、しきい値電圧が０．０１Ｖ以上０．６２Ｖ未満であって、サブスレッショルド値が６０ｍＶ／ｄｅｃａｄｅ以上１００ｍＶ／ｄｅｃａｄｅ未満である電界効果型トランジスタを得ることができる。
以下に、電界効果型トランジスタの半導体層を薄膜化し、チャネル形成領域の一導電型不純物濃度を規定の範囲とすることにより、短チャネル効果が抑制されることを示す。また、該トランジスタの閾値電圧を下げることができることを示す。計算には、ｓｙｎｏｐｓｙｓ社製ＴＣＡＤソフト、Ｓｅｎｔａｕｒｕｓを用いた。
図３は理論計算に用いたｎ型電界効果型トランジスタの断面図である。図３の符号は、基板１０１、ソース領域１０２、ドレイン領域１０３、チャネル形成領域１０４、ゲート絶縁層１０５、ソース電極１０６、ドレイン電極１０７、ゲート電極１０８である。計算に用いた条件は次の通りである。基板１０１とゲート絶縁層１０５の材質は酸化シリコン（ＳｉＯ２）とした。ゲート絶縁層１０５の膜厚は１０ｎｍ、チャネル形成領域１０４のシリコン膜厚は２０ｎｍ、３０ｎｍおよび５０ｎｍの３種類について計算を行った。チャネル長は０．１μｍ〜１．０μｍの範囲で計算を行った。チャネル形成領域１０４はｐ型導電型を付与する不純物元素の濃度を１×１０１６〜１×１０１８ｃｍ−３の濃度範囲で計算を行った。ソース電位は０Ｖ、ドレイン電位は０．１Ｖ、ゲート電位は−３Ｖから＋３Ｖで計算を行った。
図４はｎ型電界効果型トランジスタのゲート電圧−ドレイン電流特性から求めたしきい値電圧を示している。図４（Ａ）〜（Ｃ）で示すグラフにおいて、横軸はチャネル長、縦軸はチャネル長１μｍのしきい値電圧を基準とした時のしきい値電圧の変化量である。また、図４（Ａ）はチャネル形成領域１０４のｐ型導電型を付与する不純物元素が１×１０１６ｃｍ−３の濃度、図４（Ｂ）は該不純物元素が１×１０１７ｃｍ−３の濃度、図４（Ｃ）は該不純物元素が１×１０１８ｃｍ−３の濃度の計算結果である。この結果から、チャネル形成領域１０４の膜厚を薄くすることにより、チャネル長が０．１μｍ〜０．５μｍで生じるしきい値電圧のマイナスシフトが減少していることが分かる。
図５（Ａ）〜（Ｃ）はｎ型電界効果型トランジスタのゲート電圧−ドレイン電流特性から求めたサブスレッショルド値を示している。図の横軸はチャネル長、縦軸はサブスレッショルド値を示している。また、図５（Ａ）はチャネル形成領域１０４のｐ型を付与する不純物元素が１×１０１６ｃｍ−３の濃度、図５（Ｂ）は該不純物元素が１×１０１７ｃｍ−３の濃度、図５（Ｃ）は該不純物元素が１×１０１８ｃｍ−３の濃度の計算結果である。この結果から、チャネル形成領域１０４の膜厚を薄くすることにより、チャネル長に依らずサブスレッショルド値が減少する。チャネル形成領域１０４の不純物元素が１×１０１８ｃｍ−３の濃度ではチャネル形成領域１０４の膜厚が５０ｎｍではサブスレッショルド値が増加している。これは、チャネル形成領域１０４の不純物濃度が高く部分空乏型になっているためである。また、チャネル長が０．１μｍ〜０．５μｍで生じているサブスレッショルド値の上昇は、チャネル形成領域１０４の膜厚を薄くすることにより、抑えられることが分かる。チャネル形成領域１０４の不純物濃度を１×１０１８ｃｍ−３まで上げることにより、さらにサブスレッショルド値の上昇を抑えられていることが分かる。サブスレッショルド値が小さくなっているため、ゲート電圧０Ｖでのソース−ドレイン間に流れる電流を抑えつつ、しきい値電圧を下げることができる。
チャネル形成領域１０４の膜厚を薄くすることにより、チャネル長が０．１μｍ〜０．５μｍというチャネル長が短い領域でのしきい値電圧のマイナスシフトの抑制、および、サブスレッショルド値の上昇の抑制が計れることが、理論計算から示された。以下に、それらの理由について説明する。チャネル形成領域１０４の膜厚が厚いとチャネル長が短い場合には、ソース−ドレイン間の電界の影響により、ゲート電圧がしきい値電圧以下のサブスレッショルド領域でチャネル形成領域１０４中の下側（基板に近い側）を電流が流れる。そのため、サブスレッショルド値が上昇し、しきい値電圧が低下する。チャネル形成領域１０４の膜厚を薄くすることにより、チャネル形成領域１０４中の下側の電流が流れる経路が遮断されるために、漏れ電流が抑えられる。そのため、サブスレッショルド値の上昇が抑えられ、しきい値電圧の低下も抑えられる。そのため、チャネル形成領域１０４の膜厚を薄くすることにより、チャネル長の短い領域でのしきい値電圧のマイナスシフトが抑えられ、かつ、サブスレッショルド値が小さい電界効果型トランジスタを作製することができる。
次いで、図１に示す電界効果型トランジスタの作製方法について図６（Ａ）〜（Ｆ）を参照して説明する。
図６（Ａ）では、基板１０上に下地絶縁層１２を形成する。半導体層１４は、スパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって非晶質シリコン膜を堆積した後、連続発振又はパルス発振のレーザ光を照射して結晶化させた結晶性半導体で形成される。半導体層１４の膜厚は５ｎｍ乃至３０ｎｍであり、好ましくは１０ｎｍ乃至２５ｎｍとする。膜厚をこの範囲に設定するには、非晶質シリコン膜の膜厚を前記範囲内として堆積した後結晶化させても良いし、５０ｎｍ乃至１５０ｎｍの非晶質シリコン膜を結晶化させた後、エッチング又は研削研磨加工により薄膜化しても良い。
半導体層１４にはしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を添加する。例えば、ｐ型不純物として硼素を５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加する。
半導体層１４の端部は傾斜角（テーパー角）が付くように加工することが好ましい。次の工程で半導体層１４をプラズマ処理により窒化するときに、端部領域における窒化膜厚の減少を避けるためである。
図６（Ｂ）は半導体層１４の表面をプラズマ処理により窒化して絶縁層２０を形成する工程である。この工程は、半導体層１４を保護するためであり、半導体層１４の下端面にバーズビークが形成されるのを防ぐためである。バーズビークは半導体層１４に外因性の応力を与え、電気的なストレスがたまりやすいので電界効果型トランジスタの特性に悪影響を与えるが、絶縁層２０を設けることにより半導体層１４が歪むことを防ぐことができる。絶縁層２０の厚さは１ｎｍ乃至５ｎｍとする。
プラズマ処理による固相窒化処理は、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマで行うことが好ましい。プラズマ処理により窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。この場合、半導体層１４の表面と、下地絶縁層１２の表面が窒化されることとなる。
その後、図６（Ｃ）で示すように、半導体層１４が埋め込まれるように絶縁膜を形成し、異方性エッチングにより半導体層１４の側面側に側壁絶縁層２２が形成されるように加工する。側壁絶縁層２２は、酸化シリコン又は窒化シリコンで形成するが、その他にも比誘電率が２．５以下の低誘電率材料で形成しても良い。低誘電率材料としては、多孔質酸化シリコン、炭素若しくはフッ素含有酸化シリコンなどを用いることができる。
側壁絶縁層２２を形成した後、図６（Ｄ）で示すように、半導体層１４の上面にある絶縁層２０をエッチングにより除去する。エッチング条件は適宜設定すれば良い。例えば、エッチングガスとしてＣＦ４とＯ２を用い、絶縁層２０をエッチングする。さらに、半導体層１４との選択比を高めるために、エッチングガスをＣＨＦ３に切り替えてエッチングすると良い。また、図６（Ｃ）で示す側壁絶縁層２２を形成するエッチングと、絶縁層２０を除去するエッチングを同時に行っても良い。例えば、酸化シリコンと窒化シリコンのエッチング速度がほぼ等しいエッチングガスとしてＣＨＦ３を用いて異方性エッチングすれば、図６（Ｄ）に示すように、側壁絶縁層２２とそれに重なる絶縁層２０を残存させることができる。
半導体層１４の端部に、絶縁層２０とこの側壁絶縁層２２によるなだらかな段差構造を設けることにより、ゲート絶縁層１６の段差乗り越え部を、半導体層１４の外側に配置することができる。
図６（Ｅ）は、ゲート絶縁層１６及びゲート電極２５を形成する工程を示している。ゲート絶縁層１６は２ｎｍ乃至２０ｎｍの厚さで形成する。ゲート絶縁層１６として、酸化シリコンの他、高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。高誘電率材料としては、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどを用いることができる。
ゲート電極２５は金属若しくは金属窒化物で形成することが好ましい。金属若しくは金属窒化物を用いることでゲート電極の空乏化を無くすことができ、トランジスタの電流駆動能力を高めることができる。第１ゲート電極層２４は金属窒化物で形成する。金属窒化物としては、窒化チタン、窒化タンタル、窒化タングステン、窒化クロム、窒化モリブデンなどを用いることができる。第２ゲート電極層２６は金属（好ましくは高融点金属）で形成する。金属としてはタングステン、チタン、モリブデン、タンタル、クロムなどを用いることができる。これらの金属は融点が高く、熱的に安定なのでトランジスタの製造工程で容易に扱うことができる。金属窒化物及び金属を用いて、スパッタリング法、電子ビーム蒸着法、有機金属ＣＶＤ法などを使って成膜する。
この状態で、ゲート電極２５をマスクとして、第２不純物領域１７を形成する。ｎチャネル型の電界効果型トランジスタの場合には、第２不純物領域１７は低濃度ドレインとして機能するようにリンなどのｎ型不純物を添加する。
図６（Ｆ）では、ゲート電極２５の側面にはサイドウオール絶縁層２８を窒化シリコン又は酸化シリコンで形成する工程を示す。サイドウオール絶縁層２８は、窒化シリコン膜又は酸化シリコン膜をＣＶＤ法で堆積してゲート電極２５を埋め込み、異方性エッチングによってゲート電極２５の側面に絶縁層（側壁）が残るように加工する。このサイドウオール絶縁層２８をマスクとしてソース領域及びドレイン領域を形成する第１不純物領域１８を形成する。
その後、パッシベーション層、層間絶縁層、配線を形成することにより、図１で示す電界効果型トランジスタを得ることができる。
次いで、素子分離構造として複数の半導体層の間に絶縁層を埋め込んだ構成の半導体装置について図７と図８を参照して説明する。
図７（Ａ）において、基板１０上に下地絶縁層１２、半導体層１４を形成する。半導体層１４上には、素子形成領域に合わせて窒化シリコン層１１、酸化シリコン層１３を形成する。酸化シリコン層１３は、素子分離のために半導体層１４をエッチングするときのハードマスクとして用いる。窒化シリコン層１１はエッチングストッパーである。
半導体層１４の膜厚は５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとする。膜厚をこの範囲に設定するには、非晶質シリコン膜の膜厚を前記範囲内として堆積した後結晶化させても良いし、５０ｎｍ乃至１５０ｎｍの非晶質シリコン膜を結晶化させた後、エッチング又は研削研磨加工により薄膜化しても良い。半導体層１４にはしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を添加する。例えば、ｐ型不純物として硼素を５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加しても良い。
図７（Ｂ）は、酸化シリコン層１３をマスクとして半導体層１４、下地絶縁層１２をエッチングする工程である。半導体層１４及び下地絶縁層１２の露出した端面に対してプラズマ処理を行って窒化する。この窒化処理により、少なくとも半導体層１４の周辺端部には窒化シリコン層１５が形成される。窒化シリコン層１５は絶縁性であり、半導体層１４の端面でリーク電流が流れるのを防止する効果がある。また、耐酸化作用があるので、半導体層１４と下地絶縁層１２との間に、半導体層１４の端面から酸化膜が成長してバーズビークが形成されるのを防ぐことができる。
図７（Ｃ）は、素子分離絶縁層１９を堆積する工程である。素子分離絶縁層１９としてＴＥＯＳを用いて酸化シリコン膜をＣＶＤ法で堆積する。素子分離絶縁層１９は半導体層１４が埋め込まれるように厚く堆積する。
図７（Ｄ）は窒化シリコン層１１が露出するまで素子分離絶縁層１９を除去する工程を示している。この除去工程は、ドライエッチングによって行うこともできるし、化学的機械研磨処理によって行っても良い。窒化シリコン層１１はエッチングストッパーとなる。素子分離絶縁層１９は半導体層１４の周囲に設けられ、半導体層１４の間に埋め込まれるように残存する。窒化シリコン層１１はその後除去する。
図７（Ｅ）において、半導体層１４が露出した後、図６（Ｅ）、（Ｆ）と同様にしてゲート絶縁層１６、ゲート電極２５、サイドウオール絶縁層２８を形成し、第１不純物領域１８、第２不純物領域１７を形成する。絶縁層２７は窒化シリコンで形成し、ゲート電極２５をエッチングするときのハードマスクとして用いる。
図８（Ａ）において、層間絶縁層３２を形成する。層間絶縁層３２はＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜を形成してリフローにより平坦化させる。また、ＴＥＯＳ（テトラエトキシシラン）を用いて酸化シリコン膜を形成し化学的機械研磨処理によって平坦化しても良い。平坦化処理においてゲート電極２５上の絶縁層２７はエッチングストッパーとして機能する。層間絶縁層３２にはコンタクトホール３３を形成する。コンタクトホール３３は、サイドウオール絶縁層２８を利用してセルフアラインコンタクトの構成となっている。
その後、図８（Ｂ）で示すように、六フッ化タングステンを用いＣＶＤ法でコンタクトプラグ３６を形成する。絶縁層４１を形成し、コンタクトプラグ３６に合わせて開口を形成して配線３８を設ける。配線３８はアルミニウム若しくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜を形成する。
このように、半導体層の厚さを５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとした場合であって、チャネル長が該半導体層の厚さの１０倍以上４０倍未満とし、若しくはチャネル長が１００ｎｍ以上１０００ｎｍ未満の電界効果型トランジスタで構成され、素子分離構造として素子分離絶縁層１９を用いた集積回路を形成することができる。
図９は本発明に係る半導体装置を用いたマイクロプロセッサ５０の一例を示す。このマイクロプロセッサ５０は、上記したように、絶縁表面に形成され、半導体層の厚さが５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍであって、チャネル長が該半導体層の厚さの１０倍以上４０倍未満のであり、若しくはチャネル長が１００ｎｍ以上１０００ｎｍ未満である電界効果型トランジスタで構成されている。
このマイクロプロセッサ５０は、演算回路５１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部５４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ５９（ＲＯＭ）、及びメモリインターフェース６０（ＲＯＭ Ｉ／Ｆ）を有している。また読み出し専用メモリ５９及びメモリインターフェース６０は、別チップに設けても良い。
バスインターフェース５８を介してマイクロプロセッサ５０に入力された命令は、命令解析部５３に入力され、デコードされた後、演算回路制御部５２、割り込み制御部５４、レジスタ制御部５７、タイミング制御部５５に入力される。演算回路制御部５２、割り込み制御部５４、レジスタ制御部５７、タイミング制御部５５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路制御部５２は、演算回路５１の動作を制御するための信号を生成する。また、割り込み制御部５４は、マイクロプロセッサ５０のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部５７は、レジスタ５６のアドレスを生成し、マイクロプロセッサの状態に応じてレジスタ５６の読み出しや書き込みを行う。
またタイミング制御部５５は、演算回路５１、演算回路制御部５２、命令解析部５３、割り込み制御部５４、レジスタ制御部５７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部５５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
なお、図９に示すマイクロプロセッサ５０は、その構成を簡略化して示した一例にすぎず、実際のマイクロプロセッサはその用途によって多種多様な構成を有している。
本発明によれば、半導体層を薄膜化したことにより、しきい値電圧の変化量が減少しサブスレッショルド値が抑制されるので低電圧で駆動できる。また、半導体層とゲート電極が交差する領域の段差部（半導体層の端部領域）においてゲートリーク電流を低減することができる。これらにより半導体装置の低消費電力化を実現することができる。
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１０を参照して説明する。
図１０は無線通信により外部装置と信号の送受信を行って動作する半導体装置１１０のブロック図を示している。この半導体装置１１０はアナログ回路部１３０とデジタル回路部１３２を有している。アナログ回路部１３０として、共振容量を有する共振回路１２８、整流回路１１８、定電圧回路１２０、リセット回路１２６、発振回路１２４、復調回路１１６、変調回路１１４と、電源管理回路１５０を有している。デジタル回路部１３２は、ＲＦインターフェース１３４、制御レジスタ１３６、クロックコントローラ１３８、インターフェース１４０（ＣＰＵインターフェース）、中央処理ユニット１４２（ＣＰＵ）、ランダムアクセスメモリ１４４（ＲＡＭ）、読み出し専用メモリ１４６（ＲＯＭ）を有している。
このような構成の半導体装置１１０の動作は概略以下の通りである。アンテナ１１２が受信した信号は共振回路１２８により誘導起電力を生じる。誘導起電力は、整流回路１１８を経て容量部１２２に充電される。この容量部１２２はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部１２２は半導体装置１１０と一体形成されている必要はなく、別部品として半導体装置１１０を構成する絶縁表面を有する基板に取り付けられていれば良い。
リセット回路１２６は、デジタル回路部１３２をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路１２４は、定電圧回路１２０により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路１１６は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路１１４は、振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路１１４は、共振回路１２８の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ１３８は、電源電圧又は中央処理ユニット１４２における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路１５０が行っている。
アンテナ１１２から半導体装置１１０に入力された信号は復調回路１１６で復調された後、ＲＦインターフェース１３４で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ１３６に格納される。制御コマンドには、読み出し専用メモリ１４６に記憶されているデータの読み出し、ランダムアクセスメモリ１４４へのデータの書き込み、中央処理ユニット１４２への演算命令などが含まれている。中央処理ユニット１４２は、インターフェース１４０を介して読み出し専用メモリ１４６、ランダムアクセスメモリ１４４、制御レジスタ１３６にアクセスする。インターフェース１４０は、中央処理ユニット１４２が要求するアドレスより、読み出し専用メモリ１４６、ランダムアクセスメモリ１４４、制御レジスタ１３６のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット１４２の演算方式は、読み出し専用メモリ１４６にＯＳ（オペレーティングシステム）を記憶させておいて、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット１４２が実行する方式を適用することができる。
半導体装置１１０の動作に必要な電力を供給する容量部１２２の容量を大きくすることにより、安定した動作を確保することができる。また、容量部１２２の容量増加には限界がある。そこで、本発明のように半導体層の薄膜化により、しきい値電圧及びサブスレッショルド値を小さくして低電圧で駆動可能とすることにより、低消費電力化を図ることは有効である。
１０ 基板
１１ 窒化シリコン層
１２ 下地絶縁層
１３ 酸化シリコン層
１４ 半導体層
１５ 窒化シリコン層
１６ ゲート絶縁層
１７ 第２不純物領域
１８ 第１不純物領域
１９ 素子分離絶縁層
２０ 絶縁層
２２ 側壁絶縁層
２４ 第１ゲート電極層
２５ ゲート電極
２６ 第２ゲート電極層
２７ 絶縁層
２８ サイドウオール絶縁層
３０ パッシベーション層
３２ 層間絶縁層
３３ コンタクトホール
３４ バリアメタル
３６ コンタクトプラグ
３８ 配線
４０ パッシベーション層
４１ 絶縁層
５０ マイクロプロセッサ
５１ 演算回路
５２ 演算回路制御部
５３ 命令解析部
５４ 割り込み制御部
５５ タイミング制御部
５６ レジスタ
５７ レジスタ制御部
５８ バスインターフェース
５９ 読み出し専用メモリ
６０ メモリインターフェース
８０ アンテナ
８２ 誘電体板
８４ ガス供給部
８６ 排気口
８８ 支持台
９０ 温度制御部
９２ マイクロ波供給部
９４ プラズマ
１０１ 基板
１０２ ソース領域
１０３ ドレイン領域
１０４ チャネル形成領域
１０５ ゲート絶縁層
１０６ ソース電極
１０７ ドレイン電極
１０８ ゲート電極
１１０ 半導体装置
１１２ アンテナ
１１４ 変調回路
１１６ 復調回路
１１８ 整流回路
１２０ 定電圧回路
１２２ 容量部
１２４ 発振回路
１２６ リセット回路
１２８ 共振回路
１３０ アナログ回路部
１３２ デジタル回路部
１３４ ＲＦインターフェース
１３６ 制御レジスタ
１３８ クロックコントローラ
１４０ インターフェース
１４２ 中央処理ユニット
１４４ ランダムアクセスメモリ
１４６ 読み出し専用メモリ
１５０ 電源管理回路
１１ 窒化シリコン層
１２ 下地絶縁層
１３ 酸化シリコン層
１４ 半導体層
１５ 窒化シリコン層
１６ ゲート絶縁層
１７ 第２不純物領域
１８ 第１不純物領域
１９ 素子分離絶縁層
２０ 絶縁層
２２ 側壁絶縁層
２４ 第１ゲート電極層
２５ ゲート電極
２６ 第２ゲート電極層
２７ 絶縁層
２８ サイドウオール絶縁層
３０ パッシベーション層
３２ 層間絶縁層
３３ コンタクトホール
３４ バリアメタル
３６ コンタクトプラグ
３８ 配線
４０ パッシベーション層
４１ 絶縁層
５０ マイクロプロセッサ
５１ 演算回路
５２ 演算回路制御部
５３ 命令解析部
５４ 割り込み制御部
５５ タイミング制御部
５６ レジスタ
５７ レジスタ制御部
５８ バスインターフェース
５９ 読み出し専用メモリ
６０ メモリインターフェース
８０ アンテナ
８２ 誘電体板
８４ ガス供給部
８６ 排気口
８８ 支持台
９０ 温度制御部
９２ マイクロ波供給部
９４ プラズマ
１０１ 基板
１０２ ソース領域
１０３ ドレイン領域
１０４ チャネル形成領域
１０５ ゲート絶縁層
１０６ ソース電極
１０７ ドレイン電極
１０８ ゲート電極
１１０ 半導体装置
１１２ アンテナ
１１４ 変調回路
１１６ 復調回路
１１８ 整流回路
１２０ 定電圧回路
１２２ 容量部
１２４ 発振回路
１２６ リセット回路
１２８ 共振回路
１３０ アナログ回路部
１３２ デジタル回路部
１３４ ＲＦインターフェース
１３６ 制御レジスタ
１３８ クロックコントローラ
１４０ インターフェース
１４２ 中央処理ユニット
１４４ ランダムアクセスメモリ
１４６ 読み出し専用メモリ
１５０ 電源管理回路
Claims (4)
- 絶縁層上の半導体層と、
前記半導体層上のゲート絶縁層と、
前記ゲート絶縁層上のゲート電極と、を有し、
前記半導体層の厚さは、１０ｎｍ乃至２５ｎｍであり、
前記ゲート絶縁層の厚さは、２ｎｍ乃至２０ｎｍであり、
前記半導体層はチャネル形成領域を有し、前記チャネル形成領域のチャネル長は、１００ｎｍ以上１０００ｎｍ未満であり、
前記半導体層の端部は、４５度乃至９５度（但し、９０度を除く）のテーパー角を有し、
前記半導体層の端部及び前記絶縁層と接している窒化シリコン層を有し、
前記絶縁層は、前記半導体層と重なる第１の領域と、第２の領域と、前記第１の領域と第２の領域との間の第３の領域とを有し、
前記第２の領域の膜厚は、前記第１の領域の膜厚よりも小さく、
前記第３の領域はテーパー角を有し、
前記窒化シリコン層は、前記半導体層の端部、前記第２の領域、及び前記第３の領域と連続的に接するように設けられていることを特徴とする半導体装置。 - 請求項１において、
前記ゲート絶縁層は、酸化シリコン層、又は酸化シリコン層と窒化シリコン層との積層を有することを特徴とする半導体装置。 - 請求項１又は２において、
前記ゲート電極は、金属窒化物を含む第１層と、金属を含む第２層とを有することを特徴とする半導体装置。 - 請求項１乃至３のいずれか一項に記載の半導体装置を用いることを特徴とするマイクロプロセッサ。
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