JP4628032B2

JP4628032B2 - 半導体装置及びその作製方法

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Publication number: JP4628032B2
Application number: JP2004220500A
Authority: JP
Inventors: 敦生磯部; 暁斉藤; 良信浅見
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-07-28
Filing date: 2004-07-28
Publication date: 2011-02-09
Anticipated expiration: 2024-07-28
Also published as: JP2006041265A

Description

本発明は薄膜トランジスタ（以下、（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ（ＴＦＴ）という）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネル、ＥＬ（エレクトロルミネッセンス）表示装置、ＥＣ表示装置等に代表される電気光学装置に関する。またＴＦＴを用いて形成された、処理速度を向上させるための電気装置、例えば中央処理装置（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ（ＣＰＵ））、及びその作製方法に関する。さらにこれら電気光学装置、電気機器を部品として搭載した電子機器に関する。

近年、絶縁表面を有する基板上に形成された半導体膜を用いて薄膜トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成した装置の開発が進んでいる。

このようなＴＦＴにおいて高速駆動を行うためには、ＴＦＴの微細化及び高集積化が求められている。しかし微細化の進展に伴い、様々な要因がＴＦＴの高速駆動を阻む原因となっている。例えば、ゲート電極、ゲート絶縁膜及び活性層との間で形成される寄生容量（以下「ゲート容量」と呼ぶ）が、ＴＦＴの駆動速度の高速化を阻む原因となってしまっている。

さらに微細化に伴って、ゲート長（ゲート電極の幅）が短くなるにつれてソース電極とドレイン電極が近づくと、活性層が伝導性の高い半導体であるため、ゲートを閉じていてもソース領域とドレイン領域の間でリーク電流が流れてしまう現象、すなわち短チャネル効果が生じてしまう。

このような短チャネル効果を抑制するために、例えばＭＯＳトランジスタを用いる場合には次のような技術が用いられる。

例えば、ノッチゲート電極を用いるポケット注入技術が用いられている（例えば特許文献１、特許文献２及び非特許文献１参照）。

特開２００３−１７９２２７号公報特許第３０２８１１４号公報Ｓ．Ｐｉｄｉｎｅｔａｌ．，２００１ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐ．３５−３６（２００１）．

またＴＦＴを用いた回路において、ゲート電極とゲート配線を一体形成している場合、微細なＴＦＴではゲート配線が配線抵抗として高抵抗となり、ＴＦＴの高速駆動を阻む原因となる。そのため、ＴＦＴの作製工程の中で、必要であればゲート電極とゲート配線を別々に形成することが必要となる。

図２には従来のゲート電極とゲート配線を一体形成している場合のＴＦＴの上面図を示す。半導体膜１００上にはゲート絶縁膜を介して、電極と配線が一体形成されたゲート配線１１１が形成される。このような構造においては、ＴＦＴが微細になるほどゲート配線の抵抗がＴＦＴの駆動速度に影響してしまう。

しかし、ゲート配線を低抵抗化するためにゲート電極とゲート配線を別々に形成すると、ＴＦＴにより形成された回路面積が大きくなるという問題があった。そのため回路面積を小さくするには、ゲート容量はなるべく小さくし、かつ、ゲート線を低抵抗に保つ必要がある。

また回路面積を小さくするためにＴＦＴ構造をより微細化すると、ソース電極とドレイン電極が近づき短チャネル効果が起こりやすくなる。短チャネル効果によりリーク電流が増大してしまうと、ＴＦＴの駆動速度が遅くなってしまう。従ってＴＦＴを高速駆動させるためには、この短チャネル効果を抑制する必要がある。

本発明において、ゲート電極を２層以上の積層構造にし、ゲート電極の下層を等方的エッチングによりその幅を減少させる。これにより、ゲート容量を減少させ、短チャネル効果を抑制することができる。

図１において、１００は半導体膜、１０１はゲート絶縁膜、１０２は第１層（下層）ゲート電極、１０３は第２層（上層）ゲート電極、１０４はサイドウォールである。第１層ゲート電極１０２及び第２層ゲート電極１０３は、図３に示されるように、半導体膜１００が存在しない領域で、ゲート配線１１０と電気的に接続されている。なお図３の点線Ａ−Ａ’での断面図が図１である。

図１及び図３に示されるように、第１層ゲート電極１０２の幅を第２層ゲート電極１０３の幅より小さくすることにより、第１層ゲート電極１０２と半導体膜１００がオーバーラップする面積を小さくすることができる。このとき、電流輸送は第２層ゲート電極１０３の方が支配的であるので、抵抗上昇はほとんど起きない。

第１層ゲート電極１０２と半導体膜１００のオーバーラップする面積が小さくなるため、ゲート容量を減少させ、短チャネル効果を抑制することができる。またゲート電極とゲート配線を別々に形成するので、回路面積を小さくすることができる。

図１において、第２層ゲート電極１０３のゲート長をＬ₂、第１層ゲート電極１０２のゲート長をＬ₁、第１層ゲート電極１０２の膜厚をｄ１、ゲート絶縁膜１０１の膜厚をｄ０とすると、ゲート容量は式１に示す値に減少させることができる。ＴＦＴの駆動速度はゲート容量に反比例するため、本発明の構成により駆動速度を高めることが可能となる。

図１に示されるように、第１層ゲート電極１０２の端部は、第２層ゲート電極１０３の端部よりも長さＬｃだけ短くなっている。本明細書では長さＬｃをアンダーカット長Ｌｃと呼ぶことにする。アンダーカット長Ｌｃは長すぎると第２層ゲート電極１０３が剥離してしまうこととなり、また短すぎるとゲート容量減少、短チャネル効果抑制という効果が得られない。

本発明は、
基板上に下地膜を形成し、
前記下地膜上に半導体膜を形成し、
前記半導体膜上に絶縁膜を介して第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
第２の導電膜をエッチングして第２層ゲート電極を形成し、
第１の導電膜をエッチングして第１層ゲート電極を形成し、
前記第１層ゲート電極の幅は前記第２層ゲート電極の幅より小さく、
前記第１層ゲート電極及び前記第２層ゲート電極の側面を覆って、サイドウォールを形成し、
前記半導体膜中の、前記第１層ゲート電極の下の領域にチャネル形成領域を形成し、
前記半導体膜中の、前記サイドウォールの下の領域に低濃度不純物領域を形成し、
前記半導体膜中の、前記第１層ゲート電極、前記第２層ゲート電極及び前記サイドウォールの形成されない領域にソース領域又はドレイン領域を形成することを特徴とする半導体装置の作製方法に関するものである。

本発明は、
基板上に下地膜を形成し、
前記下地膜上に半導体膜を形成し、
前記半導体膜上に絶縁膜を介して第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
第２の導電膜を異方性エッチングでエッチングすることにより、第２層ゲート電極を形成し、
第１の導電膜を等方性エッチングでエッチングすることにより、第１層ゲート電極を形成し、
前記第１層ゲート電極の幅は前記第２層ゲート電極の幅より小さく、かつ前記第１層ゲート電極の一方の端部と前記第２層ゲート電極の一方の端部は一致しており、
前記第１層ゲート電極及び前記第２層ゲート電極の側面を覆って、サイドウォールを形成し、
前記半導体膜中の、前記第１層ゲート電極の下の領域にチャネル形成領域を形成し、
前記半導体膜中の、前記サイドウォールの下の領域に低濃度不純物領域を形成し、
前記半導体膜中の、前記第１層ゲート電極、前記第２層ゲート電極及び前記サイドウォールの形成されない領域にソース領域又はドレイン領域を形成し、
前記第１層ゲート電極の他方の端部と前記第２層ゲート電極の他方の端部の間で、前記低濃度不純物領域と前記チャネル形成領域の間に、オフセット領域が形成されることを特徴とする半導体装置の作製方法に関するものである。

本発明において、
前記第１の導電膜は、シリコン（Ｓｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、アルミニウム（Ａｌ）膜、チタン（Ｔｉ）膜、窒化タンタル（ＴａＮ）膜のいずれか１つである。

本発明において、
前記第２の導電膜は、タングステン（Ｗ）膜、アルミニウム（Ａｌ）膜、モリブデン（Ｍｏ）膜、窒化タンタル（ＴａＮ）膜のいずれか１つである。

本発明において、
前記第１の導電膜と前記第２の導電膜の組み合わせは、シリコン（Ｓｉ）膜とタングステン（Ｗ）膜、タングステン（Ｗ）膜とアルミニウム（Ａｌ）膜、モリブデン（Ｍｏ）膜とアルミニウム（Ａｌ）膜、アルミニウム（Ａｌ）膜とタングステン（Ｗ）膜、アルミニウム（Ａｌ）とモリブデン（Ｍｏ）膜、チタン（Ｔｉ）膜とタングステン（Ｗ）膜、タングステン（Ｗ）膜と窒化タンタル（ＴａＮ）膜、窒化タンタル（ＴａＮ）膜とアルミニウム（Ａｌ）膜、窒化タンタル（ＴａＮ）膜とタングステン（Ｗ）膜のいずれか１つである。

本発明において、
前記等方性エッチングに用いられるエッチングガスは、
前記第１の導電膜と第２の導電膜の組み合わせが、シリコン（Ｓｉ）膜とタングステン（Ｗ）膜では、ＣＦ₄とＯ₂の混合ガス、
前記第１の導電膜と第２の導電膜の組み合わせが、タングステン（Ｗ）膜とアルミニウム（Ａｌ）膜では、ＣＦ₄とＯ₂の混合ガス、ＳＦ₆とＨｅの混合ガス、又はＣＦ₄、Ｃｌ₂及びＯ₂の混合ガス、
前記第１の導電膜と第２の導電膜の組み合わせが、モリブデン（Ｍｏ）膜とアルミニウム（Ａｌ）膜では、ＣＦ₄とＯ₂の混合ガス、又はＳＦ₆とＨｅの混合ガス、
前記第１の導電膜と第２の導電膜の組み合わせが、アルミニウム（Ａｌ）膜とタングステン（Ｗ）膜、アルミニウム（Ａｌ）膜とモリブデン（Ｍｏ）膜、又はチタン（Ｔｉ）膜とタングステン（Ｗ）膜では、ＢＣｌ₃とＣｌ₂の混合ガス、
前記第１の導電膜と第２の導電膜の組み合わせが、タングステン（Ｗ）膜と窒化タンタル（ＴａＮ）膜では、ＣＦ₄、Ｃｌ₂及びＯ₂の混合ガス、
前記第１の導電膜と第２の導電膜の組み合わせが、窒化タンタル（ＴａＮ）膜とアルミニウム（Ａｌ）膜では、ＣＦ₄とＯ₂の混合ガス、Ｃｌ₂ガス、ＨＢｒとＣｌ₂の混合ガス、又はＣＦ₄とＣｌ₂の混合ガス、
前記第１の導電膜と第２の導電膜の組み合わせが、窒化タンタル（ＴａＮ）膜とタングステン（Ｗ）膜ではＣｌ₂ガス、ＨＢｒとＣｌ₂の混合ガス、又はＣＦ₄とＣｌ₂の混合ガス、
である。

本発明において、
前記第１層ゲート電極の端部は、前記第２層ゲート電極の端部よりもアンダーカット長Ｌｃだけ短くなっており、
前記アンダーカット幅は、０．０５μｍ〜０．３μｍである。

ゲート電極を二層にし、下層の幅を上層よりも小さくすることにより、ゲート電極と半導体膜からなる活性層の重なる面積が小さくなる。これによりＴＦＴを高速駆動させることが可能である。また、ゲート電極と配線を一体形成せず別々に形成することによって、ＴＦＴによって構成される回路面積も縮小でき、高速化に寄与できる。

また下層のゲート電極と半導体膜のオーバーラップする面積が小さくなるため、ゲート容量を減少させ、短チャネル効果を抑制することができる。

本実施の形態を、図４（Ａ）〜図４（Ｄ）、図５（Ａ）〜図５（Ｄ）を用いて説明する。

まず基板２００上に、下地膜２０１、半導体膜２０２を形成する（図１（Ａ））。

基板２００としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。本実施の形態ではガラス基板を用いる。

また、下地膜２０１としては、、窒化珪素膜（ＳｉＮ）、酸素を含む窒化珪素膜（ＳｉＮＯ膜）、または窒素を含む酸化珪素膜（ＳｉＯＮ）などの絶縁膜から成る下地膜２０１を形成する。本実施の形態では、下地膜２０１として酸素を含む窒化珪素膜（ＳｉＮＯ膜）２０１ａを５０ｎｍ、窒素を含む酸化珪素膜（ＳｉＯＮ膜）２０１ｂを１００ｎｍで積層した例を示す。

ただし、下地膜２０１として絶縁膜を単層膜、あるいは３層以上積層させた構造を用いても良い。また、下地膜を形成しなくてもよい。

また、半導体膜２０２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶性半導体膜を用いてもよい。結晶性半導体膜の材料に限定はないが、好ましくはシリコン（Ｓｉ）またはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。

また、プラズマＣＶＤ等で形成したセミアモルファス半導体膜をさらにレーザーにより結晶化して結晶性半導体膜として用いても良い。

なおセミアモルファス半導体膜とは、非晶質半導体と結晶構造を有する半導体（単結晶、多結晶を含む）膜の中間的な構造の半導体を含む膜である。このセミアモルファス半導体膜は、自由エネルギー的に安定な第３の状態を有する半導体膜であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体膜中に分散させて存在せしめることが可能である。セミアモルファス半導体膜は、そのラマンスペクトルが５２０ｃｍ^-1よりも低波数側にシフトしており、またＸ線回折ではＳｉ結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）の中和剤として水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ここでは便宜上、このような半導体膜をセミアモルファス半導体（ＳＡＳ）膜と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体膜が得られる。なお微結晶半導体膜（マイクロクリスタル半導体膜）もセミアモルファス半導体膜に含まれる。

またＳＡＳ膜は珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、ＳｉＨ₄であり、その他にもＳｉ₂Ｈ₆、ＳｉＨ₂Ｃｌ₂、ＳｉＨＣｌ₃、ＳｉＣｌ₄、ＳｉＦ₄などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪化物気体を希釈して用いることで、ＳＡＳ膜の形成を容易なものとすることができる。希釈率は２倍〜１０００倍の範囲で珪化物気体を希釈することが好ましい。またさらに、珪化物気体中に、ＣＨ₄、Ｃ₂Ｈ₆などの炭化物気体、ＧｅＨ₄、ＧｅＦ₄などのゲルマニウム化気体、Ｆ₂などを混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。

本実施の形態ではプラズマＣＶＤ法により、アモルファスシリコン膜を６６ｎｍ成膜し、結晶化を促進する物質を含む溶液を塗布する。その後５５０℃で１時間加熱して脱水素化した後、５５０℃で４時間加熱することにより結晶化して結晶性シリコン膜を得る。次にレーザ照射により結晶性を更に改善する。さらに得られた結晶性シリコン膜上にアモルファスシリコン膜を形成し、窒素雰囲気中で５５０℃で４時間加熱し、結晶性シリコン膜中に残存する結晶化を促進する物質を除去（ゲッタリング）する。

次に半導体膜２０２にしきい値制御のための不純物を導入後、半導体膜２０２上に絶縁膜２０３、第１の導電膜２０４及び第２の導電膜２０５を形成する（図４（Ｂ）参照）。

本実施の形態では、しきい値制御のための不純物としてボロン（Ｂ）を用い、半導体膜２０２にジボラン（Ｂ₂Ｈ₆）を加速電圧２５ｋｅＶ、ドーズ量１．０×１０¹³ｃｍ^-3〜８．０×１０¹³ｃｍ^-3、好ましくは４．０×１０¹³ｃｍ^-3で導入する。

また、絶縁膜２０３として、酸化珪素膜（ＳｉＯｘ）、窒化珪素膜（ＳｉＮ）、酸素を含む窒化珪素膜（ＳｉＮＯ膜）、または窒素を含む酸化珪素膜（ＳｉＯＮ）などの絶縁膜を用いてもよい。本実施の形態では、プラズマＣＶＤ法により窒素を含む酸化珪素膜を２０ｎｍ〜４０ｎｍ形成する。

第１の導電膜２０４と第２の導電膜２０５は、第１の導電膜２０４と第２の導電膜２０５のエッチングレートが異なる物質の組み合わせを選ぶ必要がある。例えば、第１の導電膜２０４と第２の導電膜２０５の組み合わせとして、シリコン（Ｓｉ）とタングステン（Ｗ）、タングステン（Ｗ）とアルミニウム（Ａｌ）、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）、アルミニウム（Ａｌ）とタングステン（Ｗ）、アルミニウム（Ａｌ）とモリブデン（Ｍｏ）、チタン（Ｔｉ）とタングステン（Ｗ）、タングステン（Ｗ）と窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とアルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）とタングステン（Ｗ）等を用いることができる。本実施の形態では、第１の導電膜２０４として窒化タンタル（ＴａＮ）を３０ｎｍ、第２の導電膜２０５としてタングステン（Ｗ）を３７０ｎｍ成膜する。

次に第２の導電膜２０５を異方性エッチングでエッチングして、第２層ゲート電極２１１を形成する。第２の導電膜２０５のエッチングは第１の導電膜２０４の材料に対して高選択比条件で行い、第１の導電膜２０４をエッチングストッパーとして用いる（図４（Ｃ）参照）。

第２の導電膜２０５をエッチングした後、第１の導電膜２０４を等方性エッチングにてエッチングする。その際絶縁膜２０３はエッチングストッパーとして働くような高選択比条件で等方性エッチングを行う。また第１の導電膜２０４は第２層ゲート電極２１１に対して後退し、その幅は第２層ゲート電極２１１の幅よりも小さくなる（図４（Ｄ）参照）。

この等方性エッチングにおいて、第１の導電膜２０４と第２の導電膜２０５（第２層ゲート電極２１１）の組み合わせとして、シリコン（Ｓｉ）とタングステン（Ｗ）を用いた場合は、エッチングガスはＣＦ₄とＯ₂の混合ガスを用いることにより、高選択比を得ることができる。同様にして、タングステン（Ｗ）とアルミニウム（Ａｌ）では、ＣＦ₄とＯ₂の混合ガス、ＳＦ₆とＨｅの混合ガス、又はＣＦ₄、Ｃｌ₂及びＯ₂の混合ガスを用いることができる。またモリブデン（Ｍｏ）とアルミニウム（Ａｌ）では、ＣＦ₄とＯ₂の混合ガス、又はＳＦ₆とＨｅの混合ガスを用いることができる。アルミニウム（Ａｌ）とタングステン（Ｗ）、アルミニウム（Ａｌ）とモリブデン（Ｍｏ）、及びチタン（Ｔｉ）とタングステン（Ｗ）では、ＢＣｌ₃とＣｌ₂の混合ガスを用いることができる。さらにタングステン（Ｗ）と窒化タンタル（ＴａＮ）では、ＣＦ₄、Ｃｌ₂及びＯ₂の混合ガスを用いることができる。窒化タンタル（ＴａＮ）とアルミニウム（Ａｌ）では、ＣＦ₄とＯ₂の混合ガス、Ｃｌ₂ガス、ＨＢｒとＣｌ₂の混合ガス、ＣＦ₄とＣｌ₂の混合ガスを用いることができる。そして窒化タンタル（ＴａＮ）とタングステン（Ｗ）ではＣｌ₂ガス、ＨＢｒとＣｌ₂の混合ガス、ＣＦ₄とＣｌ₂の混合ガスを用いることができる。

本実施の形態においては、タングステン（Ｗ）で形成された第２の導電膜２０５をエッチングする際には、ＣＦ₄、Ｃｌ₂、Ｏ₂を流量５０ｓｃｃｍ、５０ｓｃｃｍ、２０ｓｃｃｍで流した混合ガスを用いる。また窒化タンタル（ＴａＮ）で形成された第１の導電膜２０４は、Ｃｌ₂を６０ｓｃｃｍで流して等方性エッチングする。

以上の工程により、第１層ゲート電極（下層ゲート電極）２１０及び第２層ゲート電極（上層ゲート電極）２１１が形成される。

図４（Ｄ）に示されるように、第１層ゲート電極２１０の端部は、等方性エッチングにより第２層ゲート電極２１１の端部よりもアンダーカット長Ｌｃだけ短くなっている。上述したようにアンダーカット長Ｌｃは長すぎると第２層ゲート電極２１１が剥離してしまうこととなり、また短すぎるとゲート容量減少、短チャネル効果抑制という効果が得られない。よって両方の影響を鑑みてアンダーカット長Ｌｃは０．０５μｍ〜０．３μｍが好ましい。

第１層ゲート電極２１０は、ゲート電極とゲート絶縁膜とのエッチング時の選択比をとるために形成されている。例えば第２の導電膜２０５にタングステン（Ｗ）、絶縁膜２０３に酸化珪素膜、特に２０ｎｍ以下という薄く成膜する場合で、タングステンのエッチングガスとしてＣＦ₄、Ｃｌ₂、Ｏ₂を用い、第１の導電膜２０４を形成しない場合には、タングステンと酸化珪素膜との選択比が小さく、絶縁膜２０３までエッチングされてしまう可能性がある。さらに、フッ素（Ｆ）や塩素（Ｃｌ）等のハロゲン元素がエッチングガスに含まれていると、絶縁膜２０３の下に形成されているシリコン膜もエッチングされてしまう恐れがある。しかしながら、絶縁膜２０３と第２の導電膜２０５の間に第１の導電膜２０４を形成し、例えば第１の導電膜２０４として窒化タンタルを用いると、タングステンと窒化タンタルの選択比及び窒化タンタルと酸化珪素膜の選択比が大きいので絶縁膜２０３をエッチングすることなく、ゲート電極２１０を形成できる。

次に、第１層ゲート電極２１０及び第２層ゲート電極２１１をマスクとして、一導電型（ｐ型もしくはｎ型）の不純物を低濃度で半導体膜２０２に導入して低濃度不純物領域を形成する。このとき不純物が第１層ゲート電極２１０の端まで回り込むように導入する（図５（Ａ）参照）。

本実施の形態において、ｎチャネル型薄膜トランジスタ（ｎチャネル型ＴＦＴ）を作製する場合は、フォスフィン（ＰＨ₃）を用いて、印加電圧を６０〜８０ｋｅＶ、例えば６０ｋｅＶ、ドーズ量を２．０×１０¹³〜５．０×１０¹³ｃｍ^-2、例えば２．７×１０¹³として半導体膜２０２中にリン（Ｐ）を導入する。これによりチャネル形成領域２３２が形成される。

またｐチャネル型ＴＦＴを作製する場合は、ジボラン（Ｂ₂Ｈ₆）を印加電圧３０〜４５ｋｅＶ、例えば３０ｋｅＶ、ドーズ量１．０×１０¹⁵〜２．５×１０¹⁶ｃｍ^-2、例えば２×１０¹⁶ｃｍ^-2の条件で、半導体膜中にボロン（Ｂ）を導入する。これによりｐチャネル型ＴＦＴのソース領域又はドレイン領域、またこの不純物導入の際にチャネル形成領域２３２が形成される。

次に図５（Ｂ）に示されるように、第１層ゲート電極２１０及び第２層ゲート電極２１１の側面を覆って、絶縁膜、いわゆるサイドウォール２２１を形成する。サイドウォールは、プラズマＣＶＤ法や減圧熱ＣＶＤ（ＬＰＣＶＤ）法を用いて、珪素を有する絶縁膜により形成することができる。

プラズマＣＶＤを用いてサイドウォール２２１を形成した場合、第２層ゲート電極２１１とゲート絶縁膜２２２との間の第１層ゲート電極２１０の存在しない領域までプラズマが入り込むことができないので、サイドウォールが形成できず、空隙２５０が形成されることがある（図３２参照）。一方減圧熱ＣＶＤを用いてサイドウォール２２１を形成する場合は、空隙２５０は形成されない。ただし、空隙２５０が形成されたとしても、周りにゲート絶縁膜２２２、第１層ゲート電極２１０、第２層ゲート電極２１１が存在しているので、強度的になんら問題はない。

本実施の形態においては、プラズマＣＶＤ法で、原料ガスにＳｉＨ₄、Ｎ₂Ｏを用い圧力１３３パスカル（１３３Ｐａ）で窒素を含む酸化珪素膜（ＳｉＯＮ）を形成後、減圧熱ＣＶＤ（ＬＰＣＶＤ）法により原料ガスにＳｉＨ₄、Ｎ₂Ｏを用い圧力２６６パスカル（２６６Ｐａ）、温度４００℃で、窒素を含む酸化珪素膜（ＳｉＯＮ）を形成する。その後、窒素を含む酸化珪素膜（ＳｉＯＮ）をエッチングすることにより、テーパー形状を有するサイドウォールを２２１形成する。またその際に絶縁膜２０３もエッチングされ、ゲート絶縁膜２２２が形成される（図５（Ｂ）参照）。

減圧熱ＣＶＤ法を用いてサイドウォールを形成する場合のエッチング条件は以下の通りである。第１のエッチング条件として、原料ガスにＣＨＦ₃、Ｈｅを用いて、数ｓｅｃ、例えば３ｓｅｃかけてプラズマをたてる。このとき、成膜装置に配置された基板と対向する側の電極を４７５Ｗとし、基板が配置される電極を３００Ｗとする。基板が配置される電極に印加する電圧により、エッチングガスのイオンを加速することができる。第２のエッチング条件として、原料ガスにＣＨＦ₃、Ｈｅを用いて、数十ｓｅｃ、例えば６０ｓｅｃ間電圧を印加する。エッチング対象となる膜の高さが所定値（本実施の形態では１００ｎｍ）となるとき終了するように、エッチング時間を決定することができる。このとき、成膜装置に配置された基板と対向する側の電極を４７５Ｗとし、基板が配置される電極を３００Ｗとする。第３のエッチング条件として、原料ガスにＣＨＦ₃、Ｈｅを用いて、エッチング対象となる表面の膜が無くなったと思われる時間から数十ｓｅｃ、例えば３１ｓｅｃ間電圧を印加する。このとき、成膜装置に配置された基板と対向する側の電極を５０Ｗとし、基板が配置される電極を４５０Ｗとする。

またプラズマＣＶＤ法を用いてサイドウォールを形成する場合のエッチング条件は以下の通りである。第１のエッチング条件として、原料ガスにＣＨＦ₃、Ｈｅを用いて、数ｓｅｃ、例えば３ｓｅｃかけてプラズマをたてる。このとき、成膜装置に配置された基板と対向する側の電極を４７５Ｗとし、基板が配置される電極を３００Ｗとする。第２のエッチング条件として、原料ガスにＣＨＦ₃、Ｈｅを用いて、数十ｓｅｃ、例えば５０ｓｅｃ間電圧を印加する。エッチング対象となる膜の高さが残り１００ｎｍとなるとき終了するように、エッチング時間を決定することができる。このとき、成膜装置に配置された基板と対向する側の電極を９００Ｗとし、基板が配置される電極を１５０Ｗとする。第３のエッチング条件として、原料ガスにＣＨＦ₃、Ｈｅを用いて、エッチング対象となる表面の膜が無くなったと思われる時間から数十ｓｅｃ、例えば３０ｓｅｃ間電圧を印加する。このとき、成膜装置に配置された基板と対向する側の電極を５０Ｗとし、基板が配置される電極を３００Ｗとする。

本実施の形態においては、まず第１のエッチング条件として、原料ガスＣＨＦ₃、Ｈｅをそれぞれ５０ｓｃｃｍ、１００ｓｃｃｍの流量で流しながら、数ｓｅｃ、例えば３ｓｅｃかけてプラズマをたてる。このとき、成膜装置に配置された基板と対向する側の電極を４７５Ｗとし、基板が配置される電極を３００Ｗとする。次に第２のエッチング条件として、原料ガスＣＨＦ₃、Ｈｅをそれぞれ７．５ｓｃｃｍ、１４２．５ｓｃｃｍの流量で流しながら、数十ｓｅｃ、例えば６０ｓｅｃ間電圧を印加する。このとき、成膜装置に配置された基板と対向する側の電極を４７５Ｗとし、基板が配置される電極を３００Ｗとする。そして第３のエッチング条件として、原料ガスＣＨＦ₃、Ｈｅを４８ｓｃｃｍ、１５２ｓｃｃｍの流量で流しながら、エッチング対象となる表面の膜が無くなったと思われる時間から数十ｓｅｃ、例えば２０ｓｅｃ間電圧を印加する。このとき、成膜装置に配置された基板と対向する側の電極を５０Ｗとし、基板が配置される電極を４５０Ｗとする。

以上のように形成されるサイドウォールの端部はテーパー形状を有さなくともよく、矩形状を有すると好ましい。サイドウォールの端部を矩形状に形成すると、次に添加される不純物濃度がサイドウォール下で濃度勾配を有することを防ぐことができるからである。

次にサイドウォール２２１、第１層ゲート電極２１０及び第２層ゲート電極２１１をマスクとして、リン（Ｐ）を、印加電圧１０〜４０ｋｅＶ、例えば２０ｋｅＶ、ドーズ量１．０×１０¹⁵〜２．５×１０¹⁶ｃｍ^-2、例えば３．０×１０¹⁵ｃｍ^-2で、半導体膜２０２中に導入する。これによりｎチャネル型ＴＦＴのソース領域又はドレイン領域２３０が形成される。またサイドウォール２２１の下に低濃度不純物領域２３１が形成される（図５（Ｃ）参照）。

本実施の形態においては、ｎチャネル型ＴＦＴのソース領域又はドレイン領域２３０には、１×１０¹⁹〜５×１０²¹ｃｍ^-3の濃度でリン（Ｐ）が含まれることとなる。またｎチャネル型ＴＦＴの低濃度不純物領域２３１には、１×１０¹⁸〜５×１０¹⁹ｃｍ^-3の濃度でリン（Ｐ）が含まれる。

なお、低濃度に不純物を半導体膜２０２に導入する際、印加電圧等の導入条件により、不純物が第１層ゲート電極２１０の端部にまで導入されず、第１層ゲート電極２１０の端部と第２層ゲート電極２１１の端部の間までしか回り込まないようにすることも可能である。このような場合、チャネル形成領域２３２と低濃度不純物領域２３１の間に、不純物を含まないオフセット領域２４０が形成される（図５（Ｄ）参照）。

オフセット領域２４０が形成されると、電源電圧が高い場合にホットキャリア発生を抑制することができる。図５（Ｄ）に示される片方のオフセット領域の幅をオフセット領域長Ｓとすると、Ｓは０〜０．２μｍが好ましい。オフセット領域長Ｓが長すぎるとキャリアの流れる実効チャネル長が長くなり、駆動速度が遅くなる恐れがある。

本実施の形態により、ゲート容量が小さく短チャネル効果が抑制された薄膜トランジスタを形成することができる。またオフセット領域を形成すると、ホットキャリア抑制の効果もあり有用である。

本実施例では、図１、図６及び図７を用い、下層ゲート電極のエッチング時間とアンダーカット長Ｌｃとの関係について示す。なお本実施例で用いられる薄膜トランジスタは、実施の形態に記載された方法で形成された薄膜トランジスタである。

図６は、図１における第１層ゲート電極（下層ゲート電極）１０２を窒化タンタル（ＴａＮ）、第２層ゲート電極（上層ゲート電極）１０３をタングステン（Ｗ）を用いて、ゲート長Ｌｉが１．５μｍ〜２．０μｍの時の第１層ゲート電極１０２のエッチング時間とアンダーカット長Ｌｃとの関係を示すものである。第１層ゲート電極１０２の窒化タンタルは、エッチングガスとしてＣｌ₂を用い、圧力を２．５Ｐａでエッチングを行っている。

また図７はゲート長Ｌｉが０．６μｍ〜１．０μｍのときの第１層ゲート電極１０２のエッチング時間とアンダーカット長Ｌｃとの関係を示すものである。図７の第１層ゲート電極１０２の窒化タンタルは、エッチングガスとしてＣｌ₂を用い、圧力を１．２Ｐａでエッチングを行っている。

図６及び図７に示されるように、窒化タンタル（ＴａＮ）のエッチング時間とアンダーカット長はほぼ比例する。従って、アンダーカット長の制御をするにはエッチング時間を変えればよい。

また図６においては、エッチング時の圧力が２．５Ｐａであり、窒化タンタルと窒素を含む酸化珪素膜との選択比が２３である。一方、図７ではエッチング時の圧力が１．２Ｐａであり、窒化タンタルと窒素を含む酸化珪素膜との選択比が１６である。エッチング時の圧力が高い方（図６）が、アンダーカット長が長くなる。

実施の形態でも述べたように、第２層ゲート電極２１１の剥離抑制と、ゲート容量減少、短チャネル効果抑制の効果を鑑みて、アンダーカット長Ｌｃは０．０５μｍ〜０．３μｍが好ましい。

微細な構造を持つＴＦＴにおいて、第２層ゲート電極１０３を剥離することなく、またゲート容量減少、短チャネル効果抑制という効果を得るためには、アンダーカット長Ｌｃを厳密に制御しなくてはならない。しかし本実施例に示すように、アンダーカット長Ｌｃの制御は、第１層ゲート電極１０２に用いられた導電膜材料のエッチング時間を制御するだけでよい。

本実施例を図８（Ａ）〜図８（Ｄ）及び図９（Ａ）〜図９（Ｂ）を用いて説明する。

まず実施の形態に示される図４（Ｃ）の第２層ゲート電極（上層ゲート電極）２１１までを形成する。その後、図８（Ａ）に示されるように、第２層ゲート電極２１１と第１の導電膜２０４の一部を覆うマスク３００を形成する。そしてマスク３００を用いて第１の導電膜２０４をパターニングする。

パターニングされた第１の導電膜３０１に対して、第２層ゲート電極２１１をマスク、絶縁膜２０３をエッチングストッパーとして、等方性エッチングを行う。

本実施例において、窒化タンタル（ＴａＮ）で形成された第１の導電膜３０１は、Ｃｌ₂を６０ｓｃｃｍの流量で流して等方性エッチングする（図８（Ｂ）参照）。

この等方性エッチングによって、パターニングされた第１の導電膜３０１の、第２層ゲート電極２１１と重なっていなかった領域は、端部が第２層ゲート電極２１１の端部とほぼ等しくなるまでエッチングされる。一方、パターニングされた第１の導電膜３０１の、第２層ゲート電極２１１と重なっている領域は、エッチングガスが第２層ゲート電極２１１の下に回り込み、第１の導電膜３０１をえぐるようにエッチングする。よって、図８（Ｃ）に示されるように、第２層ゲート電極２１１が第１層ゲート電極３１０に対して、ひさしのように突出した形状のゲート電極が得られる。

次に半導体膜２０２に一導電性を与える不純物を導入する。ｎチャネル型薄膜トランジスタ（ｎチャネル型ＴＦＴ）を作製する場合は、フォスフィン（ＰＨ₃）を用いて、印加電圧を６０〜８０ｋｅＶ、例えば６０ｋｅＶ、ドーズ量を２．０×１０¹³〜５．０×１０¹³ｃｍ^-2、例えば２．７×１０¹³として半導体膜２０２中にリン（Ｐ）を導入する。これによりチャネル形成領域３３２が形成される（図８（Ｄ）参照）。

またｐチャネル型ＴＦＴを作製する場合は、ジボラン（Ｂ₂Ｈ₆）を印加電圧３０〜４５ｋｅＶ、例えば３０ｋｅＶ、ドーズ量１．０×１０¹⁵〜２．５×１０¹⁶ｃｍ^-2、例えば２×１０¹⁶ｃｍ^-2の条件で、半導体膜中にボロン（Ｂ）を導入する。これによりｐチャネル型ＴＦＴのソース領域又はドレイン領域である３０２ａ及び３０２ｂ、チャネル形成領域３３２が形成される。

次に図９（Ａ）に示されるように、第１層ゲート電極３１０及び第２層ゲート電極２１１の側面を覆って、絶縁膜、いわゆるサイドウォール３２１ａ及び３２１ｂを形成する。サイドウォール３２１ａ及び３２１ｂは、プラズマＣＶＤ法や減圧熱ＣＶＤ（ＬＰＣＶＤ）法を用いて、珪素を有する絶縁膜により形成することができる。

本実施例においては、プラズマＣＶＤ法で、原料ガスにＳｉＨ₄、Ｎ₂Ｏを用い圧力１３３パスカル（１３３Ｐａ）で窒素を含む酸化珪素膜（ＳｉＯＮ）を形成後、減圧熱ＣＶＤ（ＬＰＣＶＤ）法により原料ガスにＳｉＨ₄、Ｎ₂Ｏを用い圧力２６６パスカル（２６６Ｐａ）、温度４００℃で、窒素を含む酸化珪素膜（ＳｉＯＮ）を形成する。その後、窒素を含む酸化珪素膜（ＳｉＯＮ）をエッチングすることにより、テーパー形状を有するサイドウォールを２２１形成する。またその際に絶縁膜２０３もエッチングされ、ゲート絶縁膜３２２が形成される。

本実施例においては、まず第１のエッチング条件として、原料ガスＣＨＦ₃、Ｈｅをそれぞれ５０ｓｃｃｍ、１００ｓｃｃｍの流量で流しながら、数ｓｅｃ、例えば３ｓｅｃかけてプラズマをたてる。このとき、成膜装置に配置された基板と対向する側の電極を４７５Ｗとし、基板が配置される電極を３００Ｗとする。次に第２のエッチング条件として、原料ガスＣＨＦ₃、Ｈｅをそれぞれ７．５ｓｃｃｍ、１４２．５ｓｃｃｍの流量で流しながら、数十ｓｅｃ、例えば６０ｓｅｃ間電圧を印加する。このとき、成膜装置に配置された基板と対向する側の電極を４７５Ｗとし、基板が配置される電極を３００Ｗとする。そして第３のエッチング条件として、原料ガスＣＨＦ₃、Ｈｅを４８ｓｃｃｍ、１５２ｓｃｃｍの流量で流しながら、エッチング対象となる表面の膜が無くなったと思われる時間から数十ｓｅｃ、例えば２０ｓｅｃ間電圧を印加する。このとき、成膜装置に配置された基板と対向する側の電極を５０Ｗとし、基板が配置される電極を４５０Ｗとする。

次にサイドウォール３２１ａ及び３２１ｂ、第１層ゲート電極３１０及び第２層ゲート電極２１１をマスクとして、リン（Ｐ）を、印加電圧１０〜４０ｋｅＶ、例えば２０ｋｅＶ、ドーズ量１．０×１０¹⁵〜２．５×１０¹⁶ｃｍ^-2、例えば３．０×１０¹⁵ｃｍ^-2で、半導体膜２０２中に導入する。これによりｎチャネル型ＴＦＴのソース領域又はドレイン領域である３３０ａ及び３３０ｂが形成される。またサイドウォール３２１ａ及び３２１ｂの下にはそれぞれ低濃度不純物領域３３１ａ及び３３１ｂが形成される（図９（Ｂ）参照）。

本実施例においては、ｎチャネル型ＴＦＴのソース領域又はドレイン領域である３３０ａ及び３３０ｂには、１×１０¹⁹〜５×１０²¹ｃｍ^-3の濃度でリン（Ｐ）が含まれることとなる。またｎチャネル型ＴＦＴの低濃度不純物領域３３１ａ及び３３１ｂには、１×１０¹⁸〜５×１０¹⁹ｃｍ^-3の濃度でリン（Ｐ）が含まれる。

また半導体膜２０２中の、第２層ゲート電極２１１の、第１層ゲート電極３１０の端部と一致していない方の端部と、第１層ゲート電極３１０の、第２層ゲート電極２１１の端部と一致していない方の端部との間の領域３５０、すなわち第２層ゲート電極２１１が第１層ゲート電極３１０に対して突出している領域３５０の下には、オフセット領域３５１が形成されている。このようにオフセット領域３５１を、ソース領域側もしくはドレイン領域側のみに形成することが可能である。

ただし、ドレイン領域は電界の影響を強く受けるので、ドレイン領域側にオフセット領域３５１が形成されると、ホットキャリア効果が起きＴＦＴの信頼性が損なわれる可能性もある。従って、オフセット領域３５１をソース領域側のみに形成すると、より信頼性のよいＴＦＴを得ることができる。

また、図９（Ｃ）に示されるように、第２層ゲート電極２１１が第１層ゲート電極３１０に対して突出している領域３５０とゲート絶縁膜３２２の間には、第１層ゲート電極３１０とサイドウォール３２１ａに囲まれた空隙３４０が形成される場合がある。これは等方エッチング工程において、第２の導電膜３０１をどれだけエッチングするか、またサイドウォールの材料によって、空隙の有無、また形成された場合の空隙の大きさを制御できる。

第２層ゲート電極２１１の下に空隙３４０が形成されても、この領域に他の電極や配線を形成することはなく、空隙３４０を突き抜けるようなコンタクトホールを形成することはないので、特に問題は生じない。またサイドウォール３２１ａが空隙３４０の外側に形成されているので、外部から空隙３４０に気体や液体、その他不純物が混入する恐れはない。よって空隙３４０の存在はＴＦＴになんら影響を及ぼさないものである。

また、本実施例は、必要であれば実施の形態及び実施例１のいかなる記載とも自由に組み合わせることが可能である。

本実施例では、本発明を用いて液晶表示装置（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ（ＬＣＤ））を作製する例を図１０（Ａ）〜図１０（Ｄ）、図１１（Ａ）〜図１１（Ｃ）、図１２（Ａ）〜図１２（Ｃ）、図１３（Ａ）〜図１３（Ｂ）、図１４及び図１５を用いて示す。

本実施例で説明する表示装置の作製方法は画素ＴＦＴ５４２を含む画素部とその周辺に設けられる駆動回路部のＴＦＴを同時に作製する方法である。但し、説明を簡単にするために、駆動回路に関しては基本単位であるｎチャネル型ＴＦＴ５４０とｐチャネル型ＴＦＴ５４１からなるＣＭＯＳ回路６２０を図示することとする。

まず図１０（Ａ）に示すように、基板５００上に下地膜５０１を成膜する。基板５００には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス基板等を用いることができる。また、ＰＥＴ、ＰＥＳ、ＰＥＮに代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板を用いることも可能である。

下地膜５０１は基板５００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる）や、窒化珪素、窒素を含む酸化珪素などの絶縁膜を用いて形成する。本実施例では、プラズマＣＶＤ法を用いて窒素を含む酸化珪素膜を１０ｎｍ〜４００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）の膜厚になるように成膜する。

なお下地膜５０１は単層であっても複数の絶縁膜を積層したものであっても良い。またガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。

本実施例では、プラズマＣＶＤ法により酸素を含む窒化珪素膜（ＳｉＮＯ）を５０ｎｍ成膜し、その上に窒素を含む酸化珪素膜（ＳｉＯＮ）膜を１００ｎｍ成膜した積層膜を下地膜５０１として用いる。

次に下地膜５０１上に半導体膜５０２を形成する。半導体膜５０２の膜厚は２５ｎｍ〜１００ｎｍ（好ましくは３０ｎｍ〜６０ｎｍ）とする。なお半導体膜５０２は、非晶質半導体であっても良いし、セミアモルファス半導体でもよいし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。

本実施例では、半導体膜５０２としてアモルファスシリコン膜をプラズマＣＶＤ法で６６ｎｍ成膜する。

次に半導体膜５０２に加熱処理を行う。本実施例では、５００℃、１時間の加熱処理を半導体膜５０２に加える。これにより半導体膜５０２を脱水素化することができる。

次に触媒元素５０５を半導体膜５０２に導入する。本実施例では触媒元素５０５としては、ニッケル（Ｎｉ）を用いているが、その以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）といった元素を用いることができる。本実施例では、触媒元素５０５としてニッケル（Ｎｉ）を１０ｐｐｍ含んだ溶液をスピンコート法により半導体膜５０２の表面に塗布する。これにより半導体膜５０２にニッケル（Ｎｉ）を導入する。

次に、５００〜５５０℃で２〜２０時間かけて熱処理を行い、半導体膜５０２を結晶化し結晶性半導体膜を形成する。本実施例では、窒素雰囲気中で５５０℃で４時間加熱することにより結晶性半導体膜５０３を形成する。

次に、加熱処理にて結晶化された結晶性半導体膜５０３にレーザ光を照射し、より結晶性の高められた結晶性半導体膜５０４を得る（図１０（Ｂ）参照）。

触媒元素を用いた結晶化工程の後に、レーザ光による結晶化工程を行なうと、触媒元素による結晶化の際に形成された結晶が、基板により近い側においてレーザ光の照射により溶融されずに残存し、該結晶を結晶核として結晶化が進む。よってレーザ光の照射による結晶化は基板側から半導体膜の表面に向かって均一に進みやすく、レーザ光による結晶化工程のみの場合に比べて、より半導体膜の結晶性を高めることができ、レーザ光による結晶化後の半導体膜表面の荒れが抑えられる。よって後に形成される半導体素子、代表的にはＴＦＴの特性のばらつきがより抑えられ、オフ電流を抑えることができる。

レーザ結晶化は、連続発振のレーザまたは発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振レーザを用いることができる。

具体的には、連続発振のレーザとして、Ａｒレーザ、Ｋｒレーザ、ＣＯ₂レーザ、ＹＡＧレーザ、ＹＶＯ₄レーザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ＧｄＶＯ₄レーザ、Ｙ₂Ｏ₃レーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザ、ヘリウムカドミウムレーザなどが挙げられる。

また発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振させることができるのであれば、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ₂レーザ、ＹＡＧレーザ、Ｙ₂Ｏ₃レーザ、ＹＶＯ₄レーザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ＧｄＶＯ₄レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのようなパルス発振レーザを用いることができる。

このようはパルス発振レーザは、発振周波数を増加させていくと、いずれは連続発振レーザと同等の効果を示すものである。

例えば連続発振が可能な固体レーザを用いる場合、第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。代表的には、ＹＡＧレーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。例えば、連続発振のＹＡＧレーザから射出されたレーザ光を非線形光学素子により高調波に変換して、半導体膜５０２に照射する。エネルギー密度は０．０１〜１００ＭＷ／ｃｍ²程度（好ましくは０．１〜１０ＭＷ／ｃｍ²）とすれば良い。

なお、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値電圧のばらつきを抑えることができる。

なお、本実施例では、触媒元素を添加し加熱処理を行なって結晶化を促進してから、レーザ光の照射により結晶性をより高める例を示したが、加熱処理の工程を省略しても良い。具体的には、触媒元素を添加してから加熱処理の代わりにレーザ光を照射し、結晶性を高めるようにしても良い。

また触媒元素は、半導体膜の全面に導入してもよいし、半導体膜の一部に導入してから結晶成長させてもよい。触媒元素は半導体膜の一部に導入した場合は、導入された領域から基板に平行な方向に結晶成長が進行する。

次に、結晶成長に用いた触媒元素を結晶性半導体膜５０４から除去（ゲッタリング）する。本実施例においては、結晶性半導体膜５０４上に新たにアモルファスシリコン膜を１５０ｎｍ形成し、窒素雰囲気中で５５０℃で４時間加熱することにより、結晶性半導体膜５０４中に存在していた触媒元素を、新たに形成したアモルファスシリコン膜に移動させる。この加熱処理により結晶性半導体膜５０４中の触媒元素を減少する。その後新たに形成されたシリコン膜を除去することにより、触媒元素の減少した結晶性半導体膜５０４だけが残ることとなる。

次に結晶性半導体膜５０４にしきい値を制御するための不純物を導入する。本実施例では、しきい値制御のための不純物としてボロン（Ｂ）を用い、結晶性半導体膜５０４にジボラン（Ｂ₂Ｈ₆）を加速電圧２５ｋｅＶ、ドーズ量１．０×１０¹³ｃｍ^-3〜８．０×１０¹³ｃｍ^-3、好ましくは４．０×１０¹³ｃｍ^-3で導入する。

次に、図１０（Ｃ）に示すように結晶性半導体膜５０４をパターニングすることで、島状半導体膜５０７〜５０９が形成される。この島状半導体膜５０７〜５０９は、以降の工程で形成されるＴＦＴの活性層となる。

次に島状半導体膜にしきい値制御のための不純物を導入する。本実施例においてはジボラン（Ｂ₂Ｈ₆）を、加速電圧１０〜３０ｋｅＶ、例えば２５ｋｅＶ、ドーズ量１．０×１０¹³〜８．０×１０¹³ｃｍ^-2、例えば４．０×１０¹³ｃｍ^-2ドープすることによってボロン（Ｂ）を島状半導体膜中に導入する。

次に島状半導体膜５０７〜５０９を覆うように絶縁膜５１０を成膜する。絶縁膜５１０には、例えば酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮ）または窒素を含んだ酸化珪素（ＳｉＯＮ）等を用いることができる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。

本実施例においては、プラズマＣＶＤ法にて、原料ガスとしてＳｉＨ₄及びＮ₂Ｏを用い、それぞれ流量２ｓｃｃｍ、８００ｓｃｃｍで流して、窒素を含む酸化珪素膜（ＳｉＯＮ）を２０ｎｍ〜４０ｎｍ、例えば２０ｎｍ形成した。

次に、絶縁膜５１０上に第１の導電膜５１１及び第２の導電膜５１２を成膜する（図１０（Ｄ）参照）。

第１の導電膜５１１と第２の導電膜５１２は、第１の導電膜５１１と第２の導電膜５１２のエッチングレートが異なる物質の組み合わせを選ぶ必要がある。例えば、第１の導電膜５１１と第２の導電膜５１２の組み合わせとして、シリコン（Ｓｉ）とタングステン（Ｗ）、タングステン（Ｗ）とアルミニウム（Ａｌ）、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）、アルミニウム（Ａｌ）とタングステン（Ｗ）、アルミニウム（Ａｌ）とモリブデン（Ｍｏ）、チタン（Ｔｉ）とタングステン（Ｗ）、タングステン（Ｗ）と窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とアルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）とタングステン（Ｗ）等を用いることができる。本実施例では、スパッタ法により、第１の導電膜５１１として窒化タンタル（ＴａＮ）を３０ｎｍ、第２の導電膜５１２としてタングステン（Ｗ）を３７０ｎｍ成膜する。

次に第２の導電膜５１２を異方性エッチングでエッチングして、第２層ゲート電極５６０ａ〜５６０ｃを形成する。第２の導電膜５１２のエッチングは第１の導電膜５１１の材料に対して高選択比条件で行い、第１の導電膜５１１をエッチングストッパーとして用いる（図１１（Ａ）参照）。

第２の導電膜５１２をエッチングした後、第１の導電膜５１１を等方性エッチングにてエッチングする。その際絶縁膜５１０はエッチングストッパーとして働くような高選択比条件で等方性エッチングを行う。また第１の導電膜５１１は第２層ゲート電極５６０ａ〜５６０ｃに対して後退し、その幅は第２層ゲート電極５６０ａ〜５６０ｃの幅よりも小さくなる（図１１（Ｂ）参照）。

この等方性エッチングにおいて、第１の導電膜５１１と第２の導電膜５１２（第２層ゲート電極５６０ａ〜５６０ｃ）の組み合わせとして、シリコン（Ｓｉ）とタングステン（Ｗ）を用いた場合は、エッチングガスはＣＦ₄とＯ₂の混合ガスを用いることにより、高選択比を得ることができる。同様にして、タングステン（Ｗ）とアルミニウム（Ａｌ）では、ＣＦ₄とＯ₂の混合ガス、ＳＦ₆とＨｅの混合ガス、又はＣＦ₄、Ｃｌ₂及びＯ₂の混合ガスを用いることができる。またモリブデン（Ｍｏ）とアルミニウム（Ａｌ）では、ＣＦ₄とＯ₂の混合ガス、又はＳＦ₆とＨｅの混合ガスを用いることができる。アルミニウム（Ａｌ）とタングステン（Ｗ）、アルミニウム（Ａｌ）とモリブデン（Ｍｏ）、及びチタン（Ｔｉ）とタングステン（Ｗ）では、ＢＣｌ₃とＣｌ₂の混合ガスを用いることができる。さらにタングステン（Ｗ）と窒化タンタル（ＴａＮ）では、ＣＦ₄、Ｃｌ₂及びＯ₂の混合ガスを用いることができる。窒化タンタル（ＴａＮ）とアルミニウム（Ａｌ）では、ＣＦ₄とＯ₂の混合ガス、Ｃｌ₂ガス、ＨＢｒとＣｌ₂の混合ガス、ＣＦ₄とＣｌ₂の混合ガスを用いることができる。そして窒化タンタル（ＴａＮ）とタングステン（Ｗ）ではＣｌ₂ガス、ＨＢｒとＣｌ₂の混合ガス、ＣＦ₄とＣｌ₂の混合ガスを用いることができる。

本実施例においては、タングステン（Ｗ）で形成された第２の導電膜５１２をエッチングする際には、ＣＦ₄、Ｃｌ₂、Ｏ₂を流量５０ｓｃｃｍ、５０ｓｃｃｍ、２０ｓｃｃｍで流した混合ガスを用いる。また窒化タンタル（ＴａＮ）で形成された第１の導電膜５１１は、Ｃｌ₂を６０ｓｃｃｍで流して等方性エッチングする。

以上の工程により、第１層ゲート電極（下層ゲート電極）５６１ａ〜５６１ｃ及び第２層ゲート電極（上層ゲート電極）５６０ａ〜５６０ｃを有するゲート電極５６３ａ〜５６３ｃが形成される。

なおゲート配線はゲート電極５６３ａ〜５６３ｃと別に形成し、そのゲート配線にゲート電極５６３ａ〜５６３ｃを接続する。

そして、ゲート電極５６３ａ〜５６３ｃをマスクとして用い、島状半導体膜５０７〜５０９に一導電性（ｎ型またはｐ型の導電性）を付与する不純物を添加する。この不純物添加において、不純物はマスクの存在しない領域に添加されるだけでなく、第２層ゲート電極５６０の下の領域にまで回り込み、第１層ゲート電極５６１の端部にまで導入される。

本実施例において、ｎチャネル型ＴＦＴを作製する場合は、フォスフィン（ＰＨ₃）を用いて、印加電圧４０〜８０ｋｅＶ、例えば６０ｋｅＶ、ドーズ量１．０×１０¹²〜２．５×１０¹⁴ｃｍ^-2、例えば２．７×１０¹³ｃｍ^-2で、島状半導体膜中にリン（Ｐ）を導入する。またこの不純物導入の際にチャネル形成領域５２２及び５２７が形成される。

またｐチャネル型ＴＦＴを作製する場合は、ジボラン（Ｂ₂Ｈ₆）を印加電圧２０〜５０ｋｅＶ、例えば４５ｋｅＶ、ドーズ量１×１０¹⁵〜５×１０¹⁷ｃｍ^-2、例えば２．０×１０¹⁶ｃｍ^-2の条件で、島状半導体膜中にボロン（Ｂ）を導入する。これによりｐチャネル型ＴＦＴのソース領域又はドレイン領域５２３、またこの不純物導入の際にチャネル形成領域５２４が形成される（図１１（Ｃ）参照）。

次に図１２（Ａ）に示されるように、第１層ゲート電極５６１ａ〜５６１ｃ及び第２層ゲート電極５６０ａ〜５６０ｃの側面を覆って、絶縁膜、いわゆるサイドウォール５１５〜５１７を形成する。サイドウォールは、プラズマＣＶＤ法や減圧熱ＣＶＤ（ＬＰＣＶＤ）法を用いて、珪素を有する絶縁膜により形成することができる。

本実施例においては、プラズマＣＶＤ法で、原料ガスにＳｉＨ₄、Ｎ₂Ｏを用い圧力１３３パスカル（１３３Ｐａ）で窒素を含む酸化珪素膜（ＳｉＯＮ）を形成後、減圧熱ＣＶＤ（ＬＰＣＶＤ）法により原料ガスにＳｉＨ₄、Ｎ₂Ｏを用い圧力２６６パスカル（２６６Ｐａ）、温度４００℃で、窒素を含む酸化珪素膜（ＳｉＯＮ）を形成する。その後、窒素を含む酸化珪素膜（ＳｉＯＮ）をエッチングすることにより、テーパー形状を有するサイドウォールを２２１形成する。またその際に絶縁膜５１０もエッチングされ、ゲート絶縁膜５７０〜５７２が形成される。

減圧熱ＣＶＤ法を用いてサイドウォールを形成する場合のエッチング条件は以下の通りである。第１のエッチング条件として、原料ガスにＣＨＦ₃、Ｈｅを用いて、数ｓｅｃ、例えば３ｓｅｃかけてプラズマをたてる。このとき、成膜装置に配置された基板と対向する側の電極を４７５Ｗとし、基板が配置される電極を３００Ｗとする。基板が配置される電極に印加する電圧により、エッチングガスのイオンを加速することができる。第２のエッチング条件として、原料ガスにＣＨＦ₃、Ｈｅを用いて、数十ｓｅｃ、例えば６０ｓｅｃ間電圧を印加する。エッチング対象となる膜の高さが所定値（本実施例では１００ｎｍ）となるとき終了するように、エッチング時間を決定することができる。このとき、成膜装置に配置された基板と対向する側の電極を４７５Ｗとし、基板が配置される電極を３００Ｗとする。第３のエッチング条件として、原料ガスにＣＨＦ₃、Ｈｅを用いて、エッチング対象となる表面の膜が無くなったと思われる時間から数十ｓｅｃ、例えば３１ｓｅｃ間電圧を印加する。このとき、成膜装置に配置された基板と対向する側の電極を５０Ｗとし、基板が配置される電極を４５０Ｗとする。

次にサイドウォール５１５〜５１７、ゲート電極５６３ａ〜５６３ｃをマスクとして、リン（Ｐ）を、印加電圧１０〜４０ｋｅＶ、例えば２０ｋｅＶ、ドーズ量１．０×１０¹⁵〜２．５×１０¹⁶ｃｍ^-2、例えば３．０×１０¹⁵ｃｍ^-2で、島状半導体膜５０７〜５０９中に導入する。これによりｎチャネル型ＴＦＴのソース領域又はドレイン領域である５２０及び５２５が形成される。またサイドウォール５１５〜５１７の下にはそれぞれ低濃度不純物領域５２１及び５２６が形成される（図１２（Ｂ）参照）。

本実施例においては、ｎチャネル型ＴＦＴのソース領域又はドレイン領域５２０、５２５のそれぞれには、１×１０¹⁹〜５×１０²¹ｃｍ^-3の濃度でリン（Ｐ）が含まれることとなる。またｎチャネル型ＴＦＴの低濃度不純物領域５２１及び５２６のそれぞれには、１×１０¹⁸〜５×１０¹⁹ｃｍ^-3の濃度でリン（Ｐ）が含まれる。さらに、ｐチャネル型ＴＦＴのソース又はドレイン領域５２３には、１×１０¹⁹〜５×１０²¹ｃｍ^-3の濃度でボロン（Ｂ）が含まれる。

次に島状半導体膜５０７〜５０９、ゲート絶縁膜５７０〜５７２、ゲート電極５６３ａ〜５６３ｃ、サイドウォール５１５〜５１７を覆って、第１層間絶縁膜５３０を形成する（図１２（Ｃ）参照）。

第１層間絶縁膜５３０としては、プラズマＣＶＤ法またはスパッタ法を用いて、シリコンを含む絶縁膜、例えば酸化珪素膜（ＳｉＯｘ）、窒化珪素膜（ＳｉＮ）、窒素を含む酸化珪素膜（ＳｉＯＮ）、またはその積層膜で形成する。勿論、第１層間絶縁膜５３０は窒素を含む酸化珪素膜や窒化珪素膜、またはその積層膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。

本実施例では、不純物を導入した後、窒素を含む酸化珪素膜（ＳｉＯＮ膜）をプラズマＣＶＤ法により５０ｎｍ形成し、窒素雰囲気中５５０℃で４時間加熱して、不純物を活性化する。もしくは窒素を含む酸化珪素膜形成後、レーザ照射方法によって不純物を活性化してもよい。

次にプラズマＣＶＤ法により窒化珪素膜（ＳｉＮ膜）を１００ｎｍ形成する。次に全体を４１０℃で１時間加熱し、窒化珪素膜から水素を放出させることにより水素化を行う。水素化後、更に窒素を含む酸化珪素膜（ＳｉＯＮ膜）を６００ｎｍ形成する。この、窒素を含む酸化珪素膜、窒化珪素膜及び窒素を含む酸化珪素膜の積層膜が第１層間絶縁膜５３０である。

次に、第１層間絶縁膜５３０上に平坦化膜として機能する第２層間絶縁膜６０１を形成する。

第２層間絶縁膜６０１としては、感光性または非感光性の有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン）、珪素（Ｓｉ）と酸素（Ｏ）との結合（Ｓｉ−Ｏ−Ｓｉ結合）で骨格構造が構成され、置換基に少なくとも水素を含む、または置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料、いわゆるシロキサン、及びそれらの積層構造を用いることができる。有機材料として、ポジ型感光性有機樹脂又はネガ型感光性有機樹脂を用いることができる。

本実施例では、第２層間絶縁膜６０１としてシロキサンをスピンコート法で形成する。

第１層間絶縁膜５３０及び第２層間絶縁膜６０１をエッチングして、島状半導体膜５０７〜５０９に到達するコンタクトホールを形成する。

次に第２層間絶縁膜６０１上にコンタクトホールを介して、金属膜を形成し、金属膜をパターニングして、電極６０２〜６０６を形成する（図１３（Ａ）参照）。

金属膜は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いればよい。本実施例では、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、シリコン−アルミニウム合金膜（Ａｌ−Ｓｉ）、チタン膜（Ｔｉ）をそれぞれ６０ｎｍ、４０ｎｍ、３００ｎｍ、１００ｎｍに積層したのち、所望の形状にパターニング及びエッチングして電極６０２〜６０６を形成する。

またこの電極６０２〜６０６を、ニッケル、コバルト、鉄のうち少なくとも１種の元素、及び炭素を含むアルミニウム合金膜で形成してもよい。このようなアルミニウム合金膜は、シリコンと接触してもシリコンとアルミニウムの相互拡散が防止できる。またこのようなアルミニウム合金膜は、透明導電膜、例えばＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）膜と接触しても酸化還元反応が起こらないため、両者を直接接触させることができる。さらにこのようなアルミ合金膜は、比抵抗が低く耐熱性にも優れているので、配線材料としては有用である。

また本実施例では、電極６０２〜６０６はそれぞれ電極と別々に形成された配線に接続されているが、電極と配線を一体形成してもよい。

なお、電極６０３は、ｎチャネル型ＴＦＴ５４０のソース領域又はドレイン領域５２０と、ｐチャネル型ＴＦＴ５４１のソース領域又はドレイン領域５２３を電気的に接続している。

次に第２層間絶縁膜６０１及び電極６０２〜６０６上に第３層間絶縁膜６１０を形成する。なお第３の層間絶縁膜６１０は、第２の層間絶縁膜６０１と同様の材料を用いて形成することが可能である。

次いで、フォトマスクを用いてレジストマスクを形成し、第３層間絶縁膜６１０の一部をドライエッチングにより除去して開孔（コンタクトホールを形成）する。このコンタクトホール形成においては、エッチングガスとして四フッ化炭素（ＣＦ₄）、酸素（Ｏ₂）、ヘリウム（Ｈｅ）を、ＣＦ₄、Ｏ₂、Ｈｅをそれぞれ５０ｓｃｃｍ、５０ｓｃｃｍ、３０ｓｃｃｍの流量で用いた。なお、コンタクトホールの底部は電極６０６に達している。

次いで、レジストマスクを除去した後、全面に第３の導電膜を成膜する。次いでフォトマスクを用いて、第３の導電膜のパターニングを行い、電極６０６に電気的に接続される画素電極６２３を形成する（図１３（Ｂ））。本実施例では、反射型の液晶表示パネルを作製するので、画素電極６２３スパッタ法によりＡｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の光反射性を有する金属材料を用いて形成すればよい。

また、透過型の液晶表示パネルを作製する場合は、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ₂）などの透明導電膜を用い、画素電極６２３を形成する。

なお、図１５に画素部の一部を拡大した上面図を示す。また、図１５は画素電極の形成途中を示しており、左側の画素においては画素電極が形成されているが、右側の画素においては画素電極を形成していない状態を示している。図１５において、実線Ａ−Ａ’で切断した図が、図１３（Ｂ）の画素ＴＦＴ５４２の断面と対応しており、図１３（Ｂ）と対応する箇所には同じ符号を用いている。また、容量配線６３１が設けてあり、保持容量は、第１層間絶縁膜５３０を誘電体とし、画素電極６２３と、該画素電極と重なる容量配線６３１とで形成されている。

なお本実施例においては、画素電極６２３と容量配線６３１が重なる領域は、第２層間絶縁膜６０１及び第３層間絶縁膜６１０をエッチングし、保持容量は画素電極６２３，第１層間絶縁膜５３０及び容量配線６３１によって形成されている。しかし第２層間絶縁膜６０１及び第３層間絶縁膜６１０も誘電体として用いることが可能であれば、第２層間絶縁膜６０１及び第３層間絶縁膜６１０をエッチングしなくてもよい。その場合第１層間絶縁膜５３０及び第２層間絶縁膜６０１及び第３層間絶縁膜６１０が誘電体として機能する。もしくは第３層間絶縁膜６１０のみをエッチングして、第１層間絶縁膜５３０と第２層間絶縁膜６０１を誘電体として用いてもよい。

図１５において、ゲート電極５６３ｃは、ゲート電極５６３ｃとは別に形成されたゲート配線６５０と接続されている。また電極６０５はソース配線と一体形成されているが、電極６０５とソース配線は別々に形成してお互いを接続してもよい。

以上の工程により、基板５００上にトップゲート型の画素ＴＦＴ５４２、トップゲート型のｎチャネル型ＴＦＴ５４０及びｐチャネル型ＴＦＴ５４１からなるＣＭＯＳ回路６２０および画素電極６２３が形成された液晶表示パネル用のＴＦＴ基板が完成する。本実施例では、トップゲート型ＴＦＴを形成したが、ボトムゲート型ＴＦＴを適宜用いることができる。

次いで、画素電極６２３を覆うように、配向膜６２４ａを形成する。なお、配向膜６２４ａは、液滴吐出法やスクリーン印刷法やオフセット印刷法を用いればよい。その後、配向膜６２４ａの表面にラビング処理を行う。

そして、対向基板６２５には、着色層６２６ａ、遮光層（ブラックマトリクス）６２６ｂ、及びオーバーコート層６２７からなるカラーフィルタを設け、さらに透明電極もしくは反射電極からなる対向電極６２８と、その上に配向膜６２４ｂを形成する。そして、閉パターンであるシール材を液滴吐出法により画素部と重なる領域を囲むように形成する（図１４参照）。ここでは液晶６２９を滴下するため、閉パターンのシール材を描画する例を示すが、開口部を有するシールパターンを設け、ＴＦＴ基板を貼りあわせた後に毛細管現象を用いて液晶を注入するディップ式（汲み上げ式）を用いてもよい。

次いで、気泡が入らないように減圧下で液晶６２９の滴下を行い、両方の基板を貼り合わせる。閉ループのシールパターン内に液晶を１回若しくは複数回滴下する。液晶の配向モードとしては、液晶分子の配列が光の入射から出射に向かって９０°ツイスト配向したＴＮモードを用いる場合が多い。ＴＮモードの液晶表示装置を作製する場合には、基板のラビング方向が直交するように貼り合わせる。

なお、一対の基板間隔は、球状のスペーサを散布したり、樹脂からなる柱状のスペーサを形成したり、シール材にフィラーを含ませることによって維持すればよい。上記柱状のスペーサは、アクリル、ポリイミド、ポリイミドアミド、エポキシの少なくとも１つを主成分とする有機樹脂材料、もしくは酸化珪素、窒化珪素、窒素を含む酸化珪素のいずれか一種の材料、或いはこれらの積層膜からなる無機材料であることを特徴としている。

次いで、基板の分断を行う。多面取りの場合、それぞれのパネルを分断する。また、１面取りの場合、予めカットされている対向基板を貼り合わせることによって、分断工程を省略することもできる。

そして、異方性導電体層を介し、公知の技術を用いてＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）を貼りつける。以上の工程で液晶モジュールが完成する。また、必要があれば光学フィルムを貼り付ける。透過型の液晶表示装置とする場合、偏光板は、アクティブマトリクス基板と対向基板の両方に貼り付ける。

以上示したように、本実施例では、高速駆動が可能なＴＦＴを用いて液晶表示装置を作製することができる。本実施例で作製される液晶表示装置は各種電子機器の表示部としても用いることができる。

なお、本実施例では、ＴＦＴをトップゲート型ＴＦＴとしたが、この構造に限定されるものではなく、適宜ボトムゲート型（逆スタガ型）ＴＦＴや、順スタガ型ＴＦＴを用いることが可能である。また、シングルゲート構造のＴＦＴに限定されず、複数のチャネル形成領域を有するマルチゲート型ＴＦＴ、例えばダブルゲート型ＴＦＴとしてもよい。

また、本実施例は、必要であれば実施の形態及び実施例１〜２のいかなる記載とも自由に組み合わせることが可能である。

本実施例では、液晶滴下に液滴吐出法を用いる例を示す。本実施例では、大面積基板１１１０を用い、パネル４枚取りの作製例を図１６（Ａ）〜図１６（Ｄ）、図１７（Ａ）〜図１７（Ｄ）及び図１８（Ａ）〜図１８（Ｂ）に示す。

図１６（Ａ）は、ディスペンサ（またはインクジェット）による液晶層形成の途中の断面図を示しており、シール材１１１２で囲まれた画素部１１１１を覆うように液晶材料１１１４を液滴吐出装置１１１６のノズル１１１８から吐出、噴射、または滴下させている。液滴吐出装置１１１６は、図１６（Ａ）中の矢印方向に移動させる。なお、ここではノズル１１１８を移動させた例を示したが、ノズルを固定し、基板を移動させることによって液晶層を形成してもよい。

また、図１６（Ｂ）には斜視図を示している。シール材１１１２で囲まれた領域のみに選択的に液晶材料１１１４を吐出、噴射、または滴下させ、ノズル走査方向１１１３に合わせて滴下面１１１５が移動している様子を示している。

また、図１６（Ａ）の点線で囲まれた部分１１１９を拡大した断面図が図１６（Ｃ）及び図１６（Ｄ）である。液晶材料の粘性が高い場合は、連続的に吐出され、図１６（Ｃ）のように繋がったまま付着される。一方、液晶材料の粘性が低い場合には、間欠的に吐出され、図１６（Ｄ）に示すように液滴が滴下される。

なお、図１６（Ｃ）及び図１６（Ｄ）中、１１１０は大面積基板、１１２０は画素ＴＦＴ、１１２１は画素電極をそれぞれ指している。画素部１１１１は、マトリクス状に配置された画素電極と、該画素電極と接続されているスイッチング素子、ここではトップゲート型ＴＦＴと、保持容量とで構成されている。

ここで、図１７（Ａ）〜図１７（Ｄ）を用いて、パネル作製の流れを以下に説明する。

まず、絶縁表面に画素部１０３４が形成された第１基板１０３５を用意する。第１基板１０３５は、予め、配向膜の形成、ラビング処理、球状スペーサ散布、或いは柱状スペーサ形成、またはカラーフィルタの形成などを行っておく。次いで、図１６（Ａ）に示すように、不活性気体雰囲気または減圧下で第１基板１０３５上にディスペンサ装置またはインクジェット装置でシール材１０３２を所定の位置（画素部１０３４を囲むパターン）に形成する。半透明なシール材１０３２としてはフィラー（直径６μｍ〜２４μｍ）を含み、且つ、粘度４０〜４００Ｐａ・ｓのものを用いる。なお、後に接する液晶に溶解しないシール材料を選択することが好ましい。シール材としては、アクリル系光硬化樹脂やアクリル系熱硬化樹脂を用いればよい。また、簡単なシールパターンであるのでシール材１０３２は、印刷法で形成することもできる。

次いで、シール材１０３２に囲まれた領域に液晶１０３３をインクジェット法により滴下する（図１７（Ｂ））。液晶１０３３としては、インクジェット法によって吐出可能な粘度を有する公知の液晶材料を用いればよい。また、液晶材料は温度を調節することによって粘度を設定することができるため、インクジェット法に適している。インクジェット法により無駄なく必要な量だけの液晶１０３３をシール材１０３２に囲まれた領域に保持することができる。

次いで、画素部１０３４が設けられた第１基板１０３５と、対向電極や配向膜が設けられた第２基板１０３１とを気泡が入らないように減圧下で貼りあわせる。（図１７（Ｃ））ここでは、貼りあわせると同時に紫外線照射や熱処理を行って、シール材１０３２を硬化させる。なお、紫外線照射に加えて、熱処理を行ってもよい。

また、図１８に貼り合わせ時または貼り合わせ後に紫外線照射や熱処理が可能な貼り合わせ装置の例を示す。

図１８中、１０４１は第１基板支持台、１０４２は第２基板支持台、１０４４は窓、１０４８は下側定盤、１０４９は光源である。なお、図１８において、図１７と対応する部分は同一の符号を用いている。

下側定盤１０４８は加熱ヒータが内蔵されており、シール材を硬化させる。また、第２基板支持台には窓１０４４が設けられており、光源１０４９からの紫外光などを通過させるようになっている。ここでは図示していないが窓１０４４を通して基板の位置アライメントを行う。また、対向基板となる第２基板１０３１は予め、所望のサイズに切断しておき、第２基板支持台１０４２に真空チャックなどで固定しておく。図１８（Ａ）は貼り合わせ前の状態を示している。

貼り合わせ時には、第１基板支持台１０４１と第２基板支持台１０４２とを下降させた後、圧力をかけて第１基板１０３５と第２基板１０３１を貼り合わせ、そのまま紫外光を照射することによって硬化させる。貼り合わせ後の状態を図１８（Ｂ）に示す。

次いで、スクライバー装置、ブレイカー装置、ロールカッターなどの切断装置を用いて第１基板１０３５を切断する（図１７（Ｄ）参照）。こうして、１枚の基板から４つのパネルを作製することができる。そして、公知の技術を用いてＦＰＣを貼りつける。

なお、第１基板１０３５、第２基板１０３１としてはガラス基板、またはプラスチック基板を用いることができる。

以上の工程によって大面積基板を用いた液晶表示装置が作製される。

また、本実施例は、必要であれば実施の形態、実施例１〜２のいかなる記載と自由に組み合わせることが可能である。

本実施例では、本発明を用いて両面出射型ＥＬ（エレクトロルミネセンス：Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置を作製する例を、図１９（Ａ）〜図１９（Ｂ）、図２０及び図２１を用いて説明する。

まず実施例３に基づいて図１１（Ｃ）の不純物導入までの工程を行う。なお、実施例３と同じものは同じ符号で表す。また本実施例の作製条件、作製工程、成膜材料等について、特に記載のないものは実施例３と同様の作製条件、作製工程、成膜材料等を用いている。

ただし、本実施例では、後の工程で画素ＴＦＴ２００２の活性層となる島状半導体膜５０９にはｐ型の不純物、例えばボロン（Ｂ）を導入する。また画素ＴＦＴ２００２を駆動する駆動回路のＴＦＴとなるｎチャネル型ＴＦＴ２０００及び２００１については、その活性層となる島状半導体膜５０７及び５０８には、ｎ型の不純物、例えばリン（Ｐ）が導入される（図１９（Ａ）参照）。

次に、実施例３と同様にサイドウォール５１５〜５１７を形成し、ｎチャネル型ＴＦＴの活性層となる島状半導体膜５０７及び５０８にｎ型の不純物、例えばリン（Ｐ）を高濃度で導入する（図１９（Ｂ）参照）。

以上により、ｎチャネル型ＴＦＴ２０００には、ソース領域又はドレイン領域６５０、低濃度不純物領域６５１及びチャネル形成領域６５２が形成される。またｎチャネル型ＴＦＴ２００１には、ソース領域又はドレイン領域６５３、低濃度不純物領域６５４及びチャネル形成領域６５５が形成される。さらにｐチャネル型ＴＦＴ２００２には、ソース領域又はドレイン領域６５６及びチャネル形成領域６５７が形成される。

本実施例においては、ｐチャネル型ＴＦＴ２００２は本両面出射型ＥＬ表示装置の画素ＴＦＴとして用いられる。またｎチャネル型ＴＦＴ２０００及び２００１は、画素ＴＦＴ２００２を駆動する駆動回路のＴＦＴとして用いられる。ただし画素ＴＦＴは必ずしもｐチャネル型ＴＦＴである必要はなく、ｎチャネル型ＴＦＴを用いてもよい。また駆動回路も複数のｎチャネル型ＴＦＴを組み合わせた回路である必要はなく、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補的に組み合わせた回路、もしくは複数のｐチャネル型ＴＦＴを組み合わせた回路であってもよい。

その後実施例３に記載された方法に基づいて、第１層間絶縁膜５３０、及び第１層間絶縁膜上に第２層間絶縁膜６０１を形成する。

次いで、第２層間絶縁膜６０１上に透光性を有する第３層間絶縁膜２３０２を形成する。第３層間絶縁膜２３０２は、後の工程で画素電極２４００をパターニングする際、第２層間絶縁膜６０１である平坦化膜を保護するためのエッチングストッパー膜として設けるものである。ただし、画素電極２４００をパターニングする際、第２層間絶縁膜６０１がエッチングストッパー膜となるのであれば第３層間絶縁膜２３０２は不要である。

次いで、マスクを用いて第１層間絶縁膜５３０、第２層間絶縁膜６０１及び第３層間絶縁膜２３０２にコンタクトホールを形成する。次いで、マスクを除去し、導電膜（ＴｉＮ、Ａｌ及びＴｉＮの積層膜）を形成した後、また別のマスクを用いてエッチング（ＢＣｌ₃とＣｌ₂との混合ガスでのドライエッチング）を行い、配線６６０〜６６５（ＴＦＴのソース配線及びドレイン配線や、電流供給配線など）を形成する。なお、ＴｉＮは、高耐熱性平坦化膜との密着性が良好な材料の一つである。加えて、ＴＦＴのソース領域またはドレイン領域と良好なオーミックコンタクトを取るためにＴｉＮのＮ含有量は４４％より少なくすることが好ましい。

次いで、新たなマスクを用いて画素電極（本実施例では透明電極）２４００、即ち、有機発光素子の陽極を膜厚１０ｎｍ〜８００ｎｍの範囲で形成する。画素電極としては、インジウム錫酸化物（ＩＴＯ）の他、例えば、Ｓｉ元素を含むインジウム錫酸化物や酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ＩｎｄｉｕｍＺｉｎｃＯｘｉｄｅ）などの仕事関数の高い（仕事関数４．０ｅＶ以上）透明導電材料を用いることができる。

次いで、新たなマスクを用いて画素電極の端部を覆う絶縁物２６００（バンク、隔壁、障壁、土手などと呼ばれる）を形成する。絶縁物２６００としては、塗布法により得られる感光性または非感光性の有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン）、またはＳＯＧ膜（例えば、アルキル基を含むＳｉＯｘ膜）を膜厚０．８μｍ〜１μｍの範囲で用いる。

次いで、有機化合物を含む層２４０１、２４０２、２４０３、２４０４及び２４０５を、蒸着法または塗布法を用いて形成する。なお、発光素子の信頼性を向上させるため、有機化合物を含む層２４０１の形成前に真空加熱を行って脱気を行うことが好ましい。例えば、有機化合物材料の蒸着を行う前に、基板に含まれるガスを除去するために減圧雰囲気や不活性雰囲気で２００℃〜３００℃の加熱処理を行うことが望ましい。なお、層間絶縁膜と隔壁とを高耐熱性を有するＳｉＯｘ膜で形成した場合には、さらに高い加熱処理（４１０℃）を加えることもできる。

そして、蒸着マスクを用いて選択的に画素電極上にモリブデン酸化物（ＭｏＯｘ）と、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（α−ＮＰＤ）と、ルブレンとを共蒸着して第１の有機化合物を含む層２４０１（第１の層）を形成する。

なお、ＭｏＯｘの他、銅フタロシアニン（ＣｕＰＣ）やバナジウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）等の正孔注入性の高い材料を用いることができる。また、ポリ（エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸）水溶液（ＰＥＤＯＴ／ＰＳＳ）等の正孔注入性の高い高分子材料を塗布法によって成膜したものを第１の有機化合物を含む層２４０１として用いてもよい。

次いで、蒸着マスクを用いて選択的にα−ＮＰＤを蒸着し、第１の有機化合物を含む層２４０１の上に正孔輸送層（第２の層）２４０２を形成する。なお、α−ＮＰＤの他、４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）等の芳香族アミン系化合物に代表される正孔輸送性の高い材料を用いることができる。

次いで、選択的に発光層２４０３（第３の層）を形成する。フルカラー表示装置とするためには発光色（Ｒ、Ｇ、Ｂ）ごとに蒸着マスクのアライメントを行ってそれぞれ選択的に蒸着する。

次いで、蒸着マスクを用いて選択的にＡｌｑ₃（トリス（８−キノリノラト）アルミニウム）を蒸着し、発光層２４０３上に電子輸送層（第４の層）２４０４を形成する。なお、Ａｌｑ₃の他、トリス（５−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ₃）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ₂）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等のキノリン骨格またはベンゾキノリン骨格を有する金属錯体等に代表される電子輸送性の高い材料を用いることができる。また、この他ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）₂）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）₂）などのオキサゾール系、チアゾール系配位子を有する金属錯体なども用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）や、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）なども電子輸送性が高いため、電子輸送層２４０４として用いることができる。

次いで、４，４−ビス（５−メチルベンズオキサゾル−２−イル）スチルベン（略称：ＢｚＯｓ）とリチウム（Ｌｉ）とを共蒸着し、電子輸送層および絶縁物を覆って全面に電子注入層（第５の層）２４０５を形成する。ベンゾオキサゾール誘導体（ＢｚＯＳ）を用いることで、後の工程に行われる透明電極２４０６形成時におけるスパッタ法に起因する損傷を抑制している。なお、ＢｚＯｓ：Ｌｉ以外に、ＣａＦ₂、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）等のようなアルカリ金属又はアルカリ土類金属の化合物等の電子注入性の高い材料を用いることができる。また、この他、Ａｌｑ₃とマグネシウム（Ｍｇ）とを混合したものも用いることができる。

次に、第５の層２４０４の上に透明電極２４０６、即ち、有機発光素子の陰極を膜厚１０ｎｍ〜８００ｎｍの範囲で形成する。透明電極２４０６としては、インジウム錫酸化物（ＩＴＯ）の他、例えば、Ｓｉ元素を含むインジウム錫酸化物や酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ＩｎｄｉｕｍＺｉｎｃＯｘｉｄｅ）を用いることができる。

以上のようにして、発光素子が作製される。発光素子を構成する陽極、有機化合物を含む層（第１の層〜第５の層）、および陰極の各材料は適宜選択し、各膜厚も調整する。陽極と陰極とで同じ材料を用い、且つ、同程度の膜厚、好ましくは１００ｎｍ程度の薄い膜厚とすることが望ましい。

また、必要であれば、発光素子を覆って、水分の侵入を防ぐ透明保護層２４０７を形成する。透明保護層２４０７としては、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸素を含む窒化珪素膜（ＳｉＮＯ膜（組成比Ｎ＞Ｏ））または窒素を含む酸化珪素膜（ＳｉＯＮ膜（組成比Ｎ＜Ｏ））、炭素を主成分とする薄膜（例えばＤＬＣ膜、ＣＮ膜）などを用いることができる（図１９（Ｃ）参照）。

次いで、基板間隔を確保するためのギャップ材を含有するシール材を用い、第２の基板２５００と基板５００とを貼り合わせる。第２の基板２５００も、光透過性を有するガラス基板や石英基板を用いればよい。なお、一対の基板の間は、空隙（不活性気体）として乾燥剤を配置してもよいし、透明なシール材（紫外線硬化または熱硬化のエポキシ樹脂など）を一対の基板間に充填してもよい。

発光素子は、画素電極、２４０７が透光性材料で形成され、一つの発光素子から２方向、即ち両面側から採光することができる。

以上に示すパネル構成とすることで上面からの発光と、下面からの発光とでほぼ同一とすることができる。

最後に光学フィルム（偏光板、または円偏光板）２５０１、２５０２を設けてコントラストを向上させる（図２０参照）。

図２１に画素部の画素ＴＦＴをＲＧＢによって作り分けた例を示す。赤色（Ｒ）用の画素には、画素ＴＦＴ２００２Ｒが画素電極２４００Ｒに接続されており、第１の層２４０１Ｒ，第２の層（正孔輸送層）２４０２Ｒ、第３の層（発光層）２４０３Ｒ、第４の層（電子輸送層）２４０４Ｒ、第５の層（電子注入層）２４０５Ｒが形成される。また緑色（Ｇ）用の画素には、画素ＴＦＴ２００２Ｇが画素電極２４００Ｇに接続されており、第１の層２４０１Ｇ，第２の層（正孔輸送層）２４０２Ｇ、第３の層（発光層）２４０３Ｇ、第４の層（電子輸送層）２４０４Ｇ、第５の層（電子注入層）２４０５Ｇが形成される。さらに青色（Ｂ）用の画素には、画素ＴＦＴ２００２Ｂが画素電極２４００Ｂに接続されており、第１の層２４０１Ｂ，第２の層（正孔輸送層）２４０２Ｂ、第３の層（発光層）２４０３Ｂ、第４の層（電子輸送層）２４０４Ｂ、第５の層（電子注入層）２４０５Ｂが形成される。

このうち発光層２４０３Ｒ、２４０３Ｇ及び２４０３Ｂについて、赤色の発光を示す発光層２４０３Ｒとしては、Ａｌｑ₃：ＤＣＭ、またはＡｌｑ₃：ルブレン：ＢｉｓＤＣＪＴＭなどの材料を用いる。また、緑色の発光を示す発光層２４０３Ｇとしては、Ａｌｑ₃：ＤＭＱＤ（Ｎ，Ｎ’−ジメチルキナクリドン）、またはＡｌｑ₃：クマリン６などの材料を用いる。また、青色の発光を示す発光層２４０３Ｂとしては、α―ＮＰＤ、またはｔＢｕ−ＤＮＡなどの材料を用いる。

なお本実施例では、両面出射型パネル（デュアルエミッションパネル）について説明したが、片面出射型パネルである上面出射型パネル（トップエミッションパネル）、もしくは下面出射型パネル（ボトムエミッションパネル）の構成を用いてももちろんよい。

上面出射型パネルを作製するには、有機発光素子の陽極を透明電極でなく、遮光性のある材料で形成すればよい。例えば、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造とすると、配線としての抵抗も低く、且つ、良好なオーミックコンタクトがとれ、且つ、陽極として機能させることができる。またそれ以外にも、有機発光素子の陽極を窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層としてもよいし、３層以上の積層を用いてもよい。

また、上面出射型パネルの陰極は、透明または半透明であることが好ましく、画素電極と同じ材料を用いて形成することができる。

また下面出射型パネルを作製するには、有機発光素子の陽極は画素電極と同じ材料を用いて形成することができる。

一方下面出射型パネルの陰極としては、遮光性があり仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ₂、またはＣａＮ）を用いればよい。

なお上面出射型パネル又は下面出射型パネルを作製する際、有機発光素子中の有機化合物を含む層は、それぞれの陽極や陰極の材料に合わせて適宜変えてもよい。

また発光素子から発せられる光には、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれて、本実施例においてはその一方又は両方を用いることができる。

また、本実施例は、実施例３の工程を利用して実施されることは既に説明したが、必要であれば実施の形態、実施例１〜２のいかなる記載とも自由に組み合わせることが可能である。

本実施例では、本発明を用いてＣＰＵ（中央演算装置：ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）を作製した例を、図２２（Ａ）〜図２２（Ｂ）、図２３、図２４（Ａ）〜図２４（Ｂ）、図２５（Ａ）〜図２５（Ｃ）を用いて示す。

まず実施例３と同様の作製工程により、図１２（Ｃ）の第１層間絶縁膜形成までを行う。なお、実施例３と同じものは同じ符号で表す。また本実施例の作製条件、作製工程、成膜材料等について、特に記載のないものは実施例３と同様の作製条件、作製工程、成膜材料等を用いている。

ただし、本実施例においては、基板３０００上にｎチャネル型ＴＦＴ３２０１及び３２０３、ｐチャネル型ＴＦＴ３２０２及び３２０４を形成する。図２２（Ａ）において、ｎチャネル型ＴＦＴ３２０１は下地膜３００１上に、島状半導体膜３００５、ゲート絶縁膜３０２０、第１層ゲート電極（下層ゲート電極）３０５０及び第２層ゲート電極（上層ゲート電極）３０４０からなるゲート電極３０６０、サイドウォール３０３０及び３０３１を有している。また島状半導体膜３００５中には、ソース領域又はドレイン領域３０１０、低濃度不純物領域３０１１、及びチャネル形成領域３０１２を有する。

また、ｐチャネル型ＴＦＴ３２０２は下地膜３００１上に、島状半導体膜３００６、ゲート絶縁膜３０２１、第１層ゲート電極（下層ゲート電極）３０５１及び第２層ゲート電極（上層ゲート電極）３０４１からなるゲート電極３０６１、サイドウォール３０３２及び３０３３を有している。また島状半導体膜３００６中には、ソース領域又はドレイン領域３０１３、及びチャネル形成領域３０１４を有する。

ｎチャネル型ＴＦＴ３２０３は下地膜３００１上に、島状半導体膜３００７、ゲート絶縁膜３０２２、第１層ゲート電極（下層ゲート電極）３０５２及び第２層ゲート電極（上層ゲート電極）３０４２からなるゲート電極３０６２、サイドウォール３０３４及び３０３５を有している。また島状半導体膜３００７中には、ソース領域又はドレイン領域３０１５、低濃度不純物領域３０１６、及びチャネル形成領域３０１７を有する。

さらに、ｐチャネル型ＴＦＴ３２０４は下地膜３００１上に、島状半導体膜３００８、ゲート絶縁膜３０２３、第１層ゲート電極（下層ゲート電極）３０５３及び第２層ゲート電極（上層ゲート電極）３０４３からなるゲート電極３０６３、サイドウォール３０３６及び３０３７を有している。また島状半導体膜３００８中には、ソース領域又はドレイン領域３０１８、及びチャネル形成領域３０１９を有する。

また、島状半導体膜３００５〜３００８、ゲート絶縁膜３０２０〜３０２３、ゲート電極３０６０〜３０６３、サイドウォール３０３０〜３０３７を覆うように形成される第１層間絶縁膜３１００は、窒素を有する絶縁膜であればよく、本実施例では、プラズマＣＶＤ法により１００ｎｍの窒化珪素膜を形成する。

第１層間絶縁膜３１００の形成後、加熱処理を行い、水素化を施す。本実施例では、窒素雰囲気中４１０℃で１時間の加熱処理を行う。その結果、窒化珪素膜から放出される水素により、酸化珪素膜や珪素膜のダングリングボンドを終端することができる。

そして、第１層間絶縁膜３１００を覆うように第２層間絶縁膜３１０１を形成する。第２層間絶縁膜３１０１は、無機材料（酸化珪素、窒化珪素、窒素を含む酸化珪素など）、感光性または非感光性の有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン）、珪素（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む、または置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料、いわゆるシロキサン、及びそれらの積層構造を用いることができる。有機材料として、ポジ型感光性有機樹脂又はネガ型感光性有機樹脂を用いることができる。例えば、有機材料としてポジ型の感光性アクリルを用いた場合、フォトリソフラフィ工程による露光処理により感光性有機樹脂をエッチングすると上端部に曲率を有する開口部を形成することができる。本実施例では、原料ガスにＳｉＨ₄、Ｎ₂Ｏを用いるプラズマＣＶＤ法により形成される窒素を含む酸化珪素膜を６００ｎｍの膜厚に形成する。このとき、基板の温度を３００〜４５０℃に加熱し、本実施例では４００℃に加熱する。

次いで、レジストマスクを用いて第２層間絶縁膜３１０１にコンタクトホールを形成する。このコンタクトホール形成はドライエッチング法にて行い、エッチングガスとして四フッ化炭素（ＣＦ₄）、酸素（Ｏ₂）、ヘリウム（Ｈｅ）を、ＣＦ₄、Ｏ₂、Ｈｅをそれぞれ５０ｓｃｃｍ、５０ｓｃｃｍ、３０ｓｃｃｍの流量で用いた。

図２２（Ｂ）に示すように、第１層間絶縁膜３１００及び第２層間絶縁膜３１０１に、コンタクトホールを介してソース領域又はドレイン領域と接続する配線３３０１〜３３０８を形成する。同時にゲート電極と接続する配線を形成する。このとき、コンタクトホールの直径を１．０μｍ程度とするため、コンタクトホールは垂直に形成するとよい。そのため、意図的にレジスト端部がテーパー形状とならないように形成する。またレジストとコンタクトホールを形成する絶縁膜の選択比が高ければ、レジスト端部がテーパー形状となっても構わない。本実施例では、第２層間絶縁膜３１０１に窒素を含む酸化珪素膜を用いるため、端部が垂直となるように、つまり意図的にテーパー形状とならないように形成されたレジストマスクを用いて、ドライエッチング法によりコンタクトホールを形成する。このとき、実際のレジスト端部はテーパー形状となることがある。エッチングガスにＣＨＦ₃、Ｈｅを用い、第１のエッチング時間として数ｓｅｃ、例えば３ｓｅｃ、第２のエッチング時間として１００〜１３０ｓｅｃ、例えば１１７ｓｅｃ、第３のエッチング時間として２００〜２７０ｓｅｃ、例えば２５６ｓｅｃとしてエッチングを行う。このとき、コンタクトホールのエッチング状況に応じて、エッチングガスの流量を決定することができる。

なお第２層間絶縁膜３１０１に、有機材料やシロキサンを用いる場合、コンタクトホールの側面を垂直とするため、レジストマスクよりも高硬度を有するマスク、例えば酸化珪素膜等の無機材料から形成するハードマスクを用いるとよい。

その後、レジストマスクをＯ₂アッシングやレジスト剥離液により除去する。

そしてコンタクトホールに配線３３０１〜３３０８を形成する。配線は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いればよい。本実施の形態では、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、チタン−アルミニウム合金膜（Ａｌ−Ｓｉ）、チタン膜（Ｔｉ）をそれぞれ６０ｎｍ、４０ｎｍ、３００ｎｍ、１００ｎｍに積層したのち、所望の形状にパターニング及びエッチングして配線、つまりソース電極、ドレイン電極を形成する。

またこの配線３３０１〜３３０８を、ニッケル、コバルト、鉄のうち少なくとも１種の元素、及び炭素を含むアルミニウム合金膜で形成してもよい。このようなアルミニウム合金膜は、シリコンと接触してもシリコンとアルミニウムの相互拡散が防止できる。またこのようなアルミニウム合金膜は、透明導電膜、例えばＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）膜と接触しても酸化還元反応が起こらないため、両者を直接接触させることができる。さらにこのようなアルミ合金膜は、比抵抗が低く耐熱性にも優れているので、配線材料としては有用である。

なお本発明において、ｐチャネル型の薄膜トランジスタをＬＤＤ構造としてもよい。さらにｎチャネル型の薄膜トランジスタ、及びｐチャネル型の薄膜トランジスタにおいて、ＬＤＤ構造に代えて、低濃度不純物領域がゲート電極と重なる、いわゆるＧＯＬＤ構造を有してもよい。

そして、以上のように形成された薄膜トランジスタを有する半導体装置、本実施例においてはＣＰＵを作製することができ、駆動電圧５Ｖで、駆動周波数３０ＭＨｚと高速駆動が可能となった。

更に本実施例のＣＰＵの構成についてブロック図を用いて説明する。

図２３に示すＣＰＵは、基板３６００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ）３６０１、演算回路用の制御部（ＡＬＵＣｏｎｔｒｏｌｌｅｒ）３６０２、命令解析部（ＩｎｓｔｒｕｃｔｉｏｎＤｅｃｏｄｅｒ）３６０３、割り込み制御部（ＩｎｔｅｒｒｕｐｔＣｏｎｔｒｏｌｌｅｒ）３６０４、タイミング制御部（ＴｉｍｉｎｇＣｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）３６０６、レジスタ制御部（ＲｅｇｉｓｔｅｒＣｏｎｔｒｏｌｌｅｒ）３６０７、バスインターフェース（ＢｕｓＩ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、ＲＯＭインターフェース（ＲＯＭＩ／Ｆ）３６２０とを主に有している。またＲＯＭ３６０９及びＲＯＭＩ／Ｆ６２０は、別チップに設けても良い。

勿論、図２３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース３６０８を介してＣＰＵに入力された命令は、命令解析部３６０３に入力され、デコードされた後、演算回路用の制御部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。

演算回路用の制御部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用の制御部３６０２は、演算回路３６０１の駆動を制御するための信号を生成する。また、割り込み制御部３６０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３６０６の読み出しや書き込みを行う。

またタイミング制御部３６０５は、演算回路３６０１、演算回路用の制御部３６０２、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック信号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

図２４には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板３７００上に画素部３７０１、画素部３７０１が有する画素を選択する走査線駆動回路３７０２と、選択された画素にビデオ信号を供給する信号線駆動回路３７０３とが設けられている。走査線駆動回路３７０２、及び信号線駆動回路３７０３から引き回される配線によりＣＰＵ３７０４、その他の回路、例えばコントロール回路３７０５とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号とのやりとりを行う。

その他の回路として、映像信号処理回路、電源回路、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を基板上に設けることができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路３７０２、及び信号線駆動回路３７０３を同一基板に形成する必要はなく、例えば走査線駆動回路３７０２のみを同一基板に形成し、信号線駆動回路３７０３をＩＣチップにより形成し、実装してもよい。

図２５（Ａ）には、パッケージングされたＣＰＵの形態を示す。基板３８００上に形成されたＣＰＵの機能を有する薄膜トランジスタアレイ３８０１を、ＣＰＵ表面に設けられた電極（ソース電極やドレイン電極、又はそれらの上に絶縁膜を介して形成された電極等）３８０２が下側となるフェイスダウン状態とする。基板３８００は、ガラス、プラスチックを用いることができる。また銅やその合金で形成される配線３８０３が設けられた配線基板、例えばプリント基板３８０７を用意する。プリント基板３８０７には、接続端子（ピン）３８０４が設けられている。そして電極３８０２と、配線３８０３とを異方性導電膜３８０８等を介して接続する。その後、エポキシ樹脂等の樹脂３８０５で基板３８００上方から覆い、パッケージングされたＣＰＵとして完成する。または中空に保った状態で外周をプラスチックなどで囲んでもよい。

図２５（Ｂ）には、図２５（Ａ）と異なり、ＣＰＵ表面に設けられた電極３８０２が上側となるフェイスアップ状態とする。そしてプリント基板３８０７上に基板３８００を固定し、電極３８０２と、配線３８０３とをワイヤ３８１８により接続する。このようにワイヤにより接続することをワイヤボンディングという。そして電極３８０２と、配線３８０３に接続されるバンプ３８１４とが接続する。その後、中空に保った状態で外周をプラスチック３８１５等で囲み、パッケージングされたＣＰＵとして完成する。

図２５（Ｃ）には、フレキシブル性を有する基板、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅｐｒｉｎｔｅｄｃｉｒｃｕｉｔ）上に、ＣＰＵの機能を有する薄膜トランジスタアレイ３８０１を固定する例を示す。基板３８１０に形成されたＣＰＵの機能を有する薄膜トランジスタアレイ３８０１を、ＣＰＵ表面に設けられた電極３８０２が下側となるフェイスダウン状態とする。基板３８１０には、ガラス、石英、金属、バルク半導体、プラスチックを用いることができるが、図２５（Ｃ）ではフレキシブル性の高いプラスチックを用いると好ましい。また、銅やその合金で形成される配線３８０３が設けられたフレキシブル性を有するＦＰＣ３８１７を用意する。そして、電極３８０２と、配線３８０３とを異方性導電膜３８０８を介して接続する。その後、エポキシ樹脂等の樹脂３８０５で基板３８００上方から覆い、パッケージングされたＣＰＵとして完成する。

このようにパッケージングされたＣＰＵは、外部から保護され、さらに携帯しやすくなる。そして所望箇所に、ＣＰＵを実装することができ、特に図２５（Ｃ）のようにフレキシブル性を有すると、実装する位置の自由度が高まる。またパッケージングすることによりＣＰＵの機能を補助することもできる。

以上のように、本発明のゲート容量が小さく短チャネル効果の抑制されたＴＦＴを用いて、ＣＰＵ等の半導体装置を作製することができる。薄膜トランジスタにより形成されるＣＰＵは軽量であるため、携帯や実装するときの負担を軽減することができる。また、本実施例で説明したＣＰＵや実施例３に記載された液晶表示装置、実施例５に記載されたＥＬ表示装置等、本発明を用いて作製された様々な表示装置を用いて、システムオンパネルを作製することが可能である。

また、本実施例は、必要であれば実施の形態、実施例１〜５のいかなる記載とも自由に組み合わせることが可能である。

本実施例では、本発明をＩＤチップの作製方法に応用した例について説明する。なお本実施例では、半導体素子として絶縁分離されたＴＦＴを例示するが、集積回路に用いられる半導体素子はこれに限定されず、あらゆる回路素子を用いることができる。例えば、ＴＦＴの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどが代表的に挙げられる。

なお、ここでＩＤチップというのは、物体の識別に利用される集積回路のことであり、ＩＤチップ自身に識別するための情報が記録されている。ＩＤチップは、電波や電磁波により管理システムや読み取り器と、情報を送信又は受信、或いはその両方をすることが可能である。ＩＤチップの持つ情報により、ＩＤチップを取り付けられた物の産地、賞味期限、流通経路等が分かるようになり、また医療薬品分野におうようした場合、医薬品や患者にＩＤチップを付けることによって、安全を管理したりすることができる。

まず図２６（Ａ）に示すように、スパッタ法を用いて耐熱性を有する基板（第１の基板）４０００上に剥離層４００１を形成する。第１の基板４０００として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレス基板を含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。

剥離層４００１は、非晶質シリコン、多結晶シリコン、単結晶シリコン、微結晶シリコン（セミアモルファスシリコンを含む）等、シリコンを主成分とする層を用いることができる。剥離層４００１は、スパッタ法、減圧熱ＣＶＤ法、プラズマＣＶＤ法等を用いて形成することができる。本実施例では、膜厚５０ｎｍ程度の非晶質シリコンを減圧熱ＣＶＤ法で形成し、剥離層４００１として用いる。なお剥離層４００１はシリコンに限定されず、エッチングにより選択的に除去できる材料で形成すれば良い。剥離層４００１の膜厚は、５０〜６０ｎｍとするのが望ましい。セミアモルファスシリコンに関しては、３０〜５０ｎｍとしてもよい。

次に、剥離層４００１上に、下地膜４００２を形成する。下地膜４００２は第１の基板４０００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、ＴＦＴなどの半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。また下地膜４００２は、後の半導体素子を剥離する工程において、半導体素子を保護する役目も有している。下地膜４００２は単層であっても複数の絶縁膜を積層したものであっても良い。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いて形成する。

本実施例では、第１層下地膜（下層下地膜）４００２ａとして膜厚１００ｎｍのＳｉＯＮ膜、第２層下地膜（中層下地膜）４００２ｂとして膜厚５０ｎｍのＳｉＮＯ膜、第３層下地膜（上層下地膜）４００２ｃとして膜厚１００ｎｍのＳｉＯＮ膜を順に積層して下地膜４００２を形成するが、各膜の材質、膜厚、積層数は、これに限定されるものではない。例えば、下層下地膜４００２ａをＳｉＯＮ膜に代えて、膜厚０．５〜３μｍのシロキサン系樹脂をスピンコート法、スリットコーター法、液滴吐出法などによって形成しても良い。また、中層下地膜４００２ｂをＳｉＮＯ膜に代えて、窒化珪素膜（ＳｉＮｘ、Ｓｉ₃Ｎ₄等）を用いてもよい。また、上層下地膜４００２ｃをＳｉＯＮ膜に代えて、ＳｉＯ₂膜を用いていても良い。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。

或いは、剥離層４００１に最も近い、下地膜４００２の下層下地膜４００２ａをＳｉＯＮ膜またはＳｉＯ₂膜で形成し、中層下地膜４００２ｂをシロキサン系樹脂で形成し、上層下地膜４００２ｃをＳｉＯ₂膜で形成しても良い。

ここで、酸化珪素膜は、ＳｉＨ₄とＯ₂、又はＴＥＯＳ（テトラエトキシシラン）とＯ₂等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、ＳｉＨ₄とＮＨ₃の混合ガスを用い、プラズマＣＶＤによって形成することができる。また、窒素を含む酸化珪素膜（ＳｉＯＮ：Ｏ＞Ｎ）、酸素を含む窒化珪素膜（ＳｉＮＯ：Ｎ＞Ｏ）は、代表的には、ＳｉＨ₄とＮ₂Ｏの混合ガスを用い、プラズマＣＶＤによって形成することができる。

次に実施例３と同様の作製工程により、図１０（Ａ）の下地膜上の半導体膜形成から図１２（Ｃ）の第１層間絶縁膜形成までの作製を行う。また本実施例の作製条件、作製工程、成膜材料等について、特に記載のないものは実施例３と同様の作製条件、作製工程、成膜材料等を用いている。

ただし、本実施例においては、基板４０００上にｎチャネル型ＴＦＴ４０１１及び４０１３、ｐチャネル型ＴＦＴ４０１２を形成する。ｎチャネル型ＴＦＴ４０１１は、下地膜４００２に島状半導体膜４１００、ゲート絶縁膜４１２０、第１層ゲート電極（下層ゲート電極）４１５０及び第２層ゲート電極（上層ゲート電極）４１４０からなるゲート電極４１６０、サイドウォール４１３０及び４１３１を有している。また島状半導体膜４１００中には、ソース領域又はドレイン領域４１１０、低濃度不純物領域４１１１及びチャネル形成領域４１１２が形成されている。

また、ｐチャネル型ＴＦＴ４０１２は、下地膜４００２に島状半導体膜４１０１、ゲート絶縁膜４１２１、第１層ゲート電極（下層ゲート電極）４１５１及び第２層ゲート電極（上層ゲート電極）４１４１からなるゲート電極４１６１、サイドウォール４１３２及び４１３３を有している。また島状半導体膜４１０１中には、ソース領域又はドレイン領域４１１３、及びチャネル形成領域４１１４が形成されている。

ｎチャネル型ＴＦＴ４０１３は、下地膜４００２に島状半導体膜４１０２、ゲート絶縁膜４１２２、第１層ゲート電極（下層ゲート電極）４１５２及び第２層ゲート電極（上層ゲート電極）４１４２からなるゲート電極４１６２、サイドウォール４１３４及び４１３５を有している。また島状半導体膜４１０２中には、ソース領域又はドレイン領域４１１５、低濃度不純物領域４１１６及びチャネル形成領域４１１７が形成されている。

さらに、島状半導体膜４１００〜４１０２、ゲート絶縁膜４１２０〜４１２２、ゲート電極４１６０〜４１６２、サイドウォール４１３０〜４１３５を覆って、第１層間絶縁膜４２００が形成されている（図２６（Ａ）参照）。

次に図２６（Ｂ）に示すように、第１層間絶縁膜４２００上に、第２層間絶縁膜４２０１を形成する。第２層間絶縁膜４２０１は、ポリイミド、アクリル、ポリアミド等の、耐熱性を有する有機樹脂を用いることができる。また上記有機樹脂の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂（以下、シロキサン系樹脂と呼ぶ）等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していても良い。第２層間絶縁膜４２０１の形成には、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、第２層間絶縁膜４２０１を形成しても良い。

さらに本実施例では、第２層間絶縁膜４２０１上に、第３層間絶縁膜４２０２を形成する。第３層間絶縁膜４２０２としては、ＤＬＣ（ダイヤモンドライクカーボン）或いは窒化炭素（ＣＮ）等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。形成方法としては、プラズマＣＶＤ法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン系樹脂等を用いてもよい。

なお、第２層間絶縁膜４２０１又は第３層間絶縁膜４２０２と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、第２層間絶縁膜４２０１又は第３層間絶縁膜４２０２の膜剥がれや割れが生じるのを防ぐために、第２層間絶縁膜４２０１又は第３層間絶縁膜４２０２中にフィラーを混入させておいても良い。

次に、第１層間絶縁膜４２００、第２層間絶縁膜４２０１、及び第３層間絶縁膜４２０２にコンタクトホールを形成する。そしてコンタクトホールを介してＴＦＴ４０１１〜４０１３に接続する配線４３００〜４３０４を形成する。コンタクトホール形成時のエッチングに用いられるガスは、四フッ化炭素（ＣＦ₄）、酸素（Ｏ₂）、ヘリウム（Ｈｅ）の混合ガスを用いたが、ＣＨＦ₃とＨｅの混合ガスを用いてもよい。さらにこれらのガスに限定されるものでもない。本実施例では、配線４３００〜４３０４を、Ｔｉ、ＴｉＮ、Ａｌ−Ｓｉ、Ｔｉ、ＴｉＮをこの順に積層した５層構造とし、スパッタ法によって形成した後、パターニング形成した。

なお、Ａｌにおいて、Ｓｉを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Ｓｉの代わりに、０．５％程度のＣｕを混入させても良い。また、ＴｉやＴｉＮでＡｌ−Ｓｉ層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、ＳｉＯＮ等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、形成方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。

なお、配線４３００、４３０１はｎチャネル型ＴＦＴ４０１１のソース領域又はドレイン領域４１１０に、配線４３０１、４３０２はｐチャネル型ＴＦＴ４０１２のソース領域又はドレイン領域４１１３に、配線４３０３、４３０４はｎチャネル型ＴＦＴ４０１３のソース領域又はドレイン領域４１１５に、それぞれ接続されている。さらに配線４３０４は、ｎチャネル型ＴＦＴ４０１３のゲート電極４１６２にも接続されている。ｎチャネル型ＴＦＴ４０１３は、乱数ＲＯＭのメモリ素子として用いることができる。

次に図２７（Ａ）に示すように、配線４３００〜４３０４を覆うように、第３層間絶縁膜４２０２上に第４層間絶縁膜４２０３を形成する。第４層間絶縁膜４２０３は、配線４３００が一部露出する様な位置にコンタクトホールを有するように形成する。なお第４層間絶縁膜４２０３は、第２層間絶縁膜４２０１と同様の材料を用いて形成することが可能である。

次に、第４層間絶縁膜４２０３上に導電性材料膜を形成し、パターニングしてアンテナ４３０５を形成する。アンテナ４３０５は、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ｆｅ、Ｃｏ、Ｚｎ、Ｓｎ、Ｎｉなどの金属、金属化合物を１つまたは複数有する導電性材料を用いることができる。

アンテナ４３０５は、配線４３００と接続されている。なお図２７（Ａ）では、アンテナ４３０５が配線４３００と直接接続されているが、本発明のＩＤチップはこの構成に限定されない。例えば別途形成した配線を用いて、アンテナ４３０５と配線４３００とを電気的に接続するようにしても良い。

アンテナ４３０５は印刷法、フォトリソグラフィ法、蒸着法または液滴吐出法などを用いて形成することができる。本実施例では、アンテナ４３０５が単層の導電膜で形成されているが、複数の導電膜が積層されたアンテナ４３０５を形成することも可能である。例えば、Ｎｉなどで形成した配線に、Ｃｕを無電解めっきでコーティングして、アンテナ４３０５を形成しても良い。

なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出して所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。また印刷法にはスクリーン印刷法、オフセット印刷法などが含まれる。印刷法、液滴吐出法を用いることで、露光用のマスクを用いずとも、アンテナ４３０５を形成することが可能になる。また、液滴吐出法、印刷法だと、フォトリソグラフィ法と異なり、エッチングにより除去されてしまうような材料の無駄がない。また高価な露光用のマスクを用いなくとも良いので、ＩＤチップの作製に費やされるコストを抑えることができる。

液滴吐出法または各種印刷法を用いる場合、例えば、ＣｕをＡｇでコートした導電粒子なども用いることが可能である。なお液滴吐出法を用いてアンテナ４３０５を形成する場合、該アンテナ４３０５の密着性が高まるような処理を、第４層間絶縁膜４２０３の表面に施すことが望ましい。

密着性を高めることができる方法として、具体的には、例えば触媒作用により導電膜または絶縁膜の密着性を高めることができる金属または金属化合物を第４層間絶縁膜４２０３の表面に付着させる方法、形成される導電膜または絶縁膜との密着性が高い有機系の絶縁膜、金属、金属化合物を第４層間絶縁膜４２０３の表面に付着させる方法、第４層間絶縁膜４２０３の表面に大気圧下または減圧下においてプラズマ処理を施し、表面改質を行なう方法などが挙げられる。また、上記導電膜または絶縁膜との密着性が高い金属として、チタン、チタン酸化物の他、３ｄ遷移元素であるＳｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎなどが挙げられる。また金属化合物として、上述した金属の酸化物、窒化物、酸窒化物などが挙げられる。上記有機系の絶縁膜として、例えばポリイミド、シロキサン系樹脂等が挙げられる。

第４層間絶縁膜４２０３に付着させる金属または金属化合物が導電性を有する場合、アンテナの正常な駆動が妨げられないように、そのシート抵抗を制御する。具体的には、導電性を有する金属または金属化合物の平均の厚さを、例えば１〜１０ｎｍとなるように制御したり、該金属または金属化合物を酸化により部分的に、または全体的に絶縁化したりすれば良い。或いは、密着性を高めたい領域以外は、付着した金属または金属化合物をエッチングにより選択的に除去しても良い。また金属または金属化合物を、予め基板の全面に付着させるのではなく、液滴吐出法、印刷法、ゾル−ゲル法などを用いて特定の領域にのみ選択的に付着させても良い。なお金属または金属化合物は、第４層間絶縁膜４２０３の表面において完全に連続した膜状である必要はなく、ある程度分散した状態であっても良い。

そして図２７（Ｂ）に示すように、アンテナ４３０５を形成した後、アンテナ４３０５を覆うように、第４層間絶縁膜４２０３上に保護層４４００を形成する。保護層４４００は、後に剥離層４００１をエッチングにより除去する際に、アンテナ４３０５を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層４４００を形成することができる。

本実施例では、スピンコート法で水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）を膜厚３０μｍとなるように塗布し、仮硬化させるために２分間の露光を行ったあと、ＵＶ光を裏面から２．５分、表面から１０分、合計１２．５分の露光を行って本硬化させて、保護層４４００を形成する。なお、複数の有機樹脂を積層する場合、有機樹脂同士では使用している溶媒によって塗布または焼成時に一部溶解したり、密着性が高くなりすぎたりする恐れがある。従って、第４層間絶縁膜４２０３と保護層４４００を共に同じ溶媒に可溶な有機樹脂を用いる場合、後の工程において保護層４４００の除去がスムーズに行なわれるように、第４層間絶縁膜４２０３を覆うように、無機絶縁膜（ＳｉＮ_X膜、ＳｉＮ_XＯ_Y膜、ＡｌＮ_X膜、またはＡｌＮ_XＯ_Y膜）を形成しておくことが好ましい。

次に図２８（Ａ）に示すように、ＩＤチップどうしを分離するために溝４４０１を形成する。溝４４０１は、剥離層４００１が露出する程度であれば良い。溝４４０１の形成は、ダイシング、スクライビングなどを用いることができる。なお、第１の基板４０００上に形成されているＩＤチップを分離する必要がない場合、必ずしも溝４４０１を形成する必要はない。

次に図２８（Ｂ）に示すように、剥離層４００１をエッチングにより除去する。本実施例では、エッチングガスとしてハロゲン化フッ素を用い、該ガスを溝４４０１から導入する。本実施例では、例えばＣｌＦ₃（三フッ化塩素）を用い、温度：３５０℃、流量：３００ｓｃｃｍ、気圧：８００Ｐａ、時間：３ｈの条件で行なう。また、ＣｌＦ₃ガスに窒素を混ぜたガスを用いても良い。ＣｌＦ₃等のハロゲン化フッ素を用いることで、剥離層４００１が選択的にエッチングされ、第１の基板４０００をＴＦＴ４０１１〜４０１３から剥離することができる。なおハロゲン化フッ素は、気体であっても液体であってもどちらでも良い。

次に図２９（Ａ）に示すように、剥離されたＴＦＴ４０１１〜４０１３及びアンテナ４３０５を、接着剤４５０１を用いて第２の基板４５００に貼り合わせる。接着剤４５０１は、第２の基板４５００と下地膜４００２とを貼り合わせることができる材料を用いる。接着剤４５０１は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。

第２の基板４５００として、フレキシブルな紙またはプラスチックなどの有機材料を用いることができる。または第２の基板４５００として、フレキシブル無機材料を用いていても良い。プラスチック基板は、極性基のついたポリノルボルネンからなるＡＲＴＯＮ（ＪＳＲ製）を用いることができる。また、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。第２の基板４５００は集積回路において発生した熱を拡散させるために、２〜３０Ｗ／ｍＫ程度の高い熱伝導率を有する方が望ましい。

次に図２９（Ｂ）に示すように、保護層４４００を除去した後、アンテナ４３０５を覆うように接着剤４５０３を第４層間絶縁膜４２０３上に塗布し、カバー材４５０２を貼り合わせる。カバー材４５０２は第２の基板４５００と同様に、フレキシブルな紙またはプラスチックなどの有機材料を用いることができる。接着剤４５０３の厚さは、例えば１０〜２００μｍとすれば良い。

また接着剤４５０３は、カバー材４５０２と第４層間絶縁膜４２０３及びアンテナ４３０５とを貼り合わせることができる材料を用いる。接着剤４５０３は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。

上述した各工程を経て、ＩＤチップが完成する。上記作製方法によって、トータルの膜厚０．３μｍ以上３μｍ以下、代表的には２μｍ程度の飛躍的に薄い集積回路を第２の基板４５００とカバー材４５０２との間に形成することができる。なお集積回路の厚さは、半導体素子自体の厚さのみならず、接着剤４５０１と接着剤４５０３間に形成された各種絶縁膜及び層間絶縁膜の厚さを含めるものとする。またＩＤチップが有する集積回路の占める面積を、５ｍｍ四方（２５ｍｍ²）以下、より望ましくは０．３ｍｍ四方（０．０９ｍｍ²）〜４ｍｍ四方（１６ｍｍ²）程度とすることができる。

なお集積回路を、第２の基板４５００とカバー材４５０２の間のより中央に位置させることで、ＩＤチップの機械的強度を高めることができる。具体的には、第２の基板４５００とカバー材４５０２の間の距離をｄとすると、第２の基板４５００と、集積回路の厚さ方向における中心との距離ｘが、以下の式２を満たすように、接着剤４５０１、接着剤４５０３の厚さを制御することが望ましい。

また好ましくは、以下の式３を満たすように、接着剤４５０１、接着剤４５０３の厚さを制御する。

なお図２９（Ｂ）では、カバー材４５０２を用いる例を示しているが、本発明はこの構成に限定されない。例えば図２９（Ａ）に示した工程までで終了としても良い。

なお本実施例では、耐熱性の高い第１の基板４０００と集積回路の間に剥離層を設け、エッチングにより該剥離層を除去することで基板と集積回路とを剥離する方法について示したが、本発明のＩＤチップの作製方法は、この構成に限定されない。例えば、耐熱性の高い基板と集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離しても良い。或いは、耐熱性の高い基板と集積回路の間に、水素を含む非晶質半導体膜を用いた剥離層を設け、レーザ光の照射により該剥離層を除去することで基板と集積回路とを剥離しても良い。或いは、集積回路が形成された耐熱性の高い基板を機械的に削除または溶液やガスによるエッチングで除去することで集積回路を基板から切り離しても良い。

またＩＤチップの可撓性を確保するために、下地膜４００２に接する接着剤４５０１に有機樹脂を用いる場合、下地膜４００２として窒化珪素膜または窒素を含む酸化珪素膜を用いることで、有機樹脂からＮａなどのアルカリ金属やアルカリ土類金属が半導体膜中に拡散するのを防ぐことができる。

また対象物の表面が曲面を有しており、それにより該曲面貼り合わされたＩＤチップの第２の基板４５００が、錐面、柱面など母線の移動によって描かれる曲面を有するように曲がってしまう場合、該母線の方向とＴＦＴ４０１１〜４０１３のキャリアが移動する方向とを揃えておくことが望ましい。上記構成により、第２の基板４５００が曲がっても、それによってＴＦＴ４０１１〜４０１３の特性に影響が出るのを抑えることができる。また、島状の半導体膜が集積回路内において占める面積の割合を、１〜３０％とすることで、第２の基板４５００が曲がっても、それによってＴＦＴ４０１１〜４０１３の特性に影響が出るのをより抑えることができる。

なお本実施例では、アンテナを集積回路と同じ基板上に形成している例について説明したが、本発明はこの構成に限定されない。別の基板上に形成したアンテナと集積回路とを、後に貼り合わせることで、電気的に接続するようにしても良い。

なお一般的にＩＤチップで用いられている電波の周波数は、１３．５６ＭＨｚ、２．４５ＧＨｚが多く、該周波数の電波を検波できるようにＩＤチップを形成することが、汎用性を高める上で非常に重要である。

また本実施例のＩＤチップでは、半導体基板を用いて形成されたＩＤチップよりも電波が遮蔽されにくく、電波の遮蔽により信号が減衰するのを防ぐことができるというメリットを有している。よって、半導体基板を用いずに済むので、ＩＤチップのコストを大幅に低くすることができる。例えば、直径１２インチのシリコン基板を用いた場合と、７３０×９２０ｍｍ²のガラス基板を用いた場合とを比較する。前者のシリコン基板の面積は約７３０００ｍｍ²であるが、後者のガラス基板の面積は約６７２０００ｍｍ²であり、ガラス基板はシリコン基板の約９．２倍に相当する。後者のガラス基板の面積は約６７２０００ｍｍ²では、基板の分断により消費される面積を無視すると、１ｍｍ四方のＩＤチップが約６７２０００個形成できる計算になり、該個数はシリコン基板の約９．２倍の数に相当する。そしてＩＤチップの量産化を行なうための設備投資は、７３０×９２０ｍｍ²のガラス基板を用いた場合の方が直径１２インチのシリコン基板を用いた場合よりも工程数が少なくて済むため、額を３分の１で済ませることができる。さらに本発明では、集積回路を剥離した後、ガラス基板を再び利用できる。よって、破損したガラス基板を補填したり、ガラス基板の表面を清浄化したりする費用を踏まえても、シリコン基板を用いる場合より大幅にコストを抑えることができる。またガラス基板を再利用せずに廃棄していったとしても、７３０×９２０ｍｍ²のガラス基板の値段は、直径１２インチのシリコン基板の半分程度で済むので、ＩＤチップのコストを大幅に低くすることができることがわかる。

従って、７３０×９２０ｍｍ²のガラス基板を用いた場合、直径１２インチのシリコン基板を用いた場合よりも、ＩＤチップの値段を約３０分の１程度に抑えることができることがわかる。ＩＤチップは、使い捨てを前提とした用途も期待されているので、コストを大幅に低くすることができる本発明のＩＤチップは上記用途に非常に有用である。

なお本実例では、集積回路を剥離して、可撓性を有する基板に貼り合わせる例について説明したが、本発明はこの構成に限定されない。例えばガラス基板のように、集積回路の作製工程における熱処理に耐えうるような、耐熱温度を有している基板を用いる場合、必ずしも集積回路を剥離する必要はない。

また、本実施例は、必要であれば実施の形態、実施例１〜６のいかなる記載とも自由に組み合わせることが可能である。

本発明が適用される電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図３０（Ａ）〜図３０（Ｄ）、図３１（Ａ）〜図３１（Ｄ）に示す。

図３０（Ａ）は発光表示装置でありテレビ受像器などがこれに当たる。筐体５００１、表示部５００３、スピーカー部５００４等を含む。本発明は、表示部５００３及び制御用回路部等に適用することができる。画素部にはコントランスを高めるため、偏光板、または円偏光板を備えるとよい。例えば、封止基板へ１／４λ板、１／２λ板、偏光板の順にフィルムを設けるとよい。さらに偏光板上に反射防止膜を設けてもよい。本発明を使用することにより、信頼性が向上し、表示の品質も向上する。また実施例７に記載された方法で作製されるＩＤチップを本発光表示装置に貼り付けることにより、流通経路などを明確にすることができる。

図３０（Ｂ）は液晶ディスプレイもしくはＯＬＥＤディスプレイであり、筐体５１０１、支持台５１０２、表示部５１０３などによって構成されている。本発明は表示部５１０３及び制御用回路部等に適用が可能である。本発明を使用することにより、信頼性が向上し、表示の品質も向上する。また実施例７に記載された方法で作製されるＩＤチップを本ディスプレイに貼り付けることにより、流通経路などを明確にすることができる。

図３０（Ｃ）は携帯電話であり、本体５２０１、筐体５２０２、表示部５２０３、音声入力部５２０４、音声出力部５２０５、操作キー５２０６、アンテナ５２０８等を含む。本発明は表示部５２０３及び制御用回路部等に適用することができる。本発明を使用することにより、信頼性が向上し、表示の品質も向上する。また実施例７に記載された方法で作製されるＩＤチップを本携帯電話に貼り付けることにより、流通経路などを明確にすることができる。

図３０（Ｄ）はコンピュータであり、本体５３０１、筐体５３０２、表示部５３０３、キーボード５３０４、外部接続ポート５３０５、ポインティングマウス５３０６等を含む。本発明は、表示部５３０３及び制御用回路部等に適用することができる。本発明を使用することにより、信頼性が向上し、表示の品質も向上する。また実施例７に記載された方法で作製されるＩＤチップを本コンピュータに貼り付けることにより、流通経路などを明確にすることができる。

図３１（Ａ）は携帯可能なコンピュータであり、本体６００１、表示部６００２、スイッチ６００３、操作キー６００４、赤外線ポート６００５等を含む。本発明は、表示部６００２及び制御用回路部等に適用することができる。本発明を使用することにより、信頼性が向上し、表示の品質も向上する。また実施例７に記載された方法で作製されるＩＤチップを本コンピュータに貼り付けることにより、流通経路などを明確にすることができる。

図３１（Ｂ）は携帯型のゲーム機であり、筐体６１０１、表示部６１０２、スピーカー部６１０３、操作キー６１０４、記録媒体挿入部６１０５等を含む。本発明は表示部６１０２及び制御用回路部等に適用することができる。本発明を使用することにより、信頼性が向上し、表示の品質も向上する。また実施例７に記載された方法で作製されるＩＤチップを本ゲーム機に貼り付けることにより、流通経路などを明確にすることができる。

図３１（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体６２０１、筐体６２０２、表示部Ａ６２０３、表示部Ｂ６２０４、記録媒体（ＤＶＤ等）読み込み部６２０５、操作キー６２０６、スピーカー部６２０７等を含む。表示部Ａ６２０３は主として画像情報を表示し、表示部Ｂ６２０４は主として文字情報を表示する。本発明は表示部Ａ６２０３、表示部Ｂ６２０４及び制御用回路部等に適用することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明を使用することにより、信頼性が向上し、表示の品質も向上する。また実施例７に記載された方法で作製されるＩＤチップを本画像再生装置に貼り付けることにより、流通経路などを明確にすることができる。

図３１（Ｄ）は、ワイヤレスでディスプレイのみを持ち運び可能なＴＶである。筐体６３０２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部６３０４やスピーカ部６３０７を駆動させる。バッテリーは充電器６３００で繰り返し充電が可能となっている。また、充電器６３００は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することでができる。筐体６３０２は操作キー６３０６によって制御する。また、図３１（Ｄ）に示す装置は、操作キー６３０６を操作することによって、筐体６３０２から充電器６３００に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作キー６３０６を操作することによって、筐体６３０２から充電器６３００に信号を送り、さらに充電器６３００が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。本発明は表示部６３０４及び制御用回路部等に適用することができる。本発明を使用することにより、信頼性が向上し、表示の品質も向上する。また実施例７に記載された方法で作製されるＩＤチップを本ＴＶに貼り付けることにより、流通経路などを明確にすることができる。

これらの電子機器に使われる表示装置は、大きさや強度、または使用目的に応じて、ガラス基板だけでなく耐熱性のプラスチック基板を用いることも可能である。それによってよりいっそうの軽量化を図ることができる。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないこを付記する。

また本実施例は、実施の形態及び実施例１〜実施例７のいかなる記載とも自由に組み合せて実施することが可能である。

本発明により、ゲート容量が小さく、短チャネル効果が抑制され、高速駆動が可能で微細なＴＦＴを作製することができる。本発明のＴＦＴを用いた回路は、その面積を小さくすることができ、また本発明により作製された半導体装置は高速駆動が可能となる。

本発明のＴＦＴの断面図。従来のＴＦＴの上面図。本発明のＴＦＴの上面図。本発明のＴＦＴの作製工程を示す図。本発明のＴＦＴの作製工程を示す図。本発明の下層ゲート電極のエッチング時間とアンダーカット幅の関係を示す図。本発明の下層ゲート電極のエッチング時間とアンダーカット幅の関係を示す図。本発明のＴＦＴの作製工程を示す図。本発明のＴＦＴの作製工程を示す図。本発明の液晶表示装置の作製工程を示す図。本発明の液晶表示装置の作製工程を示す図。本発明の液晶表示装置の作製工程を示す図。本発明の液晶表示装置の作製工程を示す図。本発明の液晶表示装置の作製工程を示す図。本発明の液晶表示装置の画素の上面図。本発明の液晶滴下方法を用いた液晶表示装置の作製工程を示す図。本発明の液晶滴下方法を用いた液晶表示装置の作製工程を示す図。本発明の液晶表示装置における基板の貼り合わせを示す図。本発明のＥＬ表示装置の作製工程を示す図。本発明のＥＬ表示装置の作製工程を示す図。本発明のＥＬ表示装置の作製工程を示す図。本発明のＣＰＵを作製工程を示す図。本発明のＣＰＵの上面図。本発明のシステムオンパネルを示す図。本発明のパッケージングされたＣＰＵの形態を示す図。本発明のＩＤチップの作製工程を示す図。本発明のＩＤチップの作製工程を示す図。本発明のＩＤチップの作製工程を示す図。本発明のＩＤチップの作製工程を示す図本発明が適用される電子機器の例を示す図。本発明が適用される電子機器の例を示す図。本発明のＴＦＴの作製工程を示す図。

符号の説明

１００半導体膜
１０１ゲート絶縁膜
１０２第１層ゲート電極
１０３第２層ゲート電極
１０４サイドウォール
１１０ゲート配線
１１１ゲート配線
２００基板
２０１下地膜
２０１ａ窒化珪素膜
２０１ｂ酸化珪素膜
２０２半導体膜
２０３絶縁膜
２０４導電膜
２０５導電膜
２１０第１層ゲート電極
２１１第２層ゲート電極
２２１サイドウォール
２２２ゲート絶縁膜
２３０ドレイン領域
２３１低濃度不純物領域
２３２チャネル形成領域
２４０オフセット領域

Claims

チャネル形成領域と、高濃度不純物領域と、低濃度不純物領域と、オフセット領域とを有する半導体層と、
前記半導体層の上に絶縁膜を介して配置された、積層構造からなるゲート電極と、
前記絶縁膜の上に配置され、前記積層構造からなるゲート電極の側面を覆うサイドウォールと、を有し、
前記積層構造からなるゲート電極は、前記絶縁膜の上に配置された第１層ゲート電極と、前記第１層ゲート電極の上に配置された第２層ゲート電極と、を有し、
前記第１層ゲート電極の幅は前記第２層ゲート電極の幅より小さく、
前記低濃度不純物領域及び前記オフセット領域は、前記チャネル形成領域と前記高濃度不純物領域との間に配置されており、
前記オフセット領域は、前記チャネル形成領域と前記低濃度不純物領域との間に配置されており、
前記低濃度不純物領域は、前記サイドウォールと重なる位置に配置されており、
前記チャネル形成領域は、前記第１層ゲート電極と重なる位置に配置されており、
前記第１層ゲート電極の端部の一方と前記第２層ゲート電極の端部の一方とは重なって形成されており、
前記低濃度不純物領域及び前記オフセット領域は、前記第１層ゲート電極の端部の他方と前記第２層ゲート電極の端部の他方とが配置された側に配置されていることを特徴とする半導体装置。
請求項１において、
前記第１層ゲート電極の端部の他方は、前記第２層ゲート電極の端部の他方よりもアンダーカット長だけ短くなっており、
前記アンダーカット長は、０．０５μｍ〜０．３μｍであることを特徴とする半導体装置。
半導体層の上に配置された絶縁膜の上に、第１の導電膜と第２の導電膜とを順次形成し、
前記第２の導電膜の異方性エッチングを行い第２層ゲート電極を形成し、
前記第１の導電膜の端部の一方が前記第２層ゲート電極の端部の一方の側に突出し、前記第１の導電膜の端部の他方と前記第２層ゲート電極の端部の他方とが重なる形状になるように、前記第１の導電膜のエッチングを行い、
前記第１の導電膜の等方性エッチングを行い前記第２層ゲート電極の幅より小さい幅を有する第１層ゲート電極を形成し、
前記第２層ゲート電極をマスクとして、前記半導体層に第１の不純物元素を添加し、
前記第１層ゲート電極及び前記第２層ゲート電極の側面を覆って、サイドウォールを形成し、
前記第２層ゲート電極及び前記サイドウォールをマスクとして、前記半導体層に第２の不純物元素を添加し、
前記第１層ゲート電極の端部の一方と前記第２層ゲート電極の端部の一方とは重なる位置になるように形成されることを特徴とする半導体装置の作製方法。
請求項３において、
前記第１層ゲート電極の端部の他方は、前記第２層ゲート電極の端部の他方よりもアンダーカット長だけ短く、前記アンダーカット長が０．０５μｍ〜０．３μｍとなるように前記等方性エッチングを行うことを特徴とする半導体装置の作製方法。