JP2007019468A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】トレンチの形成に際して、ファセットを抑制し、且つ、トレンチの上端部をなだらかな形状に形成できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板１１の表面にマスク１４を形成する工程と、マスク１４を用いて第１の異方性エッチングを行い、シリコン基板１１の表面にトレンチ１５を形成する工程と、基板温度が１０００℃以上の熱酸化によって、トレンチ１５の表面に第１の内壁酸化膜１６を形成する工程と、第１の内壁酸化膜１６を除去する工程と、マスク１４を用いて第２の異方性エッチングを行い、トレンチ１５の底部及びその近傍を拡張する工程とを有する。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、更に詳細には、半導体基板の表面部分にトレンチを形成する技術であって、トレンチ素子分離（ＳＴＩ：Shallow Trench Isolation）領域や、溝型トランジスタの形成に特に好適に用いられる技術に関する。
トレンチ素子分離技術は、絶縁材料をトレンチ（溝）の内部に埋め込んだ素子分離領域によって、半導体基板表面に形成される半導体素子を電気的に分離する技術である。トレンチ素子分離技術は、バイポーラトランジスタ又はＭＯＳトランジスタを備える集積回路の形成に際して主流の技術となっている。
トレンチ素子分離に際しては、異方性エッチングにより半導体基板の表面にトレンチを形成した後、熱酸化によりトレンチの表面に酸化膜（内壁酸化膜）を形成する。更に、トレンチの内部に絶縁材料を埋め込むことによって、素子分離領域を形成している。内壁酸化膜を形成することにより、異方性エッチングでトレンチの表面に生じた損傷を除去し、滑らかな表面を回復して、界面準位を低減している。
内壁酸化膜を形成する熱酸化は一般的に、酸化反応種として酸素ガス又は水蒸気を含む雰囲気下で行われる。このような熱酸化では、熱酸化の際の基板温度が、半導体基板を構成するシリコン及び酸化膜が粘性及び流動性を示す１０００℃より高いか否かによって、形成される酸化膜の特徴が異なる。ところで、従来の半導体装置の製造方法では、基板温度が１０００℃未満の温度で行う低温熱酸化、及び１０００℃以上の温度で行う高温熱酸化で、それぞれ下記の問題があった。
図７（ａ）に低温熱酸化を行った半導体装置の様子を示す。同図中、符号１４は、トレンチ１５を形成する異方性エッチングの際に用いたマスクを示し、符号１２、１３はマスク１４のパッド酸化膜及びパッド窒化膜をそれぞれ示している。符号１６は熱酸化によって形成された内壁酸化膜を示している。低温熱酸化を行うと、シリコン及び酸化膜が粘性及び流動性を示さないため、トレンチの上端部１７が尖り、大きな曲率半径を有するなだらかな形状が得られない問題があった。
トレンチの上端部１７でなだらかな形状が得られないと、マスク１４の除去後にシリコン基板１１上に形成されるゲート酸化膜が局所的に薄膜化し、ゲート酸化膜の信頼性が低下する。例えば、ＭＯＳトランジスタのゲート電極に電圧を印加した際に、薄膜化が生じた部位に電界が集中し、図８のグラフ（ii）に示すように、ＭＯＳトランジスタのサブスレッショルド領域でのハンプが発生する。これによって、回路が正常に動作しなくなる。グラフ（ｉ）は正常動作時の特性を示している。上記に対して、高温熱酸化では、シリコン及び酸化膜が粘性及び流動性を示すため、トレンチの上端部１７は大きな曲率半径を有するなだらなか形状に形成される。
図７（ｂ）に高温熱酸化を行った半導体装置の様子を示す。高温熱酸化を行うと、トレンチの下端部１８にシリコンの結晶面が露出したファセット（facet）１９が形成される問題があった。ファセット１９には応力が集中し易く、その結果、素子分離領域形成後に行われるイオン注入工程、酸化工程、又は熱処理工程などでファセット１９を起点とする結晶欠陥が発生する。結晶欠陥はＰＮ接合における接合リーク電流を増加させ、半導体装置の歩留まりを低下させる。上記に対して、低温熱酸化では、シリコン及び酸化膜が粘性及び流動性を示さないため、トレンチの下端部１８にはファセットは形成されず、丸みを帯びた形状に形成される。
ファセットは、酸化速度の面方位依存性に起因して形成されるため、一般的には酸化膜の面方位依存性が増大する低温で発生し易い。しかし、シリコンの低温熱酸化では、シリコン及びその酸化膜が粘性及び流動性を示さないため、酸化速度の面方位依存性が抑制され、結果としてファセットが生じない。シリコン及び酸化膜が粘性及び流動性を示すことによって、酸化速度の面方位依存性が発現する高温熱酸化でのみ、ファセットが生じるものである。
上記のように、従来の製造方法では、ファセットを抑制しつつ、トレンチの上端部をなだらかな形状に形成することが困難であり、接合リーク電流の低減と、ゲート酸化膜の信頼性の向上とを同時に実現できなかった。この問題に対して、特許文献１は、高温熱酸化と低温熱酸化とを併用する方法を提案している。同文献によれば、シリコン基板にトレンチを形成した後、高温熱酸化によりトレンチの表面に第１の内壁酸化膜を形成する。第１の内壁酸化膜を除去した後、低温熱酸化によりトレンチの表面に第２の内壁酸化膜を形成する。同文献によれば、第１の内壁酸化膜の除去及び低温熱酸化によって、トレンチ底部の応力を低減できるものとしている。
特開２００１−２１０７０９号公報（図１等）
しかし、本発明者が特許文献１に記載の製造方法に従って実際に素子分離領域を形成したところ、高温熱酸化によって形成されたファセットは、第１の内壁酸化膜の除去及び低温熱酸化によっては消滅しないことが判明した。ファセットが残存することにより、応力に起因する結晶欠陥が発生するため、接合リーク電流を十分に抑制することが出来なかった。
本発明は、上記に鑑み、トレンチの形成に際して、ファセットを抑制し、且つ、トレンチの上端部をなだらかな形状に形成できる半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の表面にトレンチを形成する半導体装置の製造方法であって、
前記半導体基板の表面にマスクパターンを形成する工程と、
前記マスクパターンを用いて第１の異方性エッチングを行い、前記半導体基板の表面にトレンチを形成する工程と、
基板温度が１０００℃以上の熱酸化によって、前記トレンチの表面に第１の内壁酸化膜を形成する工程と、
前記トレンチの表面の前記第１の内壁酸化膜を除去する工程と、
前記マスクパターンを用いて第２の異方性エッチングを行い、少なくとも前記トレンチの底部を拡張する工程とを有することを特徴とする。
本発明によれば、基板温度が１０００℃以上の熱酸化によって、トレンチの上端部の尖りを防止し、なだらかな形状に形成できる。これによって、トレンチの上端部で内壁酸化膜を充分な厚みに形成できると共に、トレンチの上端部に電界が集中することを抑制できる。一方、基板温度が１０００℃以上の熱酸化によって形成されたファセットは、トレンチを拡張する第２の異方性エッチングによって除去される。これによって、トレンチの下端部で、ファセットに起因する結晶欠陥の発生を抑制できる。
本発明の好適な実施態様では、前記トレンチのテーパー角をθ、基板面からの深さをｄ、第１の内壁酸化膜の膜厚をｔｏｘとすると、ｔｏｘ＜２ｄｓｉｎθ／ｃｏｓ２θが成立する。マスクパターン開口の外側にファセットが形成されない条件とすることによって、トレンチを拡張する第２の異方性エッチングの際に、ファセットを完全に除去できる。
本発明の好適な実施態様では、前記第１の内壁酸化膜を形成する熱酸化では、酸化反応種として酸素ガス又は水蒸気を用いる。窒化膜の酸化を抑制することによって、ホワイトリボンによるゲート酸化膜の信頼性低下を防止することが出来る。
本発明の好適な実施態様では、前記トレンチの底部を拡張する工程に後続して、基板温度が１０００℃未満の熱酸化によって、前記トレンチの表面に第２の内壁酸化膜を形成する工程を更に有する。トレンチの底部を拡張する第２の異方性エッチングでトレンチの表面に生じた損傷を除去し、滑らかな表面を回復して、界面準位を低減できる。また、トレンチの内部に埋め込まれる膜によって、半導体基板が汚染されることを抑制できる。好ましくは、前記第２の内壁酸化膜を形成する熱酸化では、酸化反応種として酸素ガス又は水蒸気を用いる。
本発明では、前記拡張されたトレンチの内部に絶縁膜を埋め込む工程を更に有してもよい。トレンチの上端部でゲート酸化膜が高い信頼性を有し、トレンチの下端部で結晶欠陥に起因する接合リーク電流が抑制されたトレンチ素子分離領域を形成できる。
本発明では、上記に代えて、前記第２の内壁酸化膜を形成する工程に後続して、前記マスクパターン、前記半導体基板の表面に形成された第１の内壁酸化膜、及び、第２の内壁酸化膜を除去する工程と、基板温度が１０００℃未満の熱酸化によって、前記トレンチの表面を含む半導体基板の表面に第３の内壁酸化膜を形成する工程と、前記拡張されたトレンチの内部を含み前記半導体基板の表面に導電膜を埋め込む工程とを更に有してもよい。この場合、前記導電膜をパターニングしてゲート電極に形成する工程を更に有してもよい。トレンチの上端部でゲート酸化膜が高い信頼性を有し、トレンチの下端部で結晶欠陥が抑制された溝型トランジスタを形成できる。
以下に、実施形態を挙げ、添付図面を参照して、本発明の実施の形態を具体的且つ詳細に説明する。図１〜５は、本発明の第１実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。先ず、シリコン基板１１上に、膜厚が１０ｎｍ程度の酸化シリコンから成るパッド酸化膜１２、及び、膜厚が１５０ｎｍ程度の窒化シリコンから成るパッド窒化膜１３を順次に成膜する。次に、公知の方法を用いて、パッド窒化膜１３及びパッド酸化膜１２をエッチングし、所定の開口パターンを有するマスク１４を形成する。引き続き、マスク１４を用いた第１の異方性エッチングを行い、図１（ａ）に示すように、シリコン基板１１に基板面から２００ｎｍの深さを有するトレンチ１５を形成する。
第１の異方性エッチングに際して、例えば、エッチングガスとしてＯ２（酸素）、ＨＢｒ（臭化水素）、及びＣｌ２（塩素）を含み、圧力が１０〜５０ｍＴｏｒｒの雰囲気下で行う。トレンチ１５の側壁が鉛直方向と成す角（テーパー角）は一般的に５〜１０°程度であり、本実施形態では５°とする。なお、テーパー角は、各エッチングガスの流量やエッチングの際の温度を変化させることによって調節できる。例えば、Ｏ２流量を増加させるとテーパー角が増加し、ＨＢｒ流量を増加させるとテーパー角が減少する。また、エッチング温度を上げるとテーパー角が減少する。
次いで、基板温度が１０００℃以上の高温熱酸化によってトレンチ１５の表面を酸化し、図１（ｂ）に示す第１の内壁酸化膜１６を形成する。酸化反応種として、例えば酸素ガスを用いる。この第１の内壁酸化膜１６を形成する工程では、高温熱酸化によって、トレンチの下端部１８にファセット１９が形成される。
高温熱酸化に際して、トレンチの上端部１７を充分になだらかに形成するには、第１の内壁酸化膜１６の膜厚を１０ｎｍ以上とすることが好ましく、３０ｎｍ程度が最適である。本実施形態では、３０ｎｍとする。基板温度は１１００℃以上とすることが好ましく、この場合、シリコン及び酸化膜の粘性及び流動性を充分に高めて、トレンチの上端部１７を充分になだらかに形成できる。本実施形態では、１１００℃とする。
高温熱酸化に際して、また、第１の内壁酸化膜１６の膜厚を、高温熱酸化によって形成されるファセット１９が後の第２の異方性エッチングで完全に除去される値に設定する。図６は、図１（ｂ）の一部を拡大して模式的に示している。同図において、符号３１は第１の内壁酸化膜１６の上面を、符号３２は高温熱酸化前のトレンチ１５の表面を、符号３３は第１の内壁酸化膜１６の下面を、符号３４はトレンチの側壁上端３５を通って鉛直方向に延在する面をそれぞれ示している。また、ｔｏｘは第１の内壁酸化膜１６の膜厚を、ｄは基板面を基準としたトレンチ１５の深さを、θはトレンチ１５のテーパー角をそれぞれ示している。
熱酸化によって形成される酸化膜は、熱酸化前のシリコンの２倍の体積を有することが知られている。従って、同図中、距離Ｄ１はｔｏｘ／２である。後の第２の異方性エッチングでファセット１９が完全に除去されるには、第２の異方性エッチングの際にパッド窒化膜１３によって遮られる部分、即ち面３４の外側にファセット１９が形成されないようにする必要がある。このためには、距離Ｄ１が、面３４上の一点Ｐからトレンチ１５の側壁下端３６に降ろした垂線の距離Ｄ２よりも小さければよい。
基板面を基準とした点Ｐの深さをｄ’とすると、ｄ’はｄ／ｃｏｓ２θで与えられるので、距離Ｄ２はｄｓｉｎθ／ｃｏｓ２θである。従って、Ｄ１＜Ｄ２の条件より、ｔｏｘ＜２ｄｓｉｎθ／ｃｏｓ２θの関係が得られる。本実施形態では、テーパー角θが５°で、トレンチ１５の深さｄが２００ｎｍなので、膜厚ｔｏｘの上限を３５ｎｍとする。なお、より厳しい条件として、ｔｏｘ＜２ｄｓｉｎθとしても構わない。
第１の内壁酸化膜１６の形成に続いて、希フッ酸をエッチング液として用いたウエットエッチングにより、この第１の内壁酸化膜１６を除去する（図２（ｃ））。第１の内壁酸化膜１６を完全に除去するために、ウエットエッチングに際して、エッチング量を第１の内壁酸化膜１６の膜厚の１２０〜１５０％程度に設定する。本工程により、第１の内壁酸化膜１６及びパッド酸化膜１２のトレンチ１５に面する部分が除去され、トレンチの上端部１７に、なだらかな形状を有するシリコンの面が露出する。また、トレンチの下端部１８に、ファセット１９が露出する。なお、第１の内壁酸化膜１６の除去に際しては、高い等方性及び選択性を有するドライエッチング技術を用いて行うことも出来る。
次いで、図２（ｄ）に示すように、マスク１４を用いた第２の異方性エッチングを行い、トレンチ１５の底部及びその近傍を拡張する。第２の異方性エッチングの深さはファセット１９が完全に除去される値とし、本実施形態では、５０ｎｍとする。本工程によって、深さが２５０ｎｍのトレンチ１５が得られる。同図中、第２の異方性エッチング前のトレンチ１５の底面を点線で示した。なお、拡張後のトレンチ１５の深さは、一般的に２００〜３００ｎｍ程度である。
引き続き、基板温度が１０００℃未満の低温熱酸化によってトレンチ１５の表面を熱酸化し、図３（ｅ）に示す第２の内壁酸化膜２１を形成する。酸化反応種として、例えば酸素ガスを用いる。第２の内壁酸化膜２１の形成は、異方性エッチングでトレンチ１５の表面に生じた損傷を除去し、滑らかな表面を回復するために行う。また、トレンチ１５の内部に埋め込まれる絶縁材料によって、シリコン基板１１が汚染されることを防止するために行う。第２の内壁酸化膜２１の膜厚は、５ｎｍ以上が好ましく、２０ｎｍ程度が最適である。本実施形態では、２０ｎｍに設定する。
また、低温熱酸化に際して、基板温度を９００℃以下とすることが更に好ましく、この場合、シリコン及び酸化膜の粘性及び流動性を充分に抑えて、ファセットの発生をより確実に抑制できる。本実施形態では９００℃で行う。なお、第２の内壁酸化膜２１の形成に際して、熱酸化に代えて、基板温度を１０００℃未満とする公知の化学気相成長（ＣＶＤ）法によって、酸化膜を成膜することも出来る。しかし、熱酸化を行うことによって、シリコン基板１１と第２の内壁酸化膜２１との間に形成される界面準位の密度を大幅に低下させることが出来る。
次いで、図３（ｆ）に示すように、公知のＣＶＤ法により、トレンチ１５内及びマスク１４上に素子分離用絶縁材料２２を堆積する。引き続き、図４（ｇ）に示すように、パッド窒化膜１３を研磨停止層とする公知の化学機械研磨（ＣＭＰ）法により、素子分離用絶縁材料２２を研磨し、全面を平坦化する。
次いで、図４（ｈ）に示すように、熱リン酸溶液をエッチング液とするウエットエッチングにより、パッド窒化膜１３を除去する。引き続き、図５に示すように、希フッ酸溶液をエッチング液とするウエットエッチングにより、パッド酸化膜１２を除去する。これによって、素子分離領域２３を完成する。この際、エッチングが縦方向のみでなく横方向にも進行するため、第２の内壁酸化膜２１の露出面にはディボット２４と呼ばれる窪みが形成される。
引き続き、シリコン基板１１等の露出する表面を酸化して、シリコン基板１１、第２の内壁酸化膜２１、及び素子分離用絶縁材料２２上に図示しないゲート酸化膜を成膜する。更に、公知の方法を用いて、拡散層、ゲート電極、及び配線等を形成することにより、半導体装置を完成することが出来る。
本実施形態によれば、第１の内壁酸化膜１６を形成する工程で形成されたファセット１９は、第２の異方性エッチングによって完全に除去される。また、基板温度が９００℃の低温熱酸化を行うことによって、拡張後のトレンチの下端部２０にファセットが形成されることを抑制できる。これによって、結晶欠陥の発生を抑制して、接合リーク電流を十分に抑制できる。一方、基板温度が１１００℃で、且つ酸化膜厚が３０ｎｍの高温熱酸化を行うことによって、トレンチの上端部１７は大きな曲率半径を持つなだらか形状に形成される。これによって、ゲート酸化膜の信頼性の低下を抑制し、回路の正常な動作を確保できる。
本実施形態の製造方法では、従来の製造方法と同様にディボット２４が形成されるが、トレンチの上端部１７がなだらかな形状に形成されるため、ディボット２４上に成膜されるゲート酸化膜の局所的な薄膜化を抑制し、良好な特性のゲート酸化膜を得ることが出来る。
本発明者は、米国特許第６０３７２７３号明細書に記載の製造方法を、トレンチ表面の熱酸化に適用する実験を行った。同明細書に記載の製造方法は、シリコン表面の熱酸化に際して、酸化反応種として活性反応種、即ちラジカルを用いるものである。実験の結果、トレンチの下端部でファセットが生じず、トレンチの上端部はなだらかな形状に形成された。
しかし、ラジカルは酸化力が極めて強いため、シリコンだけでなく窒化膜も酸化され、生成した過剰な酸窒化物によって、シリコン基板上にホワイトリボンと呼ばれる酸窒化膜が形成される。ホワイトリボンは、ゲート酸化膜の形成に際して、シリコン基板表面の酸化を阻害し、ゲート酸化膜の信頼性を低下させる。また、通常の熱酸化と異なり、ラジカルを用いた熱酸化はコストが高い。従って、素子分離領域を形成する熱酸化では、酸化反応種として酸素ガスや水蒸気等のガスを用いる通常の熱酸化を行うことが好ましい。
図９〜１１は、本発明の第２実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。本実施形態は、本発明を溝型トランジスタ（ＲＣＡＴ：Recessed Channel Array Transistor）におけるゲート電極の形成プロセスに適用した例である。溝型トランジスタでは、ＭＯＳトランジスタのゲート電極の一部が、シリコン基板の表面部分に形成されたトレンチの内部に収容され、トレンチの下部を迂回したチャネルが形成されることによって、ゲート長を長くすることが出来る。
シリコン基板１１の表面部分に素子分離領域２３を形成した後、熱酸化によって、シリコン基板１１上に酸化膜（保護酸化膜）４１を１０ｎｍ程度の厚みで形成する。引き続き、ＣＶＤ法により、保護酸化膜４１上に窒化膜４２を１００ｎｍ程度の厚みで成膜する。保護酸化膜４１は、シリコン基板１１と窒化膜４２との接触を防止する。また、ウエットエッチング工程で用いる熱リン酸溶液からシリコン基板１１を保護するために形成される。公知のフォトリソグラフィ技術により、窒化膜４２上にレジストマスク４３を形成した後（図９（ａ））、レジストマスク４３を用いた異方性エッチングにより、窒化膜４２をパターニングし、ハードマスク４４を形成する（図９（ｂ））。
引き続き、ハードマスク４４を用いた第１の異方性エッチングを行い、図１０（ｃ）に示すように、シリコン基板１１にトレンチ４５を形成する。次いで、基板温度が１０００℃以上の高温熱酸化によって、トレンチ４５の表面を酸化し、図１０（ｄ）に示す第１の内壁酸化膜４６を形成する。高温熱酸化に際して、トレンチの上端部６１を充分になだらかに形成するために、第１の内壁酸化膜４６の膜厚を１０ｎｍ以上に設定する。高温熱酸化によって、トレンチの下端部６２にファセット６３が形成される。
引き続き、ウエットエッチングにより、第１の内壁酸化膜４６を除去する。これによって、トレンチの上端部６１に、なだらかな形状を有するシリコンの面が露出する。トレンチ４５の下端部には、ファセット６３が露出する。次いで、ハードマスク４４を用いた第２の異方性エッチングを行い、図１０（ｅ）に示すように、トレンチ４５の底部及びその近傍を拡張する。これによって、ファセット６３を完全に除去する。
引き続き、基板温度が１０００℃未満の低温熱酸化によって、トレンチ４５の表面を熱酸化し、図１１（ｆ）に示す第２の内壁酸化膜４７を形成する。第２の内壁酸化膜４７は、異方性エッチングでトレンチ４５の表面に生じた損傷を除去し、滑らかな表面を回復するために形成される。また、ウエットエッチング工程で用いる熱リン酸溶液からシリコン基板１１を保護するために形成される。第２の内壁酸化膜４７の形成に際しては低温熱酸化を行うため、トレンチ４５の下端部にファセットは形成されない。また、低温熱酸化によって、トレンチ４５の上端部のなだらかな形状が維持される。
次いで、熱リン酸溶液をエッチング液として用いたウエットエッチングにより、ハードマスク４４を除去する。ハードマスク４４の除去に際して、前述のように保護酸化膜４１及び第２の内壁酸化膜４７が、シリコン基板１１の表面をエッチング液から保護する。保護酸化膜４１及び第２の内壁酸化膜４７を除去した後、基板温度が１０００℃未満の低温熱酸化によって、トレンチ４５の内部を含むシリコン基板１１の表面に、ゲート酸化膜４８を形成する。更に、トレンチ４５の内部及びシリコン基板１１上に、ゲート酸化膜４８を介して、不純物ドープポリシリコンから成るゲート電極材料４９を堆積する（図１１（ｇ））。
ゲート電極材料４９上に、窒化膜を成膜した後、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、窒化膜及びゲート電極材料４９をパターニングし、ゲート酸化膜４８上に順次に積層された、ゲート電極５０及びゲートスペーサ５１を形成する。このパターニングに際しては、トレンチ４５の内部にゲート電極５０を残す。露出したゲート電極５０、ゲートスペーサ５１、及び、ゲート酸化膜４８の表面に、絶縁膜を成膜した後、成膜した絶縁膜及びゲート酸化膜４８をエッチバックし、ゲート電極５０及びゲートスペーサ５１の側壁に側壁保護膜５２を形成する。
引き続き、ゲートスペーサ５１及び側壁保護膜５２をマスクとする不純物注入によって、ゲート電極５０の両脇のシリコン基板１１の表面部分に不純物拡散層５３を形成する。これによって、トレンチ４５の内部及びシリコン基板１１上に形成されたゲート電極５０と、ゲート電極５０の両脇のシリコン基板１１の表面部分に形成された不純物拡散層５３とで構成される溝型トランジスタを形成する。
次いで、ゲートスペーサ５１及び側壁保護膜５２を覆ってシリコン基板１１上に層間絶縁膜５４を堆積した後、隣接するゲート電極５０の間に層間絶縁膜５４を貫通するコンタクトホール５５を形成する。コンタクトホール５５の形成に際しては、ゲートスペーサ５１及び側壁保護膜５２をマスクとして自己整合的に形成する。引き続き、公知の方法を用いて、コンタクトホール５５の内部に導電材料を埋め込み、コンタクトプラグ５６を形成する（図１１（ｈ））。更に、コンタクトプラグ５６に接続されるキャパシタの下部電極等を形成することによって、ＤＲＡＭとして構成される半導体装置を完成する。
通常のプレーナ型トランジスタでは、半導体装置の微細化に伴ってゲート電極幅が縮小されると、ゲート電極幅に比例してゲート長が縮小し、短チャネル効果によるしきい値の低下が生じる。しきい値の低下は、種々のトランジスタ性能の低下を招くため、これを防止するために、不純物拡散層の不純物濃度を増大させる対策が採用されてきた。しかし、不純物拡散層の不純物濃度の増大によって、ＰＮ接合領域で電界強度が増大して漏れ電流が増加し、データ保持特性が低下する問題が新たに生じていた。
上記に対して、溝型トランジスタでは、トレンチ４５の下部を迂回したチャネルが形成されることによって、同じ電極幅であっても、プレーナ型トランジスタに比して、ゲート長６４を長くすることが出来る。従って、不純物拡散層の不純物濃度を低く保ち、ＰＮ接合領域での電界強度を抑制することによって、データ保持特性の低下を抑制できる。
ところで、従来、溝型トランジスタの形成に際しては、上記実施形態の製造方法と異なり、シリコン基板１１にトレンチ４５を形成した後、基板温度が１０００℃未満の低温熱酸化によってトレンチ４５内部を含むシリコン基板１１の表面にゲート酸化膜を形成し、このゲート酸化膜を介してトレンチ４５内にゲート電極材料４９を埋め込んでいた。これは、トレンチ素子分離の場合と同様に、基板温度が１０００℃以上の高温熱酸化によってトレンチの下端部６２にファセットが形成されると、ファセットを起点として結晶欠陥が発生し、トランジスタ性能が低下するためである。
しかし、上記従来の方法では、図１２に示すように、基板温度が１０００℃未満の低温熱酸化によってトレンチの上端部６１が尖り、トレンチの上端部６１でゲート酸化膜の厚みが不足する。また、トレンチの上端部６１が尖ることによって、トランジスタを動作させた際に、トレンチの上端部６１に電界が集中し、ゲート酸化膜の厚み不足と相まって、ゲート酸化膜の絶縁破壊が生じるおそれがあった。
上記に対して、本実施形態の製造方法によれば、基板温度が１０００℃以上で、且つ酸化膜厚が１０ｎｍ以上の高温熱酸化を行うことによって、トレンチの上端部６１の尖りを防止し、なだらかな形状に形成できる。これによって、トレンチの上端部６１でゲート酸化膜４８を充分な厚みに成膜できると共に、トランジスタを動作させた際に、トレンチの上端部６１に電界が集中することを抑制できる。従って、ゲート酸化膜４８の絶縁破壊を防止し、溝型トランジスタの信頼性を高めることが出来る。なお、基板温度が１０００℃以上の熱酸化によってトレンチの下端部６２に形成されたファセット６３は、トレンチ４５を拡張する第２の異方性エッチングによって除去される。
溝型トランジスタのＤＲＡＭへの応用は、2003 VLSI Symposium on TechnologyでSamsung Electronics Co., Ltd.のJ.Y,Kimらにより最初に発表され、その内容は非特許文献The Breakthrough in data retention time for DRAM using Recess-Channel-Array Transistor(RCAT) for 88nm feature size and beyond, 2003 Symposium on VLSI Technology Digest of Technical Papersに記載されている。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
図１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。 図２（ｃ）、（ｄ）は、図１に後続する各製造段階を順次に示す断面図である。 図３（ｅ）、（ｆ）は、図２に後続する各製造段階を順次に示す断面図である。 図４（ｇ）、（ｈ）は、図３に後続する各製造段階を順次に示す断面図である。 図４に後続する製造段階を示す断面図である。 図１（ｂ）の一部を拡大して示す断面図である。 図７（ａ）は低温熱酸化を行った半導体装置の断面を、図７（ｂ）は、高温熱酸化を行った半導体装置の断面をそれぞれ示す断面図である。 従来の素子分離領域の製造方法の問題点を示すグラフである。 図９（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。 図１０（ｃ）〜（ｅ）は、図９に後続する各製造段階を順次に示す断面図である。 図１１（ｆ）〜（ｈ）は、図１０に後続する各製造段階を順次に示す断面図である。 従来の溝型トランジスタの製造方法の問題点を示す断面図である。
符号の説明
１１：シリコン基板
１２：パッド酸化膜
１３：パッド窒化膜
１４：マスク
１５：トレンチ
１６：（第１の）内壁酸化膜
１７：トレンチの上端部
１８：（拡張前の）トレンチの下端部
１９：ファセット
２０：拡張後のトレンチの下端部
２１：第２の内壁酸化膜
２２：素子分離用絶縁材料
２３：素子分離領域
２４：ディボット
３１：第１の内壁酸化膜の上面
３２：拡張前のトレンチの表面
３３：第１の内壁酸化膜の下面
３４：トレンチの側壁上端を通って鉛直方向に延在する面
３５：トレンチの側壁上端
３６：拡張前のトレンチの側壁下端
４１：保護酸化膜
４２：窒化膜
４３：レジストマスク
４４：ハードマスク
４５：トレンチ
４６：第１の内壁酸化膜
４７：第２の内壁酸化膜
４８：ゲート酸化膜
４９：ゲート電極材料
５０：ゲート電極
５１：ゲートスペーサ
５２：側壁保護膜
５３：不純物拡散層
５４：層間絶縁膜
５５：コンタクトホール
５６：コンタクトプラグ
６１：トレンチの上端部
６２：トレンチの下端部
６３：ファセット
６４：ゲート長

Claims (8)

  1. 半導体基板の表面にトレンチを形成する半導体装置の製造方法であって、
    前記半導体基板の表面にマスクパターンを形成する工程と、
    前記マスクパターンを用いて第１の異方性エッチングを行い、前記半導体基板の表面にトレンチを形成する工程と、
    基板温度が１０００℃以上の熱酸化によって、前記トレンチの表面に第１の内壁酸化膜を形成する工程と、
    前記トレンチの表面の前記第１の内壁酸化膜を除去する工程と、
    前記マスクパターンを用いて第２の異方性エッチングを行い、少なくとも前記トレンチの底部を拡張する工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記トレンチのテーパー角をθ、基板面からの深さをｄ、第１の内壁酸化膜の膜厚をｔｏｘとすると、ｔｏｘ＜２ｄｓｉｎθ／ｃｏｓ２θが成立する、請求項１に記載の半導体装置の製造方法。
  3. 前記第１の内壁酸化膜を形成する熱酸化では、酸化反応種として酸素ガス又は水蒸気を用いる、請求項１又は２に記載の半導体装置の製造方法。
  4. 前記トレンチの底部を拡張する工程に後続して、基板温度が１０００℃未満の熱酸化によって、前記トレンチの表面に第２の内壁酸化膜を形成する工程を更に有する、請求項１〜３の何れか一に記載の半導体装置の製造方法。
  5. 前記第２の内壁酸化膜を形成する熱酸化では、酸化反応種として酸素ガス又は水蒸気を用いる、請求項４に記載の半導体装置の製造方法。
  6. 前記拡張されたトレンチの内部に絶縁膜を埋め込む工程を更に有する、請求項４又は５に記載の半導体装置の製造方法。
  7. 前記第２の内壁酸化膜を形成する工程に後続して、前記マスクパターン、前記半導体基板の表面に形成された第１の内壁酸化膜、及び、第２の内壁酸化膜を除去する工程と、基板温度が１０００℃未満の熱酸化によって、前記トレンチの表面を含む半導体基板の表面に第３の内壁酸化膜を形成する工程と、前記拡張されたトレンチの内部を含み前記半導体基板の表面に導電膜を埋め込む工程とを更に有する、請求項１〜５の何れか一に記載の半導体装置の製造方法。
  8. 前記導電膜をパターニングしてゲート電極に形成する工程を更に有する、請求項７に記載の半導体装置の製造方法。
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