JP5800162B2 - トレンチゲート型半導体装置およびその製造方法 - Google Patents
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- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
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- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
Description
本発明は、トレンチゲート構造を有する半導体装置およびその製造方法、特には、炭化珪素半導体(以降ＳｉＣと略記)あるいはＡｌＧａＮ半導体などのＩＩＩ族窒化物半導体を用いたトレンチゲート型半導体装置およびその製造方法に関する。
炭化珪素半導体（以降ＳｉＣともいう）あるいはＩＩＩ族窒化物半導体（以降、ＡｌＧａＮ等ともいう）を用いて高耐圧パワーデバイスを作製すると、オン抵抗を大幅に低減できる可能性がある。ＳｉＣを用いた耐圧１〜１．２ｋＶ級のＭＩＳＦＥＴによって、５ｍΩｃｍ2以下のオン抵抗が得られており、これは、同じ耐圧クラスのシリコン半導体（以降Ｓｉと略記）製ＩＧＢＴに比較して、オン抵抗が半分以下である。今後、コスト開発と性能向上が進めば、インバーター部品としてＳｉ製ＩＧＢＴの大半を置き換える可能性も考えられる。
ＳｉＣやＡｌＧａＮ等を用いることでオン抵抗を大幅に低減できるのは、ＳｉＣやＡｌＧａＮ等がＳｉより高い絶縁破壊電界を有するので、同じ耐圧を実現するために、耐圧層を薄くでき、また、耐圧層のドーピング濃度を高くすることにより抵抗をＳｉに比べて２桁以上低減することができるからである。しかし、ＳｉＣやＡｌＧａＮ等を用いたＭＩＳＦＥＴやＩＧＢＴなどのボディー領域におけるドーピング量あるいは不純物濃度はＳｉに比べて高いので、チャネル移動度や（ゲート）閾値電圧に悪影響を及ぼす。ボディー領域のドーピング量あるいは不純物濃度が高すぎると、閾値電圧が不必要に高くなるとともに、チャネル移動度が著しく低下するので、好ましくない。この点から、前述のボディー領域の不純物濃度はＳｉの場合に比べてあまり高くすることができないという制約を受ける。その結果、耐圧層との不純物濃度差の小さいボディー領域にも、その分、空乏層が延び易くなるという特徴を有している。
前述のように、ＳｉＣやＡｌＧａＮ等を用いたＭＯＳ型半導体装置においては、耐圧層の抵抗が低減される結果、耐圧層以外の抵抗、すなわち、チャネル抵抗や、いわゆるＤＭＯＳ型構造の場合には、いわゆるＪＦＥＴ抵抗の比率が相対的に大きくなり、無視できない抵抗成分となる。このＪＦＥＴ抵抗を除去する構造として、いわゆるトレンチゲート構造のＭＯＳ型半導体装置が知られている。
前記チャネル抵抗を下げる一方法としてはチャネル長を短くする方法がある。しかし、トレンチゲート構造の場合にチャネル長を短くするにはボディー領域の厚さを薄くする必要がある。ボディー領域の厚さを薄くすると、オフ電圧によりボディー領域がすべて空乏化するパンチスルー状態となり易く、ＳｉＣやＡｌＧａＮ等の有する高い絶縁破壊電界から期待される高耐圧特性に悪影響を及ぼす。
チャネル抵抗を下げる別の方法は、単位面積あたりのチャネル密度を増加させるである。一般に、パワーデバイスでは、主電流の流れる活性領域は、この活性領域内に配置されるユニットセルの集合体として構成される。各ユニットセルには必ずチャネルが含まれるので、一ユニットセルを小さくする、すなわち、ユニットセルの繰り返し幅（セルピッチという）を狭くすれば、単位面積あたりのチャネル密度を増加することができる。前記トレンチゲート構造は従来のプレーナーゲート構造よりもチャネル密度を高くし易い構造でもある。
また、一般に、半導体デバイスの製造においてはフォトリソグラフィー工程が必須である。製造工程において複数回のフォトリソグラフィー工程が行われる場合に、前工程のフォトパターンに次工程のフォトパターンをマスク合わせするというプロセスが必要となる。一般に、このマスク合わせプロセスの回数が多くなると、マスク合わせ精度の低下が解像度に比べて無視できなくなる。たとえば、ある市販ｇ線ステッパーの場合、解像限界が１μｍなのに対して、最大で一回当り０．４〜０．８μｍのマスク合わせ誤差を生じる。最大値に範囲があるのは、装置限界は０．４μｍであるが、現実には、生産性を考えると０．８μｍ程度まで許容する必要があるためである。フォトリソグラフィー工程が１回（マスク合わせなし）であれば、セルピッチは最小でたとえば２μｍまで小さくすることができるが、フォトリソグラフィー工程が２回（マスク合わせ１回）であると、セルピッチは最小でたとえば３．６〜５．２μｍも必要となる。したがって、マスク合わせの回数が増えるほど、最小セルピッチを増大せざるを得なくなる。
一方、ＳｉやＧａＡｓなど用に設計された解像度の高い（高性能な）ステッパーあるいは類似装置（ステッパー等という）の場合、通常でマスク合わせ誤差の小さいマスク合わせ機構が組み込まれている。しかし、このような高性能なステッパー等は、短波長の光源を用いているため、焦点深度が浅いことが多い。ところが、ＳｉＣは特殊なバルク成長法の関係から、また、ＡｌＧａＮ等は主としてサファイア、ＳｉＣあるいはＳｉ基板にヘテロエピタキシャル成長によって形成される関係から、ウエハに大きく不均一な反りが発生し易い。したがって、前述のような高性能なステッパー等の浅い焦点深度では、１ショット内で全面に適切に合焦させる露光ができない事態が生じ易い。その結果、別の技術的な進展により前述したウエハの反りが改善されるまでの当面の間、焦点深度が深い、すなわち、多少の反りがあってもマスク合わせが可能な、ステッパーを用いざるを得ない。したがって、ＳｉＣあるいはＡｌＧａＮなどではセルピッチを縮小するために、前述のような解像度の高いステッパー等を採用することができないので、マスク合わせ回数の少ない製造プロセスにして、合わせ誤差の累積による精度低下を小さくすることが望ましいのである。
Ｓｉ半導体のように、熱拡散法によって不純物ドーピングを行うことが通常の量産的な製造方法として可能な場合、たとえば、次のような図３２に示す従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴおよびその製造方法によって、自己整合的にユニットセルの構造を形成することにより、マスクあわせ回数を実質的に減らす方法が既に実際に行われている。
Ｓｉ半導体を用いる場合の前記セルピッチとトレンチ幅の具体例について、後でＳｉＣおよびＡｌＧａＮ等と比較するために一例をあげると、前記ｇ線ステッパーを用いる場合、トレンチ幅は、たとえば１μｍ（解像限界に一致する）であるが、製造工程における制約から、セルピッチはたとえば４μｍとなる。以下、前記製造工程における制約の詳細については、次に述べるＳｉ製トレンチゲート型ＭＯＳＦＥＴおよびその製造方法の中で説明する。
図３３の半導体ウエハの要部断面図に示すようにｎ型Ｓｉ半導体基板１の一方の主面（おもて面という）に、ｎ型で所定のドーピング量と層厚のエピタキシャル成長層３，５が形成されたＳｉウエハを用意する。以降、プロセスを経たという限定無しに半導体基板、Ｓｉ基板、ＳｉＣ基板または特に基板１、ＳｉＣ基板１のように基板の後ろに符号１を付す場合はプロセスに投入前のバルク基板を言い、ウエハ、半導体ウエハ、Ｓｉウエハ、ＳｉＣウエハなどと言う場合はバルク基板の上に機能層、機能領域を堆積形成するプロセスを経た積層基板を言うことにする。次に、エピタキシャル成長層の表面から主電流の流れる活性領域部分にホウ素を熱拡散して、ｐ型であるボディー領域５を形成する。表面にボディー領域５が形成された前記エピタキシャル成長層の、前記ボディー領域の下層部分または残りの部分（ボディー領域５以外のエピタキシャル成長層部分）は、耐圧層３となる。続いて、ウエハ全面に所定の膜厚の酸化膜を形成し、適宜パターニングしてマスク酸化膜１０１を形成する。ここで、マスク酸化膜１０１の幅および隣接するマスク酸化膜１０１との間隔は、望むのであれば、それぞれ用いるステッパーの解像限界まで小さくすることができ、それらの幅および間隔はたとえば１μｍである。ただし、本例においては、後の熱拡散の都合上、マスク酸化膜１０１の幅は少し広く、たとえば３μｍとしておく。前記マスク酸化膜の間隔１μｍと幅３μｍとを併せた４μｍが、以降の説明で作り込まれることになるユニットセルのセルピッチとなる。その後、マスク酸化膜１０１の間隔のウエハ表面からリンをイオン注入し、熱処理することで、ソース領域６を形成する（図３４）。この際、イオン注入したリンが熱拡散するので、図３４に示すように、ソース領域６はマスク酸化膜１０１の下に回りこむ。その回り込み幅は、たとえば１μｍである。また、一般的なイオン注入装置を用いてリンをイオン注入できる深さは、高々０．８μｍ程度であるが、熱拡散によって、ソース領域６の深さ（ｐｎ接合深さ）を、たとえば２μｍ程度に深くすることができる。
次に、同じマスク酸化膜１０１を用いて、Ｓｉウエハを表面から異方性エッチングして、図３５のＳｉウエハの要部断面図に示すように、耐圧層３に到達する深さのトレンチ１０を形成する。その後、図３６のＳｉウエハの要部断面図に示すように、トレンチ１０の内壁面にゲート絶縁膜１１を形成する。続いて、高ドープ（高ドーピング量または高不純物濃度）の多結晶シリコンをウエハ全面に成膜して、ゲートパッド付近（図示せず）を保護した後、エッチバックすることにより、トレンチ１０の内部に所要の高さまでゲート電極１２を埋め込む。この結果、トレンチ内部のゲート電極１２はゲート絶縁膜１１を介してソース領域６とボディー領域５と耐圧層３とに対向することになる。
同様に、適宜ドープしたＳｉＯ2膜をウエハ全面に成膜して、適宜エッチバックすることにより、トレンチ１０内部の前記ゲート電極１２上に層間絶縁膜２１を埋め込む。図３６に示すように、ゲート電極１２の上端は、ソース領域６の下端と上端の間になければならない。また、層間絶縁膜２１は、堆積法により形成するため、熱酸化膜よりも耐圧が低く、所定のゲート耐圧を得るために、ある程度の厚さが必要である。また、エッチバックの際の作製余裕（寸法的な余裕）も必要である。この作製余裕は、ゲート電極１２と同様に、もっぱらソース領域６の厚さによって与えられる。このような事情から、ソース領域６の厚さとして、前述のように２μｍ程度の厚みが必要となる。
最後に、ウエハのおもて面と裏面について、それぞれ不要な堆積物等を除去した上で、それぞれ所定のソース電極２３とドレイン電極２２、およびゲートパッド電極（図示せず）を形成すると、図３２に示すＳｉ製のトレンチゲート型ＭＯＳＦＥＴが完成する。
前記図３２〜図３６を参照して説明した従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴおよびその製造方法の中で重要なことは、ユニットセル部を形成するためのフォトリソグラフィー工程は、マスク酸化膜１０１をパターニングするための１回だけで済むことである。ポリシリコン層やＳｉＯ2膜をエッチバックする工程においては、ゲートパッド等を形成するためにフォトリソグラフィー工程を要するが、ユニットセル部には位置を合わせるべきパターンがなく自己整合するので、パターン合わせ誤差に関係なくセルピッチ値を決めることができるのである。以上、説明したように、ユニットセル部を自己整合的に形成することは、ユニットセル部を形成するに必要なフォトリソグラフィー工程の回数を減らして形成できることを意味するので、同時にパターンあわせ誤差が少なくなることを意味する。このようにＳｉではイオン注入法と熱拡散法とを併せた不純物ドーピングが可能であるので、ユニットセル部を自己整合的に形成することにより、パターン合わせ誤差を考慮する必要の無い製造方法とすることができ、セルピッチを小さくすることが容易にできるのである。
しかしながら、ＳｉＣやＡｌＧａＮ等のワイドバンドギャップ半導体の場合には、ドナーやアクセプタとなる不純物の拡散係数が著しく小さいため、熱拡散法は非現実的であり、熱拡散法を生産ラインで採用することは通常は困難であるので、Ｓｉと同様の製造方法により、ユニットセルを自己整合的に形成することはできない。つまり、ＳｉＣやＡｌＧａＮ等の場合には、選択的、または局所的な不純物ドーピングのためには、熱拡散法ではなく、イオン注入法を用いて、所定の不純物プロファイルを形成する必要がある。しかし、イオン注入法では横方向への不純物の拡散がほとんどないため、前記図３４と図３５で説明したＳｉウエハのようにソース領域６とトレンチ１０を全く同一のマスクで（つまりパターン合わせ無しに）自己整合的に行うことはできない。また、一般的なイオン注入装置を用いてイオン注入を行う場合には、ソース領域のイオン注入深さは、高々１μｍ以下である。そのため、ゲート電極１２と層間絶縁膜２１をエッチバックする際の作製余裕が足りないことが多い。したがって、ＳｉＣ製トレンチゲート型ＭＯＳＦＥＴの場合には、従来、たとえば次のようなユニットセル構造およびその製造方法によらざるを得なかったのである。
図３７は、従来のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴにおけるユニットセル部の要部断面図を示す。主要な構造は前記図３２に示したＳｉ製トレンチゲート型ＭＯＳＦＥＴと同様であるから、同様の構成要素には同一符号を付し、重複する説明を省略する。図３７において、前記図３２と異なる特徴的な点は、層間絶縁膜２１がトレンチ１０の外にはみ出していることである。ソース電極２３は、層間絶縁膜２１に設けたコンタクトホール２０を充填してＳｉＣウエハ表面にオーミック接触している。また、図３７では、図３２でボディー領域５がＳｉウエハ表面に露出する部分の表面層に相当する領域に、高ドープの第２導電型ボディーコンタクト領域７が設けられている。同様に、図３７では、図３２のソース領域６に相当する領域が、ソース領域６の表面層にあたる高ドープの第１導電型ソースコンタクト領域６ａと、ソース領域６の下層部にあたる第１導電型ソース拡張領域６ｂとに分けられる構成となっている。前記ボディーコンタクト領域７の表面と前記ソースコンタクト領域６ａの表面は共通にソース電極２３と前述のようにオーミック接触している。
ＳｉＣ製トレンチゲート型ＭＯＳＦＥＴにおけるトレンチ幅とセルピッチは、図３７と図３２では寸法的に正確な図面ではないので、同じ寸法になっているが、実際に同じｇ線ステッパーを用いて製造するには、前述したＳｉの場合のセルピッチ４μｍと比べると、少なくとも前記図３２より２５％増の５μｍにしなければならない。生産性を考えると、さらに前記図３２より１７５％以上増の１１μｍに、トレンチ１０の間隔を広げて設計する必要がある。
前記図３７に示す従来のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴの製造方法を、順を追って以下説明する。図３８のＳｉウエハの要部断面図に示すように、ｎ型ＳｉＣ基板１の一方の主面（おもて面という）に、エピタキシャル成長により全面に、ｎ型である所定のドーピング濃度と膜厚を有する耐圧層３と、ｐ型である所定のドーピング濃度と膜厚を有するボディー層５をこの順に成膜する。
次に、Ｓｉ等の製造工程と同様に、フォトリソグラフィー工程において位置合わせを行うためのマーカー（図示せず）を形成する。続いて、たとえばＳｉＯ2膜を堆積し、Ｓｉと同様の技術によって、これを所定の開口部を有するようにパターニングして、オーミック接触が得られる表面不純物濃度のボディーコンタクト領域用の選択的イオン注入を行うマスクとする（図示せず）。この工程には、フォトリソグラフィー工程が必要である。続いて、ウエハをたとえば５００℃に加熱した上で、表面から０．４μｍ程度の深さまで、アルミニウムをイオン注入する。イオン注入深さは、１価のアルミニウムを用いて一般的な４００ｋｅＶイオン注入装置で安定的に実現できる加速エネルギーによって概ね決まっている。次に、不活性ガス（少量のＳｉＨ4等を添加してもよい）中で所定の温度・時間で熱処理（活性化アニールという）を行って、イオン注入したアルミニウムを電気的に活性化させるとともに、注入損傷を回復する。ボディーコンタクト領域７の活性化アニールが終了した状態でのウエハの要部断面図を図３８に示す。
次に、同様の方法によって、ソースコンタクト領域６ａとソース拡張領域６ｂのためのイオン注入と活性化アニールを行う。ソースコンタクト領域６ａには、オーミック接触が得られる程度の高ドープ濃度とすることが可能なリンの１価イオンを用いて、表面から０．３５μｍ程度まで注入する。ソース拡張領域６ｂには、たとえば１〜２価の窒素イオンを用いて、０．８μｍ程度まで注入する。なお、ソースコンタクト領域６ａとソース拡張領域６ｂには、同一のマスクを用いることができ、活性化アニールも同時に行って差し支えない。ただし、前記ボディーコンタクト領域７との位置関係は、フォトリソグラフィーの位置合わせによって決まるので、最大の変位を生じた場合でも、平面視にてボディーコンタクト領域７が隣接配置されるソースコンタクト領域６ａ内に完全に含まれて、無くなってしまうことのないように、適切に設計しなければならない。たとえば前記ｇ線ステッパーを用いる場合、ボディーコンタクト領域７の幅として、０．８〜１．６μｍ以上必要であり、パターン変換誤差を考えると１〜２μｍ以上とするのが安全である。ソースコンタクト領域６ａとソース拡張領域６ｂの活性化アニールが終了した状態でのウエハの要部断面図を図３９に示す。これ以降、前記ボディー層５はソース拡張領域下の同層となる。
その後、Ｓｉと同様に、たとえばＳｉＯ2膜からなる適切な開口部を有するエッチングマスク（図示せず）を用いて、図４０のウエハの要部断面図に示すように、トレンチ１０を形成する。このエッチングマスクに適切な開口部を設けるために、フォトリソグラフィー工程を必要とする。トレンチ１０の幅は、ゲート絶縁膜１１とゲート電極１２とを形成できる範囲内で、望む限り小さくしても差し支えない。トレンチ１０は、終端部を除き、平面視にて、ソースコンタクト領域６ａの内部になければならない。また、後に形成するコンタクトホール２０の端部は、平面視にて、トレンチ１０とボディーコンタクト領域７の間になければならない。したがって、ボディーコンタクト領域７の端部とコンタクトホール２０の端部、ならびにコンタクトホール２０の端部とトレンチ１０の端部は、たとえば前記ｇ線ステッパーを用いる場合、それぞれ、０．８〜１．６μｍ以上離す必要があり、パターン変換誤差を考えると１〜２μｍ以上離すのが安全である。以上により、セルピッチは、少なくとも５〜９μｍ以上必要であり、パターン変換誤差を考えると６〜１１μｍ以上とするのが安全である。トレンチ１０形成まで終了した状態のウエハの要部断面図を図４０に示す。トレンチ１０を形成した後、トレンチ１０により分断されたボディー層５をボディー領域５とする。このように従来のＳｉＣデバイスの製造方法では、自己整合的なプロセスではないので、自己整合プロセスで作成できるＳｉデバイスの製造方法におけるセルピッチ４μｍに対して、６〜１１μｍの大きなセルピッチを必要とする。
続いて、トレンチ１０の内壁面にゲート絶縁膜１１を形成した後、Ｓｉと同様に、高ドープのポリシリコン層を堆積させ、続いてエッチバックして、ゲート電極１２をトレンチ１０内の所要の高さに埋め込む。その後、層間絶縁膜２１をウエハ全面に堆積するが、Ｓｉの場合と異なり、ソースコンタクト領域６ａとソース拡張領域６ｂを併せた深さが０．８μｍしかないので、エッチバックを行うことはできない。その代わりに、ウエハ表面上の層間絶縁膜２１にボディーコンタクト領域７表面とソースコンタクト領域６ａ表面を露出させるようにコンタクトホール２０を形成する。この際、フォトリソグラフィーを必要とする。コンタクトホール２０形成まで終了した状態のウエハの要部断面図を図４１に示す。
次に、たとえばニッケルとチタンを順にスパッタ成膜し、前記コンタクトホール２０で、前記ボディーコンタクト領域７表面とソースコンタクト領域６ａ表面とにオーミック接触させる。ウエハのおもて面をレジスト等で保護し、裏面の不要な堆積物等を除去した後、裏面にたとえばニッケルとチタンを順にスパッタ成膜する。ウエハのおもて面のレジストを除去した後、熱処理を行って、ドレイン電極２２およびソース電極２３とＳｉＣとのオーミック接触を得る。この後は、Ｓｉと同様に、アルミニウム等を適宜成膜してパターニングすることにより、ソース電極２３の残りの部分および図示しないゲートパッド電極を形成する。ドレイン電極２２の残りの部分もＳｉと同様に所定の金属を成膜すると、前記図３７の従来のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴが完成する。
さらに、ＳｉＣやＡｌＧａＮ等のワイドバンドギャップ半導体を用いたＭＯＳ型半導体装置の場合には、絶縁破壊電界が大きいため、そのままではトレンチ底部（図３７ではトレンチ１０の底部）の絶縁膜に過大な電界が印加され、破壊する問題が指摘されている。これは、トレンチ底において、電界強度ではなく、電束密度が保存されなければならないことに起因する。比誘電率と絶縁破壊電界の積（比誘電率絶縁破壊電界積という。ただし、ＳｉＯ2等アモルファス状の絶縁物にあっては、絶縁破壊電界として、常用最大電界を用いる）が、トレンチ底の絶縁膜よりも半導体のほうが大きい場合には、絶縁膜のほうが先に破壊することになる。たとえば、絶縁膜としてよく用いられるＳｉＯ2の比誘電率絶縁破壊電界積は、１０〜１２ＭＶ／ｃｍ程度であるのに対して、ＳｉＣにおける比誘電率絶縁破壊電界積は、ポリタイプや方位にもよるが、１５〜２５ＭＶ／ｃｍにも達する。ＡｌＧａＮ等の比誘電率絶縁破壊電界積は、さらに高いと考えられている。したがって、ＳｉＣやＡｌＧａＮ等のワイドバンドギャップ半導体を用いると、図３７の構造のままでは、トレンチ底の絶縁膜が破壊するのは避けられないという問題が生じる。
以上説明したＳｉＣ製トレンチゲート型ＭＯＳＦＥＴ以外の、他のＳｉＣ半導体装置の製造方法の公知技術として、次のものが開示されている。ｐ型多結晶シリコン層および浅いｎ型多結晶シリコン層上に堆積したハードマスクを選択的にエッチングした残部分をマスクにして、前記ｐ型多結晶シリコン層中にｎ型不純物をイオン注入してｎ型多結晶シリコン層を形成する。次に側壁の材料となる膜を等方的に堆積して異方性エッチングを行い、前記ハードマスクの側面に側壁を形成し、ハードマスクおよび側壁をマスクとして前記ｎ型多結晶シリコン層をエッチングすることにより、自己整合的にｎ型多結晶シリコン層の幅を充分に狭くする方法が知られている（特許文献１）。
セルフアラインにより素子分離領域を形成することに関する記載がある（特許文献２）。多段リセス溝の形成を自己整合的に歩留まり良く製造することに関する記述がある（特許文献３、４）。第一のマスクを使ってウエットエッチングすることにより、２段溝構造を形成するリセス構造に関する記述がある（特許文献５）。自己整合型二重酸化物ＵＭＯＳＦＥＴに関する記載がある（特許文献６）。
また、ゲートトレンチ以外に、ゲートトレンチよりも深い別のトレンチを設け、この別のトレンチの内面にショットキー接触を設けて、ゲートトレンチ底部の絶縁膜にかかる過大な電界を保護し耐圧低下を防ぐ構成が知られている（特許文献７）。
さらにまた、基板にフィールドストッピング層、ドリフト層、電流広がり層、ボディー領域およびソースコンタクト層が順次積層されたウエハに、フィールドストッピング層または基板に達するトレンチを形成する。そのトレンチの上半部には、ゲート電極を設ける。トレンチの、ゲート電極よりも深い部分には、基板の半導体材料の絶縁破壊電界と同等か、またはそれ以上の値の絶縁破壊電界の常用値を有する絶縁物を埋め込む半導体装置が開示されている（特許文献８）。
しかしながら、ＳｉＣ製トレンチゲート型ＭＯＳＦＥＴの場合には、高ドープのｎ型領域もｐ型領域も選択的なイオン注入によって作製することができるものの、高ドープにするための高ドーズイオン注入に時間がかかる問題がある。また、特にｐ型領域表面に対しては、良好なオーミック接触を得る際に必要な、さらに高ドーズのイオン注入を行うと、高い頻度で結晶欠陥を生じ、これによって耐圧歩留まりが低下するという問題が発生する。
これらの問題を避けるためには、高ドープｐ型領域をエピタキシャル成長によって形成できることが好ましいが、部分的な領域形成にはＳｉＣの選択エピタキシャル成長を必要とする。しかし、ＳｉＣの選択エピタキシャル成長法は未だ研究途上であって、現状ではデバイス製造に適用するほどには実用化されていないので、採用は困難である。さらにまた、ＡｌＧａＮ等の場合には、ｐ型の高ドーズイオン注入をすること自体が極めて困難である。ｐ型領域表面に対して良好なオーミック接触を形成する他の方法として、たとえば組成の異なる混晶を接触させて量子井戸を形成するという方法が知られているが、この方法を適用するためにはエピタキシャル成長によらなければならない。なお、ＡｌＧａＮ等の場合には、ＳｉＯ2膜をマスクとして選択エピタキシャル成長を行うことができることが知られている。
本発明は、前述した点に鑑みてなされたものである。本発明の第１の課題は、熱拡散法による不純物ドーピングが量産的な製造方法としては未だ確立されていないワイドバンドギャップ半導体を用いた場合でも、従来のものよりセルピッチを縮小することが可能なトレンチゲート型半導体装置およびその製造方法を提供することである。本発明の第２の課題は、前記第１の課題を満たすとともに、少なくとも一方の導電型に対して選択的なエピタキシャル成長を採用せずに、良好なオーミック接触が得られるトレンチゲート型半導体装置およびその製造方法を提供することである。
たとえば本発明の実施例１〜７に例示するようなデバイス構造および製造方法とすることにより、前記第１および第２の課題を解決することができる。
しかし、本発明の第１および第２の課題を解決するために、たとえば実施例４あるいは実施例５のような様態をとると、トレンチの幅がたとえば０．６μｍと狭くなり、セルピッチがたとえば２μｍまで縮小された結果として、新たな問題を生じる。
しかし、本発明の第１および第２の課題を解決するために、たとえば実施例４あるいは実施例５のような様態をとると、トレンチの幅がたとえば０．６μｍと狭くなり、セルピッチがたとえば２μｍまで縮小された結果として、新たな問題を生じる。
すなわち、絶縁膜に過大な電界が印加され、破壊する問題に対する対策として、従来から知られている方法は、トレンチ底部にｐ型埋め込み領域を設けるものである。このｐ型埋め込み領域を前記図３７に示す従来のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴの構造に適用すると、たとえば図６７に示すように、トレンチ１０の底部にｐ型埋め込み領域８を設けることになる。単にｐ型埋め込み領域８を設けるだけでは、ｐ型埋め込み領域８から耐圧層３に伸びる空乏層のため、ＪＦＥＴ効果と同様の抵抗が発生する。従来のようにセルピッチが１０μｍ以上と広かった場合は、ｐ型埋め込み領域８とボディー領域５の間で耐圧層３が狭搾されることが主要な問題であったので、図６７にも示すように、耐圧層３よりも高ドープのｎ型である電流広がり層４を設けて、電流流路をトレンチから遠ざけることで、ＪＦＥＴ抵抗を、完全になくすことはできないにせよ、緩和することはできた。
しかし、図６７の場合には、トレンチ１０の間隔は、たとえば１．４μｍしかないので、トレンチ１０の間で耐圧層３が狭搾されることも問題となる。
たとえば耐圧１．２ｋＶ設計の場合、耐圧層３のドーピング濃度は１×１０16ｃｍ-3程度になるので、片側階段接合を仮定すると、ゼロバイアス（オン状態でチャネル・ソース領域での電圧降下が０Ｖ）でも、耐圧層３側に空乏層が約０．５７μｍ伸びることになる。したがって、トレンチ１０に挟まれた空間は、両側から合計で約１．１４μｍ狭搾されることになり、残りは約０．２６μｍ（トレンチ１０の間隔の１／７弱）しかないことになる。この狭搾によるオン抵抗は、深さ方向に１μｍあたり約０．６ｍΩｃｍ2と見積もられ、耐圧層３自身の抵抗（約１ｍΩｃｍ2）と比べても、無視できない値である。
たとえば耐圧１．２ｋＶ設計の場合、耐圧層３のドーピング濃度は１×１０16ｃｍ-3程度になるので、片側階段接合を仮定すると、ゼロバイアス（オン状態でチャネル・ソース領域での電圧降下が０Ｖ）でも、耐圧層３側に空乏層が約０．５７μｍ伸びることになる。したがって、トレンチ１０に挟まれた空間は、両側から合計で約１．１４μｍ狭搾されることになり、残りは約０．２６μｍ（トレンチ１０の間隔の１／７弱）しかないことになる。この狭搾によるオン抵抗は、深さ方向に１μｍあたり約０．６ｍΩｃｍ2と見積もられ、耐圧層３自身の抵抗（約１ｍΩｃｍ2）と比べても、無視できない値である。
また、ＳｉＣの場合、ｐ型埋め込み領域８を形成するためには、イオン注入による必要があるが、トレンチ１０の側壁面にアクセプタが注入されると、閾値電圧が上昇するとともに、チャネル移動度が低下するので、イオン注入の際に、トレンチ１０の側壁を適切に保護しなければならない。しかし、トレンチ１０の幅は、たとえば０．６μｍしかないから、側壁を保護するのは簡単ではない。
さらにまた、ＡｌＧａＮ等にあっては、トレンチ１０の底部にｐ型領域をイオン注入で形成するのは極めて困難である。しかも、この場合にはトレンチ１０の少なくとも側壁面にｎ型領域が露出するようにしなければならないため、選択成長も困難である。したがって、ＡｌＧａＮ等にあっては、このような形態をとることは極めて難しい。
類似の方法として、前記特許文献７に開示されているように、前記トレンチ（ゲートトレンチという）よりも深い別のトレンチを設け、その内部にショットキー接触を設ける方法もある。ただし、前記別のトレンチは、前記ゲートトレンチに対して自己整合的に形成する方法が従来知られていないので、各セルにショットキー接触を設けようとすると、セルピッチが広がってしまう難点がある。また、仮に自己整合的に形成することができたとしても、ショットキー接触から伸びる空乏層のため、前述と同様に電流流路が狭搾されるので、セルピッチを詰めようとして前記ゲートトレンチと前記別のトレンチの間隔をあまり狭くすると、前記と同様にオン抵抗が増大する危険性がある。
別の対策方法として、前記特許文献８に開示した方法がある。この方法を前記図３７に示すＳｉＣ製トレンチゲート型ＭＯＳＦＥＴに適用すると、たとえば図６８に示すように、トレンチ１０をドレイン側の高ドープ層（図６８ではフィールドストッピング層２）まで届く深さとして、トレンチ１０の下部には埋め込み絶縁物１５を埋め込むことになる。この構造によれば、トレンチ１０がフィールドストッピング層２に届いていれば、電磁気学的法則により、比誘電率に関係なく、埋め込み絶縁物１５には耐圧層３と同程度の電界しか印加されないので、破壊しないで済む。
この方法は、トレンチ１０をフィールドストッピング層２に届く深さにエッチングできて、さらにトレンチ１０の下部に絶縁物を適切に埋め込む技術が確立できれば、有力である。これは、従来のようにトレンチ幅が広ければ、実現可能であったが、セルピッチとトレンチ幅が縮小すると、極めて困難となる。
たとえば耐圧１．２ｋＶの場合、製造誤差を考えると、耐圧層３の厚さは１０μｍ程度になる。ボディー領域５とソース拡張領域６ｂ、ソースコンタクト領域６ａを合わせると２．５μｍ程度必要であるから、製造誤差も合わせて、トレンチ１０の深さは表面から１５μｍ程度は必要である。従来は、トレンチ幅が２μｍ程度だったので、アスペクト比は７．５程度となり、実現可能である。しかし、図６８の例には、前記のように、トレンチ１０の幅は、たとえば０．６μｍしかないから、トレンチ１０のアスペクト比は２５にも達する。アスペクト比が従来の３倍以上もあるため、実現には相当な時間を要すると思われる。また、埋め込み絶縁物１５を設けるにあたっても、高いアスペクト比は障害になる。たとえばＢＰＳＧをＬＰＣＶＤで堆積する場合はもちろんのこと、たとえば、前記特許文献８の記載のように、高濃度にリンをドープした多結晶シリコンを薄く堆積して酸化し尽くすような場合でも、多結晶シリコンが均一に堆積しない、あるいは、上方だけ先に酸化が進行して下方が多結晶シリコンのまま残ってしまう、などの問題を解決するのに時間を要するのは避けられない。
前記特許文献７の記載によるトレンチ底部絶縁膜への過大電界からの保護の作用は、第１には、オフ時の最大電界を前記底部絶縁膜ではなく、ショットキー電極付近に生じさせることにより絶縁膜破壊を防ぐ構成である。第２には、オフ時に隣接するショットキー電極から伸びる空乏層によって耐圧層がピンチオフする構成とすることにより、ゲートトレンチに過剰な電気力線が到達しないようにするものである。
前記第１の作用のみによってゲートトレンチを保護することは可能であるが、ＳｉＣのように絶縁破壊電界が大きい半導体を用いた場合、ショットキー障壁高さが低すぎると、半導体がアバランシェ破壊に至る前に、ショットキー障壁のトンネル電流が過剰となり、それによって耐圧が決まる（あるいは、耐圧が著しく低下する）という問題がある。
また、前記第１の作用では、トンネル電流のうち、熱電界放出によるものは、温度上昇とともに増加するので、耐圧の温度特性が負となる危険性があり、パワーデバイスに用いるには好ましくないという問題もある。ショットキー障壁が十分高ければ、この問題はなくなるが、その状態でゲートトレンチ底部の絶縁膜破壊を有効に保護するためには、たとえばゲートトレンチ付近にショットキー障壁の付近よりも低ドープで厚い耐圧層が必要になる。すると、オン時には、この耐圧層の抵抗が無視できず、オン抵抗が増大する問題が発生する。
前記第２の作用を利用すれば、第１の作用よりも厚さの小さい耐圧層と高いショットキー障壁高さで高耐圧を実現できるが、ショットキー接触から伸びる空乏層のため、たとえば前記図６７に示したゲートトレンチ底に耐圧層とは逆導電型の埋め込み領域を設けた場合と同様に、オン状態において電流流路が狭搾されオン抵抗が増大する可能性がある。ただし、ショットキー接触は、ｐｎ接合よりも拡散電位が小さいため、オン状態における空乏層の伸びがｐｎ接合よりも小さくなるので、オン抵抗の増大を抑制することができる。
そこで、本発明の第３の課題は、前記第２の課題を満たすとともに、トレンチ底の絶縁膜に過大な電界が印加されないトレンチゲート型半導体装置およびその製造方法を提供することである。 たとえば本発明の実施例８〜１０に例示するようなデバイス構造および製造方法とする ことにより、前記第３の課題を解決することができる。
特許請求の範囲の請求項１記載の発明によれば、高不純物濃度のワイドバンドギャップ半導体基板の一方の主面に第１導電型の低不純物濃度のワイドバンドギャップ半導体の耐圧層と該耐圧層より高不純物濃度の第２導電型のワイドバンドギャップ半導体のボディー領域とをこの順に備え、前記ボディー領域の表面層に、選択的領域であってそれぞれオーミック接触が得られる高不純物濃度表面を有する、第２導電型のボディーコンタクト領域と第１導電型のソースコンタクト領域とを有し、該ソースコンタクト領域表面から該ソースコンタクト領域と下層の第一導電型ソース拡張領域と前記ボディー領域とを貫いて前記耐圧層に達するトレンチと、該トレンチの内壁面に設けられた絶縁膜と、該絶縁膜を介して前記ソース拡張領域と前記ボディー領域と前記耐圧層とにそれぞれ対向する位置に埋め込まれるゲート電極と、前記第２導電型のボディーコンタクト領域と第１導電型のソースコンタクト領域の各表面に接触する第１主電極と、前記半導体基板の他方の主面に接触する第２主電極を有するトレンチゲート型半導体装置において、前記トレンチより幅が大きくかつ該トレンチと交差する交差部を有し、該交差部以外がトレンチであって前記トレンチより深さが深い交差トレンチと、前記ゲート電極とは絶縁されるように前記交差トレンチ内に埋め込まれ、該交差トレンチ底部に露出する耐圧層表面とショットキー接触するショットキー電極とを有するトレンチゲート型半導体装置とすることにより本発明の目的は達成される。
特許請求の範囲の請求項２記載の発明によれば、前記トレンチが幅広の第一トレンチと、該第一トレンチの側壁面に設けられる第一マスクの膜厚分によって幅狭となって前記第一トレンチ底部に開口する第二トレンチからなり、該第二トレンチは、前記第一トレンチの底部下に設けられている前記ソースコンタクト領域と前記ソース拡張領域と前記ボディー領域とを貫いて、前記耐圧層に達する深さを有し、かつ前記第二トレンチの内壁面に設けられている絶縁膜を介して前記ゲート電極と、前記第二トレンチ内で該ゲート電極の上部を覆う層間絶縁膜とを有する請求項１に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項３記載の発明によれば、前記ショットキー電極は、前記第１主電極と電気的に短絡されている請求項１に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項４記載の発明によれば、前記トレンチの底部近傍における前記半導体基板の比誘電率と絶縁破壊電界の積である比誘電率絶縁破壊電界積が、前記絶縁膜の比誘電率と常用最大電界との積である比誘電率絶縁破壊電界積よりも大きい請求項１に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項４記載の発明によれば、前記トレンチの底部近傍における前記半導体基板の比誘電率と絶縁破壊電界の積である比誘電率絶縁破壊電界積が、前記絶縁膜の比誘電率と常用最大電界との積である比誘電率絶縁破壊電界積よりも大きい請求項１に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項５記載の発明によれば、前記絶縁膜が二酸化珪素を主成分とするものであって、前記半導体基板の比誘電率絶縁破壊電界積が１２ＭＶ／ｃｍ以上である請求項４に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項６記載の発明によれば、前記半導体基板が炭化珪素を主たる半導体材料とし、前記絶縁膜の比誘電率絶縁破壊電界積が２５ＭＶ／ｃｍ以下である請求項４または５に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項７記載の発明によれば、前記炭化珪素半導体の結晶型が４Ｈ型である請求項６に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項８記載の発明によれば、前記ショットキー電極は、前記交差トレンチ底部に露出する耐圧層表面とショットキー接触する部分のショットキー障壁高さによって前記半導体基板の絶縁破壊電界と同等以上の電界下で得られる、最大許容温度におけるリーク電流密度が１０-5Ａ／ｃｍ2以下となるように、選定されている請求項７に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項８記載の発明によれば、前記ショットキー電極は、前記交差トレンチ底部に露出する耐圧層表面とショットキー接触する部分のショットキー障壁高さによって前記半導体基板の絶縁破壊電界と同等以上の電界下で得られる、最大許容温度におけるリーク電流密度が１０-5Ａ／ｃｍ2以下となるように、選定されている請求項７に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項９記載の発明によれば、前記ショットキー障壁高さが１．８５ｅＶ以上である請求項８に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項１０記載の発明によれば、前記ショットキー障壁をなす金属が、白金または白金シリサイドを主成分とする請求項９に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項１０記載の発明によれば、前記ショットキー障壁をなす金属が、白金または白金シリサイドを主成分とする請求項９に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項１１記載の発明によれば、前記第１主電極がニッケルを有効成分として含有し、ニッケルを含有する前記第１主電極と、白金または白金シリサイドを主成分とする前記ショットキー電極とが、直接接しないようにバリアメタルを介して接続されている請求項１０に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項１２記載の発明によれば、前記半導体基板の一方の主面が、概ね４Ｈ−炭化珪素半導体の（０００−１）ｃ面である請求項１１に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項１３記載の発明によれば、前記トレンチの幅が０．９μｍ〜２μｍであることを特徴とする請求項１２に記載のトレンチゲート型半導体装置とする。
特許請求の範囲の請求項１４記載の発明によれば、高不純物濃度のワイドバンドギャップ半導体基板の上に、第１導電型のワイドバンドギャップ半導体の耐圧層と第２導電型のワイドバンドギャップ半導体のボディー層と実用的なオーミック接触が得られる高不純物濃度表面を有する第２導電型のワイドバンドギャップ半導体のボディーコンタクト層とをこの順にそれぞれ全面エピタキシャル成長により積層する第一工程と、前記ボディーコンタクト層の表面に、第１開口部を有する第１マスクを形成する第二工程と、前記第１開口部から異方性エッチングにより前記ボディーコンタクト層を貫通して前記ボディー層中に底部を有する第一トレンチを形成する第三ａ工程と、該第一トレンチ底部にイオン注入もしくはエピタキシャル成長により、少なくとも前記ボディーコンタクト層より深い位置に第１導電型のソースイオン注入領域を形成する第三ｂ工程と、第三ｂ工程後の半導体基板の全面に前記第一トレンチの幅の二分の一未満の厚さを有する第２マスクを堆積し、異方性エッチングにより前記第一トレンチの底部の前記第２マスクに第２開口部を設ける第四工程と、該第２開口部から異方性エッチングにより前記耐圧層に達する第二トレンチを形成する第五工程と、該第二トレンチの内壁面に絶縁膜を形成し、該絶縁膜を介して前記ソースイオン注入領域と前記ボディー領域と前記耐圧層とにそれぞれ対向する位置までゲート電極を埋め込む第六工程とを含み、前記第二トレンチを形成する第五工程の後に、該第二トレンチより幅が大きくかつ該第二トレンチと交差する交差部を有し、該交差部以外がトレンチであって前記第二トレンチより深さが深い交差トレンチを形成する工程と、前記交差トレンチの内表面の少なくとも底部に露出する耐圧層表面とショットキー電極を形成する工程とを含むトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項１４記載の発明によれば、高不純物濃度のワイドバンドギャップ半導体基板の上に、第１導電型のワイドバンドギャップ半導体の耐圧層と第２導電型のワイドバンドギャップ半導体のボディー層と実用的なオーミック接触が得られる高不純物濃度表面を有する第２導電型のワイドバンドギャップ半導体のボディーコンタクト層とをこの順にそれぞれ全面エピタキシャル成長により積層する第一工程と、前記ボディーコンタクト層の表面に、第１開口部を有する第１マスクを形成する第二工程と、前記第１開口部から異方性エッチングにより前記ボディーコンタクト層を貫通して前記ボディー層中に底部を有する第一トレンチを形成する第三ａ工程と、該第一トレンチ底部にイオン注入もしくはエピタキシャル成長により、少なくとも前記ボディーコンタクト層より深い位置に第１導電型のソースイオン注入領域を形成する第三ｂ工程と、第三ｂ工程後の半導体基板の全面に前記第一トレンチの幅の二分の一未満の厚さを有する第２マスクを堆積し、異方性エッチングにより前記第一トレンチの底部の前記第２マスクに第２開口部を設ける第四工程と、該第２開口部から異方性エッチングにより前記耐圧層に達する第二トレンチを形成する第五工程と、該第二トレンチの内壁面に絶縁膜を形成し、該絶縁膜を介して前記ソースイオン注入領域と前記ボディー領域と前記耐圧層とにそれぞれ対向する位置までゲート電極を埋め込む第六工程とを含み、前記第二トレンチを形成する第五工程の後に、該第二トレンチより幅が大きくかつ該第二トレンチと交差する交差部を有し、該交差部以外がトレンチであって前記第二トレンチより深さが深い交差トレンチを形成する工程と、前記交差トレンチの内表面の少なくとも底部に露出する耐圧層表面とショットキー電極を形成する工程とを含むトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項１５記載の発明によれば、前記交差トレンチを形成する工程の後であって、前記交差トレンチの内表面の少なくとも一部にショットキー電極を形成する工程の前に、前記交差トレンチに第２マスクを埋め込む工程と、該第２マスクを残しつつ前記第１マスクを除去する工程と、前記第二トレンチの内表面にゲート絶縁膜を介してゲート電極を埋め込み該ゲート電極上に層間絶縁膜を埋め込む工程と、前記第２マスクを除去する工程とを含む請求項１４に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項１６記載の発明によれば、前記交差トレンチを形成する工程の前に、前記第二トレンチの内表面にゲート絶縁膜を介してゲート電極を埋め込み該ゲート電極上に層間絶縁膜を埋め込む工程を含む請求項１５に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項１７記載の発明によれば、前記層間絶縁膜を形成する工程の後であって、前記第二トレンチと前記第一トレンチを埋め戻す工程の前に、前記層間絶縁膜の上に窒化珪素を主成分とするエッチストップ膜を形成する工程を含む請求項１６に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項１８記載の発明によれば、前記交差トレンチを形成する工程の後であって、前記交差トレンチの内表面の少なくとも一部にショットキー電極を形成する工程の前に、前記第１マスクを除去する工程と、前記交差トレンチに選択的に第４マスクを埋め込む工程と、前記第二トレンチの内表面にゲート絶縁膜を介してゲート電極を埋め込み、該ゲート電極上の前記第二トレンチに層間絶縁膜を埋め込む工程と、前記第４マスクを除去する工程とを含む請求項１５に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項１９記載の発明によれば、前記第１マスクを除去する工程の後に、前記交差トレンチの形状を平滑化し、あるいは前記交差トレンチの内表面の表面粗さを低減する工程を含む請求項１５に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項２０記載の発明によれば、前記交差トレンチに選択的に第４マスクを埋め込む工程は、前記第二トレンチに選択的に第５マスクを埋め込む工程と、前記一方の主面上に第４マスクを堆積する工程と、前記第４マスクをエッチバックして、前記交差トレンチ内部にのみ前記第４マスクを残す工程と、前記第５マスクを除去する工程とを含む請求項１８または１９に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項２１記載の発明によれば、第１マスクが二酸化珪素を主成分とし、前記第２マスクまたは第４マスクが窒化珪素を主成分とする請求項１５または１８に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項２２記載の発明によれば、前記第５マスクが二酸化珪素を主成分とする請求項２０に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項２３記載の発明によれば、前記第二トレンチに選択的に第５マスクを埋め込む工程は、前記一方の主面に多結晶シリコンを堆積する工程と、前記多結晶シリコンをエッチバックして前記交差トレンチよりも幅の狭い前記第二トレンチ内部に前記多結晶シリコンを残す工程と、前記多結晶シリコンの一部を熱酸化する工程とを含む請求項２２に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項２３記載の発明によれば、前記第二トレンチに選択的に第５マスクを埋め込む工程は、前記一方の主面に多結晶シリコンを堆積する工程と、前記多結晶シリコンをエッチバックして前記交差トレンチよりも幅の狭い前記第二トレンチ内部に前記多結晶シリコンを残す工程と、前記多結晶シリコンの一部を熱酸化する工程とを含む請求項２２に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項２４記載の発明によれば、前記一方の主面に多結晶シリコンを堆積する工程の前に、前記第二トレンチの内表面にスクリーン酸化膜を設ける工程を含む請求項２３に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項２５記載の発明によれば、前記交差トレンチの内表面の形状を平滑化し、表面粗さを低減する工程は、前記交差トレンチを形成後の半導体基板を不活性ガス雰囲気またはシランを含有する不活性ガス雰囲気で１６００℃以上１８００℃以下の温度範囲の熱処理を加える第一熱処理工程と、水素雰囲気で１４００℃以上１５００℃以下の熱処理を加える第二熱処理工程の少なくともいずれか一方を有する請求項１９に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項２６記載の発明によれば、前記半導体基板が炭化珪素を主たる半導体材料とする請求項２５に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項２７記載の発明によれば、前記半導体基板が４Ｈ−炭化珪素半導体を主材料とし、前記ショットキー電極材料が白金シリサイドをショットキー障壁の形成に有効な成分として含み、前記ショットキー電極を形成する工程が、白金を堆積する工程と、前記白金をエッチバックすることにより前記交差トレンチに前記白金を埋め込む工程とを含む請求項１４に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項２７記載の発明によれば、前記半導体基板が４Ｈ−炭化珪素半導体を主材料とし、前記ショットキー電極材料が白金シリサイドをショットキー障壁の形成に有効な成分として含み、前記ショットキー電極を形成する工程が、白金を堆積する工程と、前記白金をエッチバックすることにより前記交差トレンチに前記白金を埋め込む工程とを含む請求項１４に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項２８記載の発明によれば、前記半導体基板が４Ｈ−炭化珪素半導体を主材料とし、前記ショットキー電極材料が白金シリサイドをショットキー障壁の形成に有効な成分として含み、前記ショットキー電極を形成する工程が、白金を堆積する工程と、熱処理を加えて前記堆積された白金の一部を前記半導体基板と反応させることにより白金シリサイドとする工程と、未反応の白金を除去する工程とを含む請求項１４に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項２９記載の発明によれば、前記白金を堆積する工程の後、前記白金シリサイドを形成する熱処理を加える工程の前に、前記白金に接するように、炭化物を生成しやすい金属を堆積する工程を含む請求項２８に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項３０記載の発明によれば、前記炭化物を生成しやすい金属は、元素周期表に示される４族、５族、６族のいずれかの金属である請求項２９に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項３１記載の発明によれば、前記炭化物を生成しやすい金属がチタンである請求項３０に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項３２記載の発明によれば、前記チタンを堆積した後、前記白金シリサイドを形成する熱処理を加える工程の後、ニッケルを被着させる前に、前記白金シリサイドを前記第一トレンチ底面よりは少なくとも下までエッチバックする請求項３０に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項３２記載の発明によれば、前記チタンを堆積した後、前記白金シリサイドを形成する熱処理を加える工程の後、ニッケルを被着させる前に、前記白金シリサイドを前記第一トレンチ底面よりは少なくとも下までエッチバックする請求項３０に記載のトレンチゲート型半導体装置の製造方法とする。
特許請求の範囲の請求項３３記載の発明によれば、前記第１主電極と共通であるニッケルを有する電極膜を前記ショットキー障壁の形成に有効な白金シリサイド膜上に積層する際に、バリアメタル膜を介して前記ニッケルを有する電極膜を積層する請求項３１に記載のトレンチゲート型半導体装置の製造方法とする。
本発明によれば、熱拡散法による不純物ドーピングが量産的には未だ確立されていない半導体材料を用いたトレンチゲート型半導体装置においても、従来のものよりセルピッチを縮小することが可能な半導体装置を提供することができる。さらに、前述に併せて、少なくとも一方の導電型に対して、選択的なエピタキシャル成長を採用せずに、良好なオーミック接触が得られるトレンチゲート型半導体装置を提供することができる。さらにまた、前述に併せて、トレンチ底の絶縁膜に過大な電界が印加されないトレンチゲート型半導体装置およびその製造方法を提供することができる。
以下、本発明のトレンチゲート型絶縁ゲート電界効果トランジスタについて、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１〜図４は本発明の実施例１にかかるトレンチゲート型半導体装置の製造方法を説明するための半導体ウエハの要部断面図である。図５〜図１０は本発明の実施例２にかかるトレンチゲート型半導体装置の製造方法を説明するための半導体ウエハの要部断面図である。図１１〜図１７は本発明の実施例３にかかるトレンチゲート型半導体装置の製造方法を説明するための半導体ウエハの要部断面図である。図１８〜図２４は本発明の実施例４にかかるＳｉＣ製トレンチゲート型ＭＯＳＦＥＴおよびその製造方法を説明するためのユニットセル部の要部断面図である（その１〜その７）。図２５〜図３１は本発明の実施例５にかかるＳｉＣ製トレンチゲート型ＭＯＳＦＥＴおよびその製造方法を説明するためのユニットセル部の要部断面図である（その１〜その７）。図４２〜図４７は図４６を除いて本発明の実施例６にかかる製造方法を説明するための断面写真を模した図である。図４８〜図４９は本発明の実施例７にかかる製造方法を説明するための断面写真を模した図である。なお、図４２〜図４９において、外枠は写真の端縁である。図５０〜図５３は本発明の実施例８にかかるＳｉＣ製トレンチゲート型ＭＯＳＦＥＴおよびその製造方法を説明するためのユニットセル部の要部断面図である。図５４〜図５７は本発明の実施例９にかかるＳｉＣ製トレンチゲート型ＭＯＳＦＥＴおよびその製造方法を説明するためのユニットセル部の要部断面図である。図５８、図６０、図６３及び図６５は本発明の実施例８にかかるＳｉＣ製トレンチゲート型ＭＯＳＦＥＴのゲートトレンチと交差トレンチの交差部分の製造方法を示す平面図である。図５９、図６１、図６２及び図６４は、この製造方法を示す拡大断面図である。
図１に示すように、ｎ型ＳｉＣ基板１の一方の主面（おもて面という）に、エピタキシャル成長により全面に、ｎ型である所定のドーピング濃度と膜厚を有する耐圧層３と、ｐ型である所定のドーピング濃度と膜厚を有するボディー層をこの順に成膜する。このボディー層の表面に、たとえば、ＳｉＯ2膜からなる所定の第１マスクを成膜する。フォトリソグラフィーを用いて、これをパターニングすることで、所定の第１開口部を有する第１マスク１０６ａを形成する。第１マスクとしてはＳｉＯ2膜が好ましいが、他の材料を用いることもできる。ここで、原則的にはボディー領域と言う場合はウエハ表面に選択的に形成される領域を言い、ボディー層と言う場合はウエハ表面に全面に形成される状態を言うものとする。ただし、以下の説明では部分的な断面図では図面からは層か領域かを読み取れない場合があるので、あまり、厳密に層か領域かを区別して記載していないことがある。図１におけるボディー領域５は、プロセスへの投入当初はボディー層として形成されるが、半導体装置として完成させた状態ではボディー領域５になるので、図１では最初からボディー領域５とされているので、前述の実施例１の記載中のボディー層は図１のボディー領域５と同義である。なお、ボディー領域５が前記第１開口部に露出する表面に、スクリーン酸化膜等の保護膜を形成してもよい。
次に、第１マスク１０６ａを用いて第１開口部からソース領域を形成するためのイオン注入を行い、ソースイオン注入領域６−１を形成する。この段階の断面図を図２に示す。なお、この後の工程でソースイオン注入領域６−１が変質するおそれがある場合は、第１マスク１０６ａがその機能を失わない範囲で、先に熱処理を行ってもよい。この熱処理工程は、それ自身が活性化アニール工程であってもよい。たとえば、第１マスク１０６ａがＳｉＯ2膜からなる場合は、ＳｉＯ2膜の成膜条件や熱処理雰囲気にもよるが、たとえば１３５０℃までの温度で熱処理を行うことができる。一方、たとえば高ドーズイオン注入を行ったＳｉＣの領域が、この後にたとえばＳｉＯ2膜を成膜する際の酸化性雰囲気によって変質しないためには、たとえば不活性ガス中で、たとえば１２５０℃以上の熱処理を行えば充分である。熱処理を行う際に、表面荒れあるいは表面の組成変化が問題となるのであれば、熱処理に先立って、第１マスク１０６ａに対して選択的に除去できるキャップ材料を成膜しておけばよい。たとえば、第１マスク１０６ａがＳｉＯ2膜を主成分とする場合で、半導体材料がＳｉＣである場合には、たとえば、公知の窒化珪素やグラファイト状カーボンが利用できる。窒化珪素は、ＡｌＧａＮ等の半導体ウエハに対しても有効である。窒化珪素は熱リン酸によって簡単に、ＳｉＯ2膜に対して選択的に除去できる。また、半導体材料がＳｉＣである場合には、グラファイト状カーボンはたとえば８００〜９００℃の酸素雰囲気によって除去でき、ＳｉＯ2膜に影響がないだけでなく、たとえば前記のように適切に熱処理されていれば、ＳｉＣの熱酸化もほとんど進行しない。
続いて、第１マスク１０６ａを残したまま、たとえばＳｉＯ2膜からなる所定の第２マスク材料をウエハの全面に成膜して、そのまま全面を異方性エッチングすると、図３に示すように、第１マスク１０６ａの上面と側面に、トレンチ１０を形成するための第２マスク１１０を残して第１開口部の底部に第２開口部を形成することができる。明らかに、第２マスク１１０の第２開口部の幅は、第１マスク１０６ａの第１開口部の幅よりも第２マスク１１０の膜厚の２倍分狭くなっている。第１開口部の側面に第２マスクがエッチングされずに、実質的に元の膜厚のまま残っているからである。そして、第２マスク１１０は、第１マスク１０６ａに対してフォトリソグラフィー工程無しに自己整合的に形成されている。前記第２マスク材料を成膜する厚さを変えることで、一般的に、第２マスク１１０の開口部の幅を狭くするように制御可能である。したがって、第２マスクの膜厚を第１開口部の二分の一以上にすると第２開口部の幅は無くなる。
その後、第２マスク１１０を用いて第２開口部から異方性エッチングを行うと、ソースイオン注入領域６−１に対して自己整合的に、トレンチ１０が形成される。この状態を図４に示す。この後、必要に応じて、第２マスク１１０と第１マスク１０６ａを除去する。そして、必要に応じて活性化アニールを行い、ソースイオン注入領域６−１をソース領域６とする。その後、トレンチ１０内にゲート絶縁膜を介してゲート電極を所要の高さまで埋め込み、さらに層間絶縁膜を形成し、所要のソース電極を形成するとトレンチゲート型半導体装置が完成する。
以上説明したトレンチゲート型半導体装置の製造方法によれば、熱拡散によらないでも、ソース領域６とトレンチ１０を自己整合的に形成できるので、セルピッチを縮小することができる。また、副次的効果として、トレンチ１０の幅は、第１マスク１０６ａの開口幅よりも小さいので、用いるステッパー等の解像限界よりも幅の狭いトレンチ１０を形成することができる。たとえば、従来の技術で述べたｇ線ステッパーを用いる場合、第１マスク１０６ａの開口幅をたとえば解像限界（たとえば１μｍ）まで狭くしたとして、第１マスク１０６ａの開口部の側壁面上に成膜される第２マスク１１０の厚さ（側方への長さをいう）を０．２μｍにしたとすると、トレンチ１０の幅は（サイドエッチングを無視すれば）０．６μｍとなる。このようにトレンチ１０の幅を狭くできると、トレンチ１０内に埋め込む導電性物質（たとえば、従来の技術におけるゲート電極１２等）をエッチバックにより形成する際に、そのエッチバックの際の作製余裕を大きくすることができる。以上説明した製造方法は、さらに、たとえば次のように、種々の変形が可能である。
ボディーコンタクト領域７を形成するために、まず、選択的でないすなわち、全面エピタキシャル成長が不可避あるいは有効な方法である場合、図５に示すように、ボディー領域５の上に全面に、ボディーコンタクト層７−１を成膜する。ボディーコンタクト層７−１は、良好なオーミック接触を得るために、所定のドーピング濃度を有するようにエピタキシャル成長の際に同時ドーピングされていてもよいし、また、所定の量子井戸構造を形成するように混晶組成が成長方向に制御されていてもよいし、この両者の特徴を具備するものであってもよい。図５の状態からソース領域６とボディーコンタクト領域７とトレンチ１０とを自己整合的に形成することができることを中心に説明する。
まず、図６に示すように、所定の第１開口部を有する第１マスク１０６ａを形成する。次に、第１マスク１０６ａをマスクとして異方性エッチングを行い、第１マスク１０６ａの開口部下のボディーコンタクト層７−１と、ボディー領域５の一部を除去する。ボディーコンタクト層７−１の残部は、ボディーコンタクト領域７となる。この段階の断面図を図７に示す。なお、次工程となるイオン注入工程の前に前記エッチング底部に露出するボディー領域５の表面にスクリーン酸化膜等の保護膜を施してもよいのは、前記実施例１の製造方法と同様である。
続いて、再び第１マスク１０６ａを通して、第１開口部からソース領域６を形成するためのイオン注入を行い、ソースイオン注入領域６−１を形成する。この段階の断面図を図８に示す。なお、この後の工程でソースイオン注入領域６−１が変質するおそれがある場合は、熱処理あるいは活性化アニールを行ってもよいのは、前記実施例１の製造方法と同様であり、熱処理温度や必要に応じて設けるキャップ材料についても、前記実施例１の製造方法と特段に変える理由はなく、同様でよい。また、イオン注入を行う代わりに、選択エピタキシャル成長を行ってもよい。
その後は、前記実施例１の製造方法と同様に、第２マスク１１０を形成し（図９）、第２マスクをマスクとしてさらに異方性エッチングを行うことにより、トレンチ１０を自己整合的に形成する（図１０）。その後、第２マスク１１０と第１マスク１０６ａを除去する。そして、必要に応じて活性化アニールを行って、ソースイオン注入領域６−１をソース領域６とする。この実施例２の製造方法によれば、熱拡散によらないでも、ソース領域６とトレンチ１０に加えて、ボディーコンタクト領域７をも、自己整合的に形成できるので、セルピッチを縮小することができる。また、副次的効果として、用いるステッパー等の解像限界よりも幅の狭いトレンチ１０を形成することができるのは前記実施例１の製造方法と同様である。
前記実施例１の製造方法ならびに前記実施例２の製造方法によれば、用いるステッパー等の解像限界よりも幅の狭いトレンチ１０を形成することができるので、トレンチ１０内に埋め込む、たとえば、ゲート電極等をエッチバックにより形成する際に、そのエッチバックの際の作製余裕を大きくすることができる。しかし、それでもなお、熱拡散法による不純物ドーピングの温度が通常の生産工程では実用的とは言えない半導体材料を用いる場合の第２の問題点として、ソース領域６の深さがイオン注入装置によって制限されるため、前記エッチバックの際の作製余裕が依然として不足するという問題を生ずることがある。この実施例３の製造方法は、そのような場合に対する変形である。
まず、ボディー領域５の上に、必要に応じてボディーコンタクト層７−１を成膜する。この成膜は必須の工程ではないが、以下では、ボディーコンタクト層７−１を成膜したものとして説明を続ける。前記実施例２の製造方法と同様に、所定の第１開口部を有する第１マスク１０６ａを形成した後、これをマスクとして第１開口部から異方性エッチングを行って、第１マスク１０６ａの第１開口部内のボディーコンタクト層７−１と、ボディー領域５の一部を除去して、第一トレンチ１０ａを形成する。ボディーコンタクト層７−１の残部はボディーコンタクト領域７となる。この段階の断面図を図１１に示す。
続いて、再び第１マスク１０６ａを通して、第一トレンチ１０ａ底部からソース領域６を形成するためのイオン注入を行い、ソースイオン注入領域６−１を形成する。この段階の断面図を図１２に示す。必要に応じて熱処理を行ってもよい等は、前記実施例１の製造方法ならびに前記実施例２の製造方法と同様である。続いて、第１マスク１０６ａを残したまま、たとえばＳｉＯ2膜からなる所定の第２マスク材料をウエハの全面に成膜して、そのまま全面を異方性エッチングすると、図１３に示すように、第１マスク１０６ａの上面と側面に、第２マスク１０６ｂが形成される。この第２マスク１０６ｂをマスクとして異方性エッチングを行うと、図１４に示すように、第一トレンチ１０ａに対して自己整合的に、第三トレンチ１０ｂが形成される。ここで、第三トレンチ１０ｂの底面は、ソースイオン注入領域６−１よりも上方にあるようにする。次に、ソース領域６を延長するために、第１マスク１０６ａと第２マスク１０６ｂを通して、第三トレンチ１０ｂの底部から再びイオン注入を行い、ソース延長イオン注入領域６ｃ−１を形成する。ここで、ソース延長イオン注入領域６ｃ−１の底面は、ソースイオン注入領域６−１の底面よりも下方にすることができる。この段階の断面図を図１５に示す。なお、必要に応じて熱処理を行ってもよい等は、ソースイオン注入領域６−１と同様である。
続いて、第１マスク１０６ａと第２マスクを残したまま、さらにたとえば、ＳｉＯ2膜からなる所定の第３マスク材料をウエハの全面に成膜し、この第３マスクに対して全面を異方性エッチングすると、図１６に示すように、第２マスク１０６ｂの上面と側面に第３マスク１０６ｃが残り、第三トレンチ１０ｂの底部に第三開口部が形成される。この第３マスク１０６ｃをマスクとして異方性エッチングを行うと、図１７に示すように、第三トレンチ１０ｂに対して自己整合的に、第二トレンチ１０ｃが形成される。その後、第３マスク１０６ｃと第２マスク１０６ｂと第１マスク１０６ａを除去する。そして、必要に応じて活性化アニールを行って、ソースイオン注入領域６−１とソース延長イオン注入領域６ｃ−１をまとめて、ソース領域６とする。この実施例３の製造方法によれば、ソース領域６、第一トレンチ１０ａ、第三トレンチ１０ｂ、第二トレンチ１０ｃ、ならびに必要に応じてボディーコンタクト領域７が、それぞれ互いに自己整合的に形成される。そして、ソース領域６の上面と底面の距離は、イオン注入装置によって決まる最大注入深さよりも大きくすることができるから、トレンチ１０内に埋め込むゲート電極などをエッチバックにより形成する際に、そのエッチバックの際の作製余裕を大きくすることができる。あるいは、異なる２種類またはそれ以上の埋め込むゲート電極などに対して、エッチバックの際の作製余裕を大きくするようにできる。なお、これでも前記エッチバックの際の作製余裕が足りない場合は、第３マスク１０６ｃを形成する前に、第２マスク１０６ｂ、第三トレンチ１０ｂ、ならびにソース延長イオン注入領域６ｃ−１を形成したのと同様の工程を、必要な回数繰り返せばよい。
実施例４として、図１８にユニットセル部の要部断面図を示すＳｉＣ製トレンチゲート型ＭＯＳＦＥＴを説明する。高ドープ（高不純物濃度）のｎ型ＳｉＣ基板１の上に、ｎ型である耐圧層３、ｐ型であるボディー領域５、高ドープｐ型であるボディーコンタクト領域７が順に積層されている。ウエハ表面からボディーコンタクト領域７を貫いて、ボディー領域５に達する第一トレンチ１０ａが形成される。第一トレンチ１０ａの底面に露出するボディー領域５の表面には、高ドープｎ型であるソースコンタクト領域６ａが形成されている。ソースコンタクト領域６ａの直下には、ソース拡張領域６ｂが形成されている。第一トレンチ１０ａの底面から、ソースコンタクト領域６ａ、ソース拡張領域６ｂ、ボディー領域５の残部を貫いて、前記耐圧層３に達する第二トレンチ１０ｃが、第一トレンチ１０ａに対してフォトリソグラフィー工程無しに自己整合的に形成されている。自己整合にするための製法については後述する。第二トレンチ１０ｃの内部には、ゲート絶縁膜１１を介して、少なくともソース拡張領域６ｂと耐圧層３の一部、ならびにボディー領域５に対向する高さにまでゲート電極１２が埋め込まれる。ゲート電極１２の上部の第二トレンチ１０ｃ内には、さらに層間絶縁膜２１が埋め込まれる。この層間絶縁膜２１によって、ゲート電極１２とソース電極２３とが電気的に絶縁される。ソース電極２３は、第一トレンチ１０ａ凹部内の上部で、ソースコンタクト領域６ａ表面とオーミック接触を形成するとともに、ボディーコンタクト領域７の表面をも覆って、オーミック接触を形成している。基板１のもう一方の主面（裏面という）には、ドレイン電極２２がオーミック接触している。
なお、図１８では、ドレイン電極２２およびソース電極２３は１種類の材料からなるように描いてあるが、従来の技術で説明したように、実際にはＳｉＣウエハ表面と接触する部分は、たとえばＳｉＣウエハ表面側から順にニッケル、チタン、アルミニウムといったような積層膜である。各構成要素の厚さ・幅・ドーピング量または濃度等は、耐圧等の所望の特性と、必要な製造誤差に応じて適宜決定すべきものである。たとえば１．２ｋＶ耐圧の場合、耐圧層３はドーピング濃度がたとえば１×１０16ｃｍ-3で膜厚がたとえば１０μｍ、ボディー領域５はドーピング濃度がたとえば２×１０17ｃｍ-3で膜厚（ソース拡張領域６ｂと耐圧層３にはさまれた厚さをいい、チャネル長に一致する）がたとえば１．５μｍとなる。ボディーコンタクト領域７の表面は、ニッケルに対してオーミック接触を得るためには、アルミニウムの場合、最低でも実効的に（ドナーとの補償等の結果残る電気的に活性なアクセプタ濃度をいう）２×１０19ｃｍ-3以上が好ましい。ただし、実用的には２×１０19ｃｍ-3より多少低くてもオン抵抗に大きく影響しなければ使用可能である。
しかし、実際にはエピタキシャル成長可能な範囲で、致命的なほど表面荒れを起こさない限りは、高ければ高いほどよい。ボディーコンタクト領域７の厚さは、エピタキシャル成長によって制御可能であって、この後の製造工程で不用意になくなってしまう危険性のない程度に厚い膜厚であれば、薄くても差し支えないので、たとえば０．５μｍとする。ソースコンタクト領域６ａはリンをたとえば２×１０20ｃｍ-3のボックスプロファイルとなるようにドープするが、一般的なイオン注入装置での１価のリンイオンの最大加速エネルギーはたとえば３５０ｋｅＶ程度であるので、深さはたとえば０．３５μｍ程度である。下層に位置するソース拡張領域６ｂは、リンよりも質量の小さい窒素を用いるほうが、同じ加速エネルギーでも、多少なりとも深くまでイオン注入できるが、リン等他の元素を用いることを排除するものではない。２価の窒素イオンを用いて７００ｋｅＶに加速すると、注入深さは０．８μｍ程度にできる。ドープ量は、不純物濃度が高すぎると高い頻度で結晶欠陥を生じて、耐圧歩留まりが低下することになりかねないので、たとえば５×１０18ｃｍ-3とする。
この場合、イオン注入の際に形成されるテールにより、ソース拡張領域６ｂのソースコンタクト領域６ａ表面（底面ではない）からの深さは、０．９μｍ弱になる。トレンチの幅等は、用いるステッパー等の性能に大きく左右されるが、従来の技術との比較のため、従来の技術で述べたｇ線ステッパーを用いる場合を例にとって説明を続ける。この場合、第一トレンチ１０ａの幅はたとえば１μｍであり、第一トレンチ１０ａの中心線の間隔（セルピッチに一致する）はたとえば２μｍである。第二トレンチ１０ｃの幅はたとえば０．６μｍであり、この場合、第二トレンチ１０ｃにはさまれた耐圧層３の幅は、１．４μｍとなる。基板１の面方位については、高い耐圧を得るためには、絶縁破壊電界の大きい六方晶炭化珪素の（０００１）ｓｉ面あるいは（０００−１）ｃ面が好ましい。
なお、これらの面で良好なエピタキシャル成長層を得るために、実際には数度のオフ角を設けた半導体基板が市販されているので、ここにいう（０００１）ｓｉ面あるいは（０００−１）ｃ面は、これらのオフ角を含むとして解されるべきものであり、ほぼ（０００１）ｓｉ面あるいはほぼ（０００−１）ｃ面との表現も用いている。トレンチ側壁面上での高いチャネル移動度と同時に、大きな製造余裕を得るためには、（０００−１）ｃ面を用い、トレンチのウエハ表面における延伸方向を＜１１−２０＞方向（可能であれば、オフ角方向）に向けるのがよい。
従来はユニットセルのセルピッチが大きかったので、耐圧層３とボディー領域５との間に、電流広がり層と称するｎ型層を設けていた。しかし、実施例４では第二トレンチ１０ｃの間隔が狭いので、もはや電流広がり層によって耐圧層３の広い範囲に電流の流路を広げても耐圧層３の電気抵抗を低減する効果が実質的に得られないので、形成しなくてもよい。
さらに詳しく説明すると、前述のように第二トレンチ１０ｃにはさまれた耐圧層３の幅は、たとえば１．４μｍであるので、電流が４５度則で広がるとすると、ボディー領域５と耐圧層３の界面からたとえばわずか０．７μｍであり、電流の流路は耐圧層３の全域に広がるのに対し、耐圧層３の厚さは、たとえば１０μｍもあるからである。
さらに、耐圧層３のドーピング濃度には、たとえば１０％程度の製造誤差があるので、耐圧層３の電気抵抗には１０％程度の製造誤差を含んでいる。このことに対して、電流広がり層による抵抗の低減量は、最大限見積もっても７％（１０μｍのうちの０．７μｍ）以下であるので、（実際にはもっと小さい）、そもそも製造誤差の範囲内となっているからである。一方、電流広がり層は比較的高ドープであるので、所望の耐圧を維持するために許容される製造誤差の範囲が狭い。以上の理由により、実施例４では電流広がり層を省いてある。
しかし、エッジターミネーションを施すために必要であるなど、特段の理由がある場合には、電流広がり層に類似した比較的高ドープのｎ型層を設けることを排除するものではない。同様に、基板１と耐圧層３との間に、フィールドストッピング層と称するｎ型層を設けてもよい。なお、ｎ型とｐ型を入れ替えた構造も可能であるが、Ｓｉと同様、ＳｉＣでも電子のほうが正孔よりも移動度が大きいので、主要なキャリアが電子であることが好まれ、したがって、前述の導電型の構成となるのが好ましい。
前記図１８に示すトレンチゲート型ＭＯＳＦＥＴの製造方法を、図１９〜図２２を参照して順を追って説明する。まず、図１９に示すように、基板１の上に、耐圧層３、ボディー層５ａ、ボディーコンタクト層７−１を、順にエピタキシャル成長により成膜する。耐圧層３のドーピング濃度と膜厚は、たとえば、前述のとおりドーピング濃度がたとえば１×１０16ｃｍ-3で膜厚がたとえば１０μｍである。ボディー層５ａの膜厚は、たとえば２．７μｍである。
次に、図２０に示すように、プラズマＣＶＤ（ＬＰＣＶＤでもよい、以下同じ）によりＳｉＯ2膜を、たとえば厚さ２．５μｍ、ウエハの全面に成膜した後、パターニングして、第１マスク１０６ａを形成する。この第１マスク１０６ａの開口幅は、たとえば１μｍであり、マスク残存部の幅も、たとえば１μｍである。続いて、第１マスク１０６ａを用いてＳｉＣを異方性エッチングして、ボディーコンタクト層７−１を貫いてボディー層５ａに達する第一トレンチ１０ａを形成する。ボディーコンタクト層７−１の残部は、ボディーコンタクト領域７となる。この段階の要部断面図を図２０に示す。
その後、図２１に示すように、同じ第１マスク１０６ａを通して、ウエハをたとえば５００℃に保った上で、１〜２価の窒素イオンを注入して、ソース拡張領域６ｂと同様のドーピング濃度プロファイルを有するソース拡張イオン注入領域６ｂ−１を形成する。同様に、ウエハをたとえば５００℃に保った上で、１価のリンイオンを注入して、ソースコンタクト領域６ａと同様のドーピング濃度プロファイルを有するソースコンタクトイオン注入領域６ａ−１を形成する。なお、ソースコンタクトイオン注入領域６ａ−１とソース拡張イオン注入領域６ｂ−１のイオン注入順序は、逆でも差し支えない。
次に、ソースコンタクトイオン注入領域６ａ−１とソース拡張イオン注入領域６ｂ−１が変質しないように、必要に応じて、不活性ガス中で熱処理を行う。また、熱処理温度が１３５０℃以下であれば、ＳｉＯ2膜が自発的に激しく分解あるいは蒸発することはないが、不活性ガスとして、少なくとも窒素あるいはアルゴンを選択する場合には、第１マスク１０６ａに対して選択的に除去できる、何らかのキャップを施しておいたほうが無難である。キャップ材料としては、たとえば、窒化珪素やグラファイト状カーボンを用いるのが、耐熱性があり、窒素あるいはアルゴン雰囲気で安定であり、なおかつＳｉＯ2膜に対して選択的に除去できるので、好ましい。
熱処理温度の下限は、この後の工程でソースコンタクトイオン注入領域６ａ−１とソース拡張イオン注入領域６ｂ−１が変質しない程度に設定する必要があるが、たとえば１２５０℃以上あれば、充分である。以上より、熱処理温度は、たとえば１３００℃とする。熱処理後、キャップ材料は除去するが、第１マスク１０６ａは残しておかなければならない。窒化珪素は熱リン酸で選択的に除去でき、グラファイト状カーボンの場合はたとえば８００〜９００℃の酸素雰囲気中で処理すれば除去できる。この段階のウエハの要部断面図を図２１に示す。
続いて、再びプラズマＣＶＤによりＳｉＯ2膜を、ウエハの全面に成膜する。この際の膜厚は、第１マスク１０６ａの開口部の側壁面上に成膜される第２マスク１１０ｃの厚さ（側方への長さをいう）が所定の厚さ、たとえば０．２μｍとなるように選ぶ必要がある。その後、第一トレンチ１０ａの底部が露出するまで、ウエハの全面でＳｉＯ2膜を異方性エッチングして、第２マスク１１０ｃを形成する。この段階のウエハの要部断面図を図２２に示す。
なお、第１マスク１０６ａの上面に成膜されたＳｉＯ2膜は異方性エッチングによりほぼ消滅してしまうので、図２２は第１マスク１０６ａの開口部の側壁面にのみ第２マスク１１０ｃが形成されたような図となっている。異方性エッチングの製造条件によっては、第１マスク１０６ａの上面に第２マスク１１０ｃが残ることがある。また、前記異方性エッチングの工程で第１マスク１０６ａの一部もエッチングされて除去されることもあり得る。いずれにしても、第１マスク１０６ａと第１マスク１０６ａの上面に残る第２マスク１１０ｃ（もしあれば）とを合わせて、この後の工程に充分耐えられるものであれば、別段差し支えない。
次に、第２マスク１１０ｃと第１マスク１０６ａを用いてＳｉＣを異方性エッチングして、ソースコンタクトイオン注入領域６ａ−１とソース拡張イオン注入領域６ｂ−１とボディー層５ａを貫いて、耐圧層３に達する第二トレンチ１０ｃを形成する。第二トレンチの幅は０．６μｍである。第二トレンチの幅は第２マスク１１０ｃの厚さにより制御できる。第２マスクの厚さを第一トレンチ幅の２分の一以上にすると第二トレンチ幅が無くなるので、第２マスクの厚さは第一トレンチ幅の２分の一未満にする必要がある。第二トレンチ１０ｃに挟まれたボディー層５ａの残部は、ボディー領域５となる。この段階のウエハの要部断面図を図２３に示す。ここで、前記第一トレンチ１０ａの底部に幅狭の第二トレンチ１０ｃをフォトリソグラフィー工程を経ずに形成できることが前記自己整合の意味である。自己整合によれば、第二トレンチ１０ｃをマスク合わせ無しに形成できるので、マスクあわせの際に付随するマスクあわせ誤差が無くなり、その分セルピッチを小さくできるのである。
次に、第２マスク１１０ｃと第１マスク１０６ａを除去する。たとえば、ウエハはフッ酸に浸せばよい。その後、たとえば不活性ガス雰囲気中（少量のＳｉＨ4等を加えてもよい）で、たとえば１７００℃にて活性化アニールを行って、ソースコンタクトイオン注入領域６ａ−１とソース拡張イオン注入領域６ｂ−１を、それぞれソースコンタクト領域６ａとソース拡張領域６ｂとする。その後、必要に応じて、荒れたトレンチ内壁面の平坦化処理を行う。また、必要に応じて、犠牲酸化処理を行ってもよい。
その後、第二トレンチ１０ｃの内壁面にゲート絶縁膜１１を形成する。この際、熱酸化だけで所要の膜厚を得ようとすると、ソースコンタクト領域６ａが減失する惧れがあるため、あまり好ましくない。したがって、ＬＰＣＶＤ等の方法でＳｉＯ2膜を堆積した後、追酸化アニール等により改質してゲート絶縁膜１１とするのが好ましい。続いて、従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴ等と同様に、高ドープの多結晶シリコンをウエハの全面に成膜して、ゲートパッド付近（図示せず）を保護した後、エッチバックすることにより、第二トレンチ１０ｃの内部にゲート電極１２を埋め込む。同様に、適宜ドープしたＳｉＯ2膜をウエハの全面に成膜して、適宜エッチバックすることにより、第二トレンチ１０ｃの内部に層間絶縁膜２１を埋め込む。第二トレンチの幅は、たとえば０．６μｍであるので、層間絶縁膜２１があまり厚すぎなければ、何とかゲート電極１２と層間絶縁膜２１の両方を第二トレンチ１０ｃに埋め込むだけの製造余裕がある。この段階のウエハの要部断面図を図２４に示す。
以下の工程では、従来のＳｉＣのトレンチゲート型ＭＯＳＦＥＴと同様に、たとえばニッケルとチタンを順にスパッタ成膜してパターニングする。ただし、パターニングの際に、ユニットセル部には合わせるべきパターンはなく、ユニットセル部の全面にニッケルとチタン（あるいはこれらとＳｉＣとの反応生成物）が残っていてもよい。熱処理、アルミニウム等の成膜とパターニングならびに裏面工程も、従来のＳｉＣのトレンチゲート型ＭＯＳＦＥＴと同様である。
以上により、前記図１８に示すＳｉＣ製トレンチゲート型ＭＯＳＦＥＴが完成する。完成したＳｉＣ製トレンチゲート型ＭＯＳＦＥＴのオン抵抗は、たとえば３．５ｍΩｃｍ2程度であった。相互コンダクタンスから見積もられるチャネル抵抗は、たとえば０．５ｍΩｃｍ2程度であり、全体のオン抵抗の１４％程度の比率である。従来のＳｉＣ製のトレンチゲート型ＭＯＳＦＥＴと比べると、チャネル抵抗の全オン抵抗に対する比率はたとえば約１桁低減している。これは、実施例４のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴによれば、セルピッチがたとえば２μｍであり、従来のセルピッチ１６〜１８μｍに比べて大幅に縮小し、チャネル密度が高くなったためと考えられる。
さらに実施例４では、熱拡散法が実用的な生産方法とは言えない半導体材料を用いたトレンチゲート型半導体装置において、ボディーコンタクト領域７を、全面エピタキシャル成長で成膜したにもかかわらず、ユニットセル部を、マスク合わせ工程無しに自己整合的に形成することができるので、セルピッチを大幅に縮小することができる。その結果、高チャネル密度を達成でき、チャネル抵抗を低減でき、オン抵抗を低減できるのである。
何らかの理由で層間絶縁膜２１の厚さを大きくしなければならない等のため、実施例４のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴおよびその製造方法では、ゲート電極１２と層間絶縁膜２１の両方を第二トレンチ１０ｃに埋め込むだけの製造余裕が足りないことがある。この実施例５では、そのような場合であっても、前記製造余裕が得られるようなＳｉＣ製トレンチゲート型ＭＯＳＦＥＴおよびその製造方法の一例について説明する。
実施例５にかかるＳｉＣ製トレンチゲート型ＭＯＳＦＥＴのユニットセル部の要部断面図を図２５に示す。図２５の多くの構成要素は、前述した実施例４の図１８と同様であるから、同一の構成要素には同一符号を付し、重複する説明を省略する。実施例４との大きな違いは、第一トレンチ１０ａに対して自己整合的に、新たに第三トレンチ１０ｂが形成され、さらに第三トレンチ１０ｂに対して自己整合的に、第二トレンチ１０ｃが形成されていることと、第三トレンチ１０ｂの底面には、少なくともソース拡張領域６ｂと接続するｎ型のソース延長領域６ｃが新たに設けられていることである。
ソース延長領域６ｃの厚さ（深さ）は、たとえば１〜２価の窒素イオンを注入することにより、たとえば０．９μｍとすることができる。したがって、ソース延長領域６ｃの底面からソースコンタクト領域６ａの上面（第一トレンチ１０ａの底面）までの厚さは、第三トレンチ１０ｂの底面位置の製造余裕にもよるが、たとえば１．５μｍ程度とすることができる。したがって、ゲート電極１２の上面がソース延長領域６ｃの上面と底面の間にあるようにエッチバックし、層間絶縁膜２１の上面がソースコンタクト領域６ａの上面とソース拡張領域６ｂの底面の間にあるようにエッチバックしたとしても、層間絶縁膜２１の厚さを、たとえば０．８μｍ程度にすることができる（それぞれちょうど中央を狙うと０．６μｍ程度しか残らないが、中央から０．１μｍ下と上を狙うようにすれば、０．８μｍになる）。したがって、実施例４の場合よりも、層間絶縁膜２１を第二トレンチ内部に埋め込むための製造余裕が大きい利点がある。
図２５のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴの製造方法を、図２６〜図３１を参照して順を追って説明する。ただし、実施例４の図１８と同様の工程については、重複説明を避けるため略記するにとどめ、実施例４との違いを中心に説明する。まず、前記図１９と同様に、基板１の上に、耐圧層３、ボディー層５ｂ、ボディーコンタクト層７−１を、順に全面エピタキシャル成長により成膜する。ここで、ボディー層５ｂの厚さは、新たにソース延長領域６ｃを設けるために、実施例４のボディー層５ａよりも大きくする必要があり、たとえば３．３μｍとする。
次に、前記図２０、図２１と同様に、ＳｉＯ2膜をＳｉＣウエハの全面に成膜後、パターニングして、第１開口部を有する第１マスク１０６ａを形成する。続いて、第１マスク１０６ａを用いて第１開口部からＳｉＣウエハ表面を異方性エッチングして、第一トレンチ１０ａを形成する。次に、同じ第１マスク１０６ａを通して、前記第一トレンチ１０ａの底部から、たとえば窒素とリンをイオン注入して、ソース拡張イオン注入領域６ｂ−１とソースコンタクトイオン注入領域６ａ−１を形成する。必要に応じて、実施例４と同様の熱処理を行う。ここまでの工程が終了した状態のウエハの要部断面図を図２６に示す。図２６は、ボディー層５ｂの厚さを除いて、前記図２１と同様である。
次に、第１マスク１０６ａを残したまま、再びプラズマＣＶＤによりＳｉＯ2膜をウエハの全面に成膜する。この際の膜厚は、第１マスク１０６ａの第１開口部の側壁面上に成膜される第２マスク１０６ｂの厚さ（側方への長さをいう）が所定の厚さ、たとえば０．１μｍとなるように選ぶ必要がある。
その後、第一トレンチ１０ａの底部が露出するまで、ウエハの全面でＳｉＯ2膜を異方性エッチングして、第２開口部を有する第２マスク１０６ｂを形成する。この状態でのウエハの要部断面図を図２７に示す。図２７では、第１マスク１０６ａの第１開口部の側壁面にのみ第２マスク１０６ｂが形成されたような例となっているが、必ずしもこのとおりでなくてもよいのは、実施例４における第２マスク１１０ｃと同様である。
続いて、第１マスク１０６ａと第２マスク１０６ｂを用いて、第一トレンチ１０ａの底部の第２開口部からＳｉＣウエハ表面を異方性エッチングして、第三トレンチ１０ｂを形成する。第三トレンチの幅は０．８μｍである。第三トレンチ１０ｂの底面は、ソース拡張イオン注入領域６ｂ−１の底面よりは、上方にあるようにする。たとえば、第三トレンチ１０ｂの深さを０．６μｍ、すなわち第三トレンチ１０ｂ底面が第一トレンチ１０ａの底面よりも０．６μｍ下方にあるようにすると、第三トレンチ１０ｂの底面はソース拡張イオン注入領域６ｂ−１の底面よりも、たとえば０．３μｍ上方にあるようにできる（ソース拡張イオン注入領域６ｂ−１の膜厚が０．９μｍの場合）。この段階のウエハの要部断面図を、図２８に示す。
次に、第１マスク１０６ａと第２マスク１０６ｂを通して、ウエハをたとえば５００℃に保った上で、たとえば窒素をイオン注入した後、ソースコンタクトイオン注入領域６ａ−１ならびにソース拡張イオン注入領域６ｂ−１を形成したのと同様に、必要に応じて熱処理を行って、ソース延長イオン領域６ｃ−１を形成する。この段階のウエハの要部断面図を図２９に示す。
続いて、第１マスク１０６ａと第２マスク１０６ｂを残したまま、再びプラズマＣＶＤによりＳｉＯ2膜を、ウエハの全面に成膜する。この際の膜厚は、第２マスク１０６ｂの開口部の側壁面上に成膜される第３マスク１０６ｃの厚さ（側方への長さをいう）が所定の厚さ、たとえば０．１μｍとなるように選ぶ必要がある。その後、第三トレンチ１０ｂの底部が露出するまで、ウエハの全面でＳｉＯ2膜を異方性エッチングして、第３開口部を有する第３マスク１０６ｃを形成する。この状態でのウエハの要部断面図を図３０に示す。図３０では、第２マスク１０６ｂの開口部の側壁面にのみ第３マスク１０６ｃが形成されたような例となっているが、必ずしもこのとおりでなくてもよいのは、第２マスク１０６ｂと同様である。
次に、第３マスク１０６ｃと第２マスク１０６ｂと第１マスク１０６ａを用いて、第三トレンチ１０ｂの底部の第３開口部からＳｉＣウエハ表面を異方性エッチングして、ソース延長イオン注入領域６ｃ−１とボディー層５ｂを貫いて、耐圧層３に達する第二トレンチ１０ｃを形成する。第二トレンチ幅は０．６μｍである。ボディー層５ｂの残部は、ボディー領域５となる。この段階のウエハの要部断面図を図３１に示す。この後は、ゲート電極１２と層間絶縁膜２１をそれぞれエッチバックする際の上端位置を、ソース延長領域６ｃの底面とソースコンタクト領域６ａの上面の間に設定するほかは、実施例４と同様である。完成したＭＯＳＦＥＴのオン抵抗は、概ね実施例４と同等であった。
このように、実施例５によれば、熱拡散が実用的ではない半導体材料を用い、さらにボディーコンタクト領域７を選択的にではなく、全面でエピタキシャル成長で成膜したにもかかわらず、ユニットセル部を自己整合させることができるだけでなく、ソース領域を実効的に厚くすることができるので、セルピッチを大幅に縮小することができる。その結果、チャネル抵抗の低減に役立つだけでなく、実施例４に比べてゲート電極１２および層間絶縁膜２１をエッチバックする際の作製余裕が大きいメリットも得られる。
なお、以上説明した実施例は、あくまで例示であり、本発明の適用範囲は、前記実施例１〜実施例５に限定されない。また、前記実施例１〜実施例５ではもっぱらトレンチゲート型ＭＯＳＦＥＴを採り上げて説明したが、トレンチＩＧＢＴ等、他のトレンチゲート構造を有する半導体装置に適用することを排除するものではなく、それらの半導体装置へ本発明を適用する際に必要な変形を加えることは当業者にとって容易といえるレベルにすぎない。
実施例６では、前述したトレンチゲート型ＭＯＳＦＥＴの製造方法について、特にトレンチ幅を微細化すなわち、セルピッチを小さくする部分の製造方法について、図面を参照してさらに詳細に説明する。
ＳｉＣウエハ（またはＳｉＣエピタキシャル膜付ウエハ）をよく洗浄した後、ウエハ上にラジカルシャワーＣＶＤ法によりＳｉＯ2膜を膜厚２．５μｍで成膜する。成膜ガスはＳｉＨ4＋Ｏ2＋Ａｒで５０Ｐａの圧力でＶＨＦ電力５００Ｗ、ウエハ加熱温度を４００℃とする。ＳｉＯ2膜の成膜後のウエハを洗浄後、コーターでレジストをＳｉＯ2膜上に塗布する。ステッパー装置で１μｍ幅のトレンチパターンが形成されたレチクルを用いて露光、続いて現像を行う。１００℃−１分間べークと、更に１２３℃で１５分追加ベークをする。このときのレジストの膜厚は約２．５μｍであり、レジストの断面形状は約５０度のテーパー形状になる。次にＳｉＯ2膜をドライエッチングし、図４２のようにＳｉＣウエハ上にテーパー形状の開口側壁面を有するＳｉＯ2膜マスクを作製した。ＳｉＯ2膜のエッチング条件はＣＨＦ3／Ａｒ＝１：１混合ガスを用いて、３Ｐａの圧力でＲＦパワー７５Ｗである。前述のようにレジストに約５０度のテーパーがついているため、ＳｉＯ2膜の断面形状は約８０度のテーパー形状になる。エッチング後にアッシングを行い、レジストを剥離する。ＣＨＦ3／Ｏ2＝１：２５混合ガスを用いて、１５０Ｐａの圧力でＲＦパワー１５０Ｗの条件でアッシングする。アッシング後レジストを剥離液に浸し、完全にレジストを除去する。
イソプロピルアルコールに浸した後、水洗乾燥後、ウエハに２度目のＳｉＯ2膜堆積を行う。ＳｉＯ2膜がパターニングされたウエハ上全面にラジカルシャワーＣＶＤ法により２度目のＳｉＯ2膜を膜厚２μｍで成膜する。成膜ガスはＳｉＨ4＋Ｏ2＋Ａｒで５０Ｐａの圧力でＶＨＦ電力５００Ｗ、ウエハ加熱温度４００℃で行う。図４３にＳｉＯ2膜ドライエッチングでＳｉＯ2膜が８０°の角度でパターニングされたウエハを示し、図４４に２度目のＳｉＯ2膜を堆積した状態の図を示す。図４４から、２度目のＳｉＯ2膜堆積を行うと、パターン幅は劇的に狭くできることがわかる。ＳｉＯ2膜パターンの上部エッジ部は成膜によりＳｉＯ2膜が張り出してきてしまうため、２μｍで塞がる寸前となり、２．５μｍ堆積すると完全に塞がる。この張り出しがあるため最初のＳｉＯ2膜パターニングは８０°の角度にテーパーをつけておく必要がある。垂直だとパターンエッジの塞がりが更に薄い膜厚で起こってしまい充分パターン幅が狭くできなくなるためである。２度目のＳｉＯ2膜の堆積後、堆積した膜厚分を２度目のドライエッチングを行い、パターン底部分に堆積したＳｉＯ2膜をＳｉＣ表面が完全に露出するまで除去する。エッチング条件はＣＨＦ3／Ａｒ＝１：１混合ガスを用いて、３Ｐａの圧力でＲＦパワー７５Ｗの条件でエッチングする。図４５に２度目のＳｉＯ2膜エッチング後の断面図を示す。パターン底に堆積しているＳｉＯ2膜がエッチングされて狭い幅のＳｉＯ2膜パターンが形成できる。最初の図４３の状態ではＳｉＯ2膜パターン幅は１．９μｍあったが、図４５のＳｉＯ2膜再堆積と再エッチングの工程を行うとパターン幅は０．４μｍまで狭めることができる。
以上説明したように実施例６の方法によれば、解像度およびマスクあわせ精度が低く、微細加工能力が劣る露光装置を使っても、この露光装置の能力以上の微細なパターン幅のＳｉＯ2膜マスクを形成することができることが分かる。
次にＳｉＯ2膜マスクを用いてＳｉＣウエハをドライエッチングする。ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラズマ）エッチング装置を用いて、エッチング条件として、ＩＣＰパワー５４０Ｗ、バイアス９Ｗ、エッチングガスはＳＦ6／Ｏ2／Ａｒ＝８．３／２．２／４３ｓｃｃｍで、圧力２．５Ｐａでエッチングする。前記図４３に示した実施例６にかかるマスク微細化方法を用いない場合、従来のＳｉＯ2膜マスクを用いたＳｉＣウエハエッチング後の断面図を図４６に示し、実施例６でＳｉＯ2膜マスク幅を０．４μｍまで微細化したマスクを用いてＳｉＣウエハエッチングした断面図を図４７に示す。図４６の従来のマスク幅ではＳｉＣウエハのエッチング断面形状はトレンチ深さ３．２μｍでトレンチ幅は２．３μｍであるが、図４７の実施例６の方法を用いた場合は、トレンチ深さ３．２μｍでトレンチ幅は０．９μｍまで狭めることができる。
ＳｉＣウエハ（またはＳｉＣエピタキシャル膜付ウエハ）をよく洗浄した後、前記実施例６と同様にレジストをＳｉＯ2膜上に塗布する。その後、ステッパー装置で２μｍ幅のトレンチパターンが形成されたレチクルを用いて露光および現像を行う。次に実施例６と同様にレジストの断面形状が約５０度のテーパー形状になるようにウエハをベークする。次に、実施例６と同様にＳｉＯ2膜をドライエッチングしてＳｉＯ2膜マスクを作製する。さらに、実施例６と同様のエッチング条件でエッチングし、約８０度のテーパー断面形状とする。エッチング後にアッシングを行い、レジストを剥離する。ＣＨＦ3／Ｏ2＝１：２５混合ガスを用いて、１５０Ｐａの圧力でＲＦパワー１５０Ｗの条件でアッシングした。アッシング後レジストを剥離液に浸し、完全にレジストを除去した。イソプロピルアルコールに浸した後、水洗して乾燥した後、１度目のＳｉＣウエハのドライエッチングを行う。このドライエッチングではＳｉＯ2膜マスクを用いて、エッチング装置にＩＣＰエッチング装置を用いた。エッチング条件はＩＣＰパワー５４０Ｗ、バイアス９Ｗ、エッチングガスはＳＦ6／Ｏ2／Ａｒ＝８．３／２．２／４３ｓｃｃｍで、圧力２．５Ｐａでエッチングした。図４８にエッチングしたＳｉＣウエハの断面図を示す。トレンチ深さ３．６μｍでトレンチ幅は３．８μｍである。次にこの１段目のトレンチを形成したウエハ全面に２度目のＳｉＯ2膜堆積を行う。ラジカルシャワーＣＶＤ法により２度目のＳｉＯ2膜を４．５μｍ成膜する。成膜ガスはＳｉＨ4＋Ｏ2＋Ａｒで５０Ｐａの圧力でＶＨＦ電力５００Ｗ、ウエハ加熱温度４００℃で行った。２度目のＳｉＯ2膜堆積を行うと、１段目のトレンチ側壁とトレンチ底にＳｉＯ2膜が堆積される。２度目のＳｉＯ2膜の堆積後、堆積した膜厚分を２度目のＳｉＯ2膜エッチングを行い、パターン底部分に堆積したＳｉＯ2膜をＳｉＣウエハ表面が完全に露出するまで除去する。エッチング条件はＣＨＦ3／Ａｒ＝１：１混合ガスを用いて、３Ｐａの圧力でＲＦパワー７５Ｗの条件でエッチングした。トレンチ底に堆積しているＳｉＯ2膜がエッチングされて狭い幅のＳｉＯ2膜パターンが１段目のトレンチ底に形成される。
以上説明した実施例７のように微細加工能力が劣る露光装置を使ってもある程度微細なパターン幅のＳｉＯ2膜マスクを形成することができることが分かる。次に２度目のＳｉＣウエハのドライエッチングを行う。エッチング装置にはＩＣＰエッチング装置を用いて、エッチング条件はＩＣＰパワー５４０Ｗ、バイアス９Ｗ、エッチングガスはＳＦ6／Ｏ2／Ａｒ＝８．３／２．２／４３ｓｃｃｍで、圧力２．５Ｐａでエッチングした。２回目のＳｉＣウエハのエッチング後にフッ酸でＳｉＯ2膜を除去したものを図４９の断面図に示す。この実施例７に記載の製造方法を用いた場合は、２段のトレンチ形状で２段目が１段目より細いトレンチを形成できる。２段目のトレンチ深さ３．２μｍでトレンチ幅は１．１μｍまで狭めることができる。このような２段トレンチにすることで原理上セルピッチを通常の１段トレンチより狭くする設計が可能となる。
以上説明した実施例６、７によれば、２度のＳｉＯ2膜堆積の工程と２度のＳｉＯ2膜エッチングの工程を行ってからＳｉＣウエハをエッチングすることで、パターン合わせ精度や解像度が低く、微細なレジスト露光ができない露光装置を用いても、その装置能力以上に微細なＳｉＯ2膜マスクパターンを形成することができ、そのＳｉＯ2膜マスクでＳｉＣウエハをドライエッチングするとトレンチ幅は０．９μｍまで微細化できる。またこの方法でＳｉＣウエハのエッチングも２段階すると２段になったトレンチを形成でき、２段目は１．１μｍの幅のトレンチを形成できる。
さらに、以上の実施例１〜７では、本発明にかかるＳｉＣ製トレンチゲートＭＯＳＦＥＴについて説明したが、本発明はＳｉＣ基板だけでなく、窒化ガリウム、窒化アルミニウムあるいは窒化ガリウムと窒化アルミニウムの混晶を主成分とする半導体基板を用いたトレンチゲート型半導体装置にも適用できる。
本実施例８にかかる発明は、前記ゲート電極が埋設されるゲートトレンチ以外に、ゲートトレンチ底部の絶縁膜を過大な電界による破壊を防ぐために、ゲートトレンチよりも深い別のトレンチを設ける構成を有することを特徴とする。この別のトレンチを、これ以降、前記ゲートトレンチと区別するために、交差トレンチと言うことにする。以下、この交差トレンチ構造について説明する。この交差トレンチは平面視では前記ゲートトレンチに交差する方向に延伸させる。このような構成の交差トレンチを設けるメリットは、交差トレンチのピッチはゲートトレンチのピッチと独立に設計できるので、交差トレンチ底部に設けるショットキー電極のショットキー障壁高さを適宜選択することができることである。さらに前記ゲートトレンチと交差トレンチとを有する構成は、併せて、オン抵抗を著しく増大させることなく、有効にゲートトレンチを過大な電界による破壊から保護することができることである。
ゲートトレンチと交差トレンチを交差させる構造とする場合、特に交差部分の構造が問題になり易いので、この点について特に詳細に説明する。第１の問題は、ゲートトレンチ内に埋め込まれたゲート電極は、交差トレンチで分断されることなく、すべてのセル間で何らかの形で相互に導電的に接続されていなければならないことである。最も簡単には、ゲート電極を、ゲートトレンチと交差トレンチとの交差部分も含めて、ゲートトレンチ内に連続的に埋め込むことである。
第２の問題は、前記交差部分の深さがゲートトレンチのそのほかの部分よりも著しく深くなっていると、その部分の絶縁膜は、交差トレンチによって保護されないので、交差トレンチを設けなかった場合と同様に、過大な電界によって破壊する危険性を有することである。したがって、ゲートトレンチの深さは変えずに、交差トレンチは、ゲートトレンチとの交差部ではゲートトレンチと同じ深さとし、交差部以外の少なくとも一部を選択的に深くする構成としなければならない。
第３の問題は、交差トレンチに設けられるショットキー電極は、ＭＯＳＦＥＴではソース電極（第１主電極）と導電的に接続され、ゲート電極とは適切に絶縁されていなければならないことである。この第３の問題は、簡単なようで難しい。トレンチ内で前記ゲート電極と前記ショットキー電極の間を絶縁できるのは、たとえばＳｉＯ2膜のようなものに限られるが、温度の観点から熱酸化ＳｉＯ2膜を形成できないので、ＣＶＤ堆積ＳｉＯ2膜を用いることになる。熱酸化ＳｉＯ2膜に比べてＣＶＤ堆積ＳｉＯ2膜は高電界に耐える絶縁性能が大幅に劣っているため、通常は、たとえば数百ｎｍといった厚いＳｉＯ2が用いられる。しかし、前述の実施例１〜７で説明したゲートトレンチの構成では、ゲートトレンチの内部間隔がたとえば２μｍ程度しかないので、数百ｎｍといった厚いＳｉＯ2をゲートトレンチ内面に設けると、ゲート電極とショットキー電極自体の厚さが極端に薄くなる。この場合、ゲート電極の内部抵抗を増大させるので、好ましくない。
また、仮にトレンチ内でＣＶＤ堆積ＳｉＯ2膜によってゲート電極とショットキー電極を絶縁することができたとしても、ゲート電極とショットキー電極が対向している部分にはＭＯＳチャネルが形成されないので、ゲートトレンチの単位長さあたりの電流駆動能力（したがってデバイスの単位面積あたりの電流駆動能力）が低下する問題がある。
そこで、実施例８では、ゲートトレンチと交差トレンチを自己整合的に有効に絶縁分離する構造ならびにその製造方法を開示する。端的には、ゲートトレンチを前記実施例４の図１８と同様に二重トレンチ構造として、この二重トレンチを形成した後に、当該二重トレンチをＳｉＯ2膜等のマスク材料で埋め戻し、これをパターニングして、交差トレンチを形成するためのマスクとして用い、再度交差トレンチを窒化珪素膜等のマスク材料で埋め戻してゲートトレンチを形成するためのマスクとして用いる製造方法とする。
このような製造方法とすることにより、内側のゲートトレンチと交差トレンチとは、自己整合的に絶縁分離される。この場合、交差トレンチはゲートトレンチによって寸断されるため、もはや内側のゲートトレンチとは実際には交差していないが、説明の都合上、以下でも交差トレンチと呼ぶことにする。なお、交差トレンチが二重トレンチとなっており、ゲートトレンチが単一のトレンチであってもよいが、ゲートトレンチの内表面形状を改善するために高温処理を行って、ゲートトレンチを二重トレンチとするほうが、プロセスの自由度が高いので好ましい。
本実施例８にかかる交差トレンチを自己整合的に形成するための具体的な製造方法を以下に説明する。図５８に第一トレンチと第三トレンチの拡大平面図、この図５８のｘ−ｘ断面図を図５９（ａ）に、ｙ−ｙ断面図を図５９（ｂ）にそれぞれ示す。
まず、ゲートトレンチとして、第一トレンチ１０ａと、第一トレンチ１０ａの内部に自己整合的に形成される第三トレンチ１０ｂとを形成する。この際に用いるマスクは除去しておいてよい。ゲートトレンチ１０ｂ（第三トレンチ）の内表面形状を改善するために、水素雰囲気での高温処理を行うのであれば、この段階で済ませておくこともできる。
次に、図６０のウエハの拡大平面図、この図６０のｘ−ｘ断面図を図６１（ａ）、ｙ−ｙ断面図を図６１（ｂ）、ｚ−ｚ断面図を図６２にそれぞれ示すように、適切なマスク材料、たとえばＳｉＯ2膜をウエハ全面に成膜する。ＳｉＯ2膜の膜厚が充分であれば、第三トレンチ１０ｂと第一トレンチ１０ａは、簡単に埋め込むことができる。続いて、フォトリソグラフィーにより、第一トレンチ１０ａならびに第三トレンチ１０ｂの延在方向と直交（必ずしも直交でなく、交差していればよいが、直交しているとして説明を続ける）する開口部を有するレジストマスクを形成し、これを用いて、ボディーコンタクト領域７の表面が露出するように前記ＳｉＯ2膜をパターニングして、第１マスク１１０ｐを形成する。
ここで特記すべきことは、第一トレンチ１０ａにはＳｉＯ2膜が埋められているから、図６２に示すように（ただし、ＳｉＯ2膜をパターニングする際に、通常はオーバーエッチングを行うので、ボディーコンタクト領域７と第１マスク１１０ｐとが図６２のように面一になっているとは限らない）、第１マスク１１０ｐの開口部が第一トレンチ１０ａと交差する部分は、ＳｉＣではなく、ＳｉＯ2膜が露出していることである。
続いて、図６３のウエハの平面図、図６３のｘ−ｘ断面図を図６４（ａ）、ｙ−ｙ断面図を図６４（ｂ）にそれぞれ示すように、第１マスク１１０ｐを用いてＳｉＣ表面を異方性エッチングして、交差トレンチ１０ｐを形成する。第１マスク１１０ｐの開口部が第一トレンチ１０ａと交差する部分は、ＳｉＯ2膜が露出しているので、あまりエッチングされずにＳｉＯ2膜が残り、ボディーコンタクト領域７が露出していた部分のみがエッチングされて、交差トレンチ１０ｐとなる。結果的に、交差トレンチ１０ｐは、第一トレンチ１０ａとは接続することになる。第三トレンチ１０ｂは、平面視にて完全に第一トレンチ１０ａの内部にあるから、交差トレンチ１０ｐとは物理的に分離される。
図６３では、第１マスク１１０ｐのために、直感的に分かりにくいので、第１マスク１１０ｐを仮に除去した場合のウエハの平面図を図６５、図６５のｚ−ｚ断面を図６６に示す。図６５および図６６で明らかなように、交差トレンチ１０ｐは、第一トレンチ１０ａおよび第三トレンチ１０ｂよりも後から形成したにもかかわらず、これらのトレンチにより分断されており、そして、少なくとも第三トレンチ１０ｂとは物理的に分離されている。
以上のようにして、少なくとも第三トレンチ１０ｂとは物理的に分離された交差トレンチ１０ｐが形成される。交差トレンチ１０ｐを形成するために、新たにマスクが必要となるが、第一トレンチ１０ａならびに第三トレンチ１０ｂに対して位置合わせをする必要はない。この意味で、交差トレンチ１０ｐは、第一トレンチ１０ａと第三トレンチ１０ｂに対して自己整合的に形成されている。
なお、ＳｉＯ2膜を成膜して第三トレンチ１０ｂと第一トレンチ１０ａを埋めた際に、第一トレンチ１０ａおよび／または第三トレンチ１０ｂ内部に鬆（埋設物内部に入っている空隙）が残ることがあるが、ＳｉＯ2膜エッチングにより前記鬆が露出したとしても、交差トレンチ１０ｐをエッチングする際のマスクとして充分作用すれば、特に問題はない。
また、交差トレンチ１０ｐの幅（図６５では図面縦方向の長さをいう）が広すぎるのであれば、第１マスク１１０ｐをパターニングした後、ＳｉＣをエッチングする前に再びＳｉＯ2膜を堆積し、全面でエッチングすることにより、第１マスク１１０ｐの開口部の幅よりも狭い開口部を有するマスクとすることで、交差トレンチ１０ｐの幅を狭くすることも可能である。
さらに、前記図６０〜図６６では、第三トレンチ１０ｂの中心線の間隔（ピッチ）と、交差トレンチ１０ｐのピッチとが、同じになっているが、必ずしもこのようにする必要はなく、所望の性能を達成するように、それぞれのピッチを独立に設計することができる。
ただし、第三トレンチ１０ｂにゲート電極を埋め込み、交差トレンチ１０ｐにソース電極と導電的に接続されるショットキー電極を埋め込んで、当該ゲート電極とソース電極を絶縁するためには、以下の実施例に示すように、さらに工夫が必要となる。
以下、実施例８では、本発明にかかる交差トレンチを自己整合的に形成する方法を、ショットキー接触を有するトレンチゲート型半導体装置へ適用する場合の一例について説明する。なお、実施例８では、具体的な半導体装置としてトレンチゲート型ＭＯＳＦＥＴを採り上げるが、トレンチＩＧＢＴ等、他のトレンチゲート構造を有する半導体装置に適用することを排除するものではなく、それらへ適用する際の変形は当業者にとって難しいことではない。
実施例８は、前記実施例４の図１８に示すトレンチゲート型ＭＯＳＦＥＴへの適用例である。構成要素の多くは前記図１８と同様であるから、同一の構成要素には同一の番号を付し、重複する説明を省略する。交差トレンチ１０ｐは、たとえば前記図１８の第一トレンチ１０ａおよび第三トレンチ１０ｂに直交し（斜交することを排除するものではない）、前記図１８の紙面左右平行方向に延在するとする。交差トレンチ１０ｐの存在しない断面（前記図６５のｘ−ｘ断面に相当する）を図５０（ａ）に示すが、これは前記図１８の左側半分と同図である。
図５０（ａ）の紙面と左右平行方向に、交差トレンチ１０ｐの中心線で切った断面（図６５のｚ−ｚ断面に相当する）を図５０（ｂ）に示す。交差トレンチ１０ｐは第一トレンチ１０ａと接しており、第三トレンチ１０ｂとは完全に分離している。交差トレンチ１０ｐは、第三トレンチ１０ｂよりも深く、その内部には、ショットキー電極２４が埋め込まれる。ショットキー電極２４は、交差トレンチ１０ｐあるいは第一トレンチ１０ａの中で、ソース電極２３に導電接触している。なお、以下の図５１〜図５７においても、各（ａ）、（ｂ）はそれぞれ図５０の（ａ）、（ｂ）と同様の箇所で切断した断面図である。
図５０では、ショットキー電極２４は１種類の材料からなるように描いてあるが、必ずしもこのとおりではなく、複数の材料からなっていてもよい。ショットキー電極２４のうち、交差トレンチ１０ｐの底部で耐圧層３とショットキー接触を形成する部分（ショットキー接触部２４ａ、図５０には図示せず）は、ｎ型ＳｉＣに対しては、たとえば白金その他白金族元素のような、ショットキー障壁高さの大きな材料を用いるのが好ましい。ショットキー障壁高さの最低値は、構造に起因して生じる最大電界と、用いる最高温度（この場合、たとえば短絡時のような異常事態でも動作保証すべき温度として選定すべきである）と、許容するリーク電流とによって決まるが、たとえば、４Ｈ−ＳｉＣに対して、最大電界３ＭＶ／ｃｍ、最高温度２２５℃（１７５℃でも結果はほとんど同じであるが）で、リーク電流密度１０-5Ａ／ｃｍ2以下を求めるのであれば、ショットキー障壁高さとして１．８５ｅＶ程度以上は必要であり、従来多く用いられてきたニッケル（ショットキー障壁高さ１．６〜１．９ｅＶ）ではわずかに足りないことが多い。また、ＳｉＣにニッケルのような金属を直接接触させて熱処理を行うと、シリサイドを生成し、このショットキー障壁高さは元の金属よりも低くなることが多い。したがって、たとえば白金（ショットキー障壁高さ１．９〜２．１ｅＶ）を用いるのが好ましいのである。白金の場合は、シリサイドを形成しても、ショットキー障壁高さはあまり低下しない。
明らかに、ＳｉＣに対して好ましいショットキー障壁高さを有する金属材料は限られている。少しでもショットキー障壁高さを高くするためには、主面として（０００１）ｓｉ面よりも（０００−１）ｃ面を用いるのが有効である。ただし、これらの面上に良好なエピタキシャル成長層を得るためには、現状で４〜８度のオフ角が必要であるので、このようなオフ角を有する基板が市販されている。この意味で、概ね（０００−１）ｃ面を用いることになる。
なお、前記のように、最大電界としてたとえば３ＭＶ／ｃｍを選ぶと、これは４Ｈ−ＳｉＣの絶縁破壊電界よりも高いので、ショットキー障壁を用いても、ｐｎ接合だけの場合に比べて、耐圧が著しく低下することにはならない。
このようにショットキー電極２４を設けると、耐圧層３とボディー領域５からなるｐｎダイオードよりもオン電圧の小さいショットキーダイオードとなるので、誘導性負荷のスイッチング時にｐｎ接合が不必要にオン状態となって、この際の逆方向回復に起因する損失が増加するのを抑制したり、回生制動時の損失を低減したりする効果も得られる。しかし、ショットキー障壁の高い金属を用いているので、ショットキーダイオードとしては本質的にオン電圧が高く、損失が大きいため、前述のような回生制動時の損失を低減する目的には、オン電圧の小さいショットキーダイオードを並列接続しておいたほうが効果的である。
ショットキー接触部２４ａ以外でも、耐圧層３と接触する部分は、多かれ少なかれリークの少ないショットキー接触となっている必要がある。第三トレンチ１０ｂの底部と同様に、ショットキー接触部２４ａにより電界が緩和される恩恵を受けるので、ショットキー障壁高さはショットキー接触部２４ａほど高い必要はなく、設計にもよるが、たとえば１．２ｅＶ程度（これは、たとえば熱処理したチタンによって実現される）で充分である。さらに、ボディー領域５との接触部は、必ずしもリークの少ないショットキー接触である必要はない。ただし、本実施例８によれば、交差トレンチ１０ｐの側壁面は、上端付近を除いて白金シリサイドで覆われることになるので、耐圧層３に対してもボディー領域５に対しても、ショットキー接触になる。
耐圧層３のドーピング濃度と膜厚は、所望の耐圧等の特性によって決定すべきものであるが、たとえば、耐圧１．２ｋＶの場合、製造誤差を見込んで、それぞれ１×１０16ｃｍ-3と１５μｍである。実際の耐圧は、基板１と耐圧層３の界面から、交差トレンチ１０ｐの底部までの距離によってほぼ決まり、その距離は１２μｍである。
交差トレンチ１０ｐの幅と間隔は、ショットキー電極２４のショットキー障壁高さと、耐圧層３のドーピング濃度によって適宜決定する必要があるが、幅がたとえば１μｍ、間隔（交差トレンチ１０ｐの中心線の間隔をいう）がたとえば４μｍである。なお、ゲート電極１２および層間絶縁膜２１をエッチバックする余裕が足りないときは、前記実施例５の図２５と同様に、３段以上のトレンチを用いてもよい。
以上説明した、前記図５０に示す実施例８のトレンチゲート型ＭＯＳＦＥＴの製造方法を、順を追って説明する。前記図１８に示す前記実施例４のトレンチゲート型ＭＯＳＦＥＴの製造方法と同様であるところについては説明を省略または簡略にする。まず、たとえば４Ｈ−ＳｉＣからなる基板１の一方の主面（おもて面という）上に、耐圧層３、ボディー層、ボディーコンタクト層を、順にエピタキシャル成長により全面に成膜した後、エッチング、イオン注入、活性化アニール等を行って、ボディー領域５、ボディーコンタクト領域７、第一トレンチ１０ａ、ソースコンタクト領域６ａ、ソースコンタクト領域６ｂ、第三トレンチ１０ｂを形成する。第三トレンチ１０ｂの内表面形状を改善するために水素雰囲気で高温熱処理を行う場合には、これも済ませておく。
次に、たとえばＳｉＯ2膜からなる第１マスク材料を、たとえばプラズマＣＶＤにより成膜する（熱ＣＶＤ等でもよい。以下、特記しない限り同様）。膜厚が充分あれば、第三トレンチ１０ｂと第一トレンチ１０ａは、第１マスク材料により埋められる。第一トレンチ１０ａの幅がたとえば１μｍであれば、たとえば１μｍ以上も成膜すれば、簡単に第一トレンチ１０ａを埋めることができる。このような方法では、しばしばトレンチ内に鬆（図示せず）が残るが、多少鬆が残っていても、以下の工程と干渉しなければ、特に問題はない。続いて、前記第１マスク材料をパターニングして、第一トレンチ１０ａと直交する方向に延在する所定の開口部を有する第１マスク１１０ｐを形成する。
この状態のウエハ要部断面構造を図５１に示す。注目すべきことは、第１マスク１１０ｐの開口部で、平面視にて第一トレンチ１０ａと交差する部分は、ＳｉＣではなく、ＳｉＯ2膜が露出していることである。前記のように、仮にトレンチ内に鬆があったとしても、第一トレンチ１０ａ内に、第一トレンチ１０ａの外部よりも厚いＳｉＯ2膜が存在している限り、この後の工程には影響がない。
次に、第１マスク１１０ｐをマスクとして、第一トレンチ１０ａおよび第三トレンチ１０ｂと同様にＳｉＣを異方性エッチングして、交差トレンチ１０ｐを形成する。ここで、第一トレンチ１０ａに交差する部分は、ＳｉＯ2膜が埋まっているので、ＳｉＣはエッチングされず、したがって、第三トレンチ１０ｂおよび（サイドエッチング等の副次的効果を無視すれば）第一トレンチ１０ａの形状は変化しない。また、第三トレンチ１０ｂは、平面視にて、第一トレンチ１０ａの完全に内部にあるから、交差トレンチ１０ｐとは接触していない。この状態の要部断面構造を図５２に示す。
続いて、第１マスク１１０ｐを残したまま、第１マスク１１０ｐに対して選択的にエッチングすることも残すこともでき、さらに層間絶縁膜２１に対しても選択的に除去できる材料、たとえば窒化珪素をウエハの全面に堆積し、適宜エッチバックして、交差トレンチ１０ｐの内部にのみ交差トレンチ保護物１１１ｐを埋め込む。交差トレンチ保護物１１１ｐの上端位置は、ゲート電極１２や層間絶縁膜２１と違って、それほど厳密でなくてもよいが、たとえば第一トレンチ１０ａの底部付近に合わせるのが無難である。なお、第１マスク１１０ｐと同様に、多少鬆が残っても差し支えない。
次に、交差トレンチ保護物１１１ｐをマスクにして、第１マスク１１０ｐを選択的に除去する。このとき、ドライエッチングを用いてもよいが、ドライエッチングを用いると、ＭＯＳチャネルを形成すべき第三トレンチ１０ｂの側壁面に好ましくない影響を与える可能性に留意する必要がある。少なくとも第三トレンチ１０ｂの側壁面に触れる工程では、たとえば希フッ酸に浸すような処理を行うのが無難である。
以下、ゲート絶縁膜１１を形成し、ゲート電極１２と層間絶縁膜２１を第三トレンチ１０ｂに埋め込む。ここで、交差トレンチ保護物１１１ｐが窒化珪素であると、ゲート絶縁膜１１を形成する際の、たとえば１３００℃といった高温の処理にも耐える。この状態のウエハの要部断面構造を図５３に示す。
次に、交差トレンチ保護物１１１ｐを除去する。前記交差トレンチ保護物１１１ｐが窒化珪素であると、熱リン酸に浸すこともできるが、フッ素系・塩素系混合プラズマ等によるドライエッチングを行ってもよい。ドライエッチングを行う場合には、不要な堆積物を生じることもあるので、酸素プラズマ等によるクリーニングを行っておくのが無難である。
続いて、白金（他の金属を排除するものではない）をウエハ全面に成膜し、たとえば塩素系プラズマでエッチバックして、交差トレンチ１０ｐ内に白金を埋め込む。この際、白金の残る上面の位置は、第一トレンチ１０ａの底面よりも下になるようにするのが無難である（図示せず）。その後、熱処理（白金の場合には８３０℃以下）を行って、交差トレンチ１０ｐ側壁面と白金を反応させて界面に白金とシリコンとのシリサイド（ＰｔＳｉ）を形成する。次に、ウエハを熱王水に浸し、前記シリサイドを残して未反応の白金をすべて除去する。白金の場合には、ＰｔとＰｔＳｉの間に、融点が約８３０℃まで低下する共晶が存在するため、この工程を入れておいたほうが無難である。
次に、たとえばタングステン（他の金属を排除するものではない）をウエハ全面に成膜し、適宜エッチバックして、空の交差トレンチ１０ｐに再びタングステンをバリアメタルとして埋め込む。白金とニッケルは全率固溶体を形成するので、この後積層させるニッケルを直接接触させないためにバリアメタルを必要とする。なお、前記バリアメタルはＳｉＣとショットキー接触を構成するわけではないが、図５０では、交差トレンチ１０ｐ内に埋め込んだ金属（前記バリアメタルを含む）を総称して、ショットキー電極２４と称している。
この後は、たとえばニッケル・チタンをウエハのおもて面に成膜してパターニングして第１主電極とショットキー電極の上層金属膜とし、次に裏面の堆積物を除去して、たとえばニッケル・チタンを裏面全面に第２主電極として成膜する。第１主電極はＭＯＳＦＥＴではソース電極となり、第２主電極はドレイン電極となる。その後、熱処理を行って、ソースコンタクト領域６ａ表面とボディーコンタクト領域７表面および半導体基板１の裏面とオーミック接触を得る。この熱処理の温度は、ＰｔＳｉとＳｉの間に、融点が約９７０℃まで低下する共晶が存在するため、９７０℃以下とすることが好ましいが、良好なオーミック接触を得るためには熱処理温度をある程度高くする必要があり、したがって、熱処理温度はたとえば９５０℃とする。
その後、図示しないゲートパッドに接続するコンタクトホールを層間絶縁膜２１に設け、おもて面にたとえばアルミニウムを堆積してパターニングすることにより、ソース電極およびゲート電極をデバイス上部に引き出す。
以上により、図５０に示すトレンチゲート型ＭＯＳＦＥＴが完成する。作製したデバイスは、ゲートが絶縁破壊することなく、また、ショットキー接触部のリーク電流が著しく増大することなく、設計耐圧である１．２ｋＶを達成した。
以上のように、本発明によれば、ゲート電極を埋め込んだトレンチと、ショットキー電極を埋め込んだトレンチとを、自己整合的に分離されるように形成することができ、しかも、前記ゲート電極を埋め込んだトレンチの間隔と、前記ショットキー電極を埋め込んだトレンチの間隔を独立に制御することができるから、オン抵抗を著しく増大させることなく、前記ゲート電極を埋め込んだトレンチの底部に過大な電界が印加されないようにすることができる。
前述の実施例８にかかる製造方法では、ショットキー電極２４として、白金その他白金族元素とバリアメタルを個別にエッチバックする必要があり、また、交差トレンチ１０ｐを埋めるために、高価な白金族元素を比較的厚く堆積する必要がある。そこで、本実施例９では、ショットキー電極２４となる電極金属をそれほど厚く堆積する必要がない製造方法について説明する。
本実施例９のウエハの要部断面構造を図５４に示すが、この図５４は概ね前記実施例８の前記図５０と同様である。ショットキー電極２４の製造方法の違いに起因して、ショットキー電極２４の詳細構造が異なるが、図５４でも前記実施例８の図５０でも、これらの図面ではショットキー電極２４の詳細構造を省略しているため、その違いは明確ではない。
本実施例９の製造方法を、以下に順を追って説明する。まず、第三トレンチ１０ｂを形成し、必要に応じて、この第三トレンチ１０ｂの内表面形状を改善するために水素雰囲気で高温熱処理を行うところまでは、前記実施例８と同様である。次に、ゲート絶縁膜１１を形成し、ゲート電極１２と層間絶縁膜２１を第三トレンチ１０ｂに埋め込む。続いて、層間絶縁膜２１と、このあとで形成する第１マスク１１０ｐのいずれに対しても、選択的に除去することも残すこともできる材料、たとえば窒化珪素からなるエッチストップ膜１１０ｑをおもて面の全面に成膜する。
その後、前記実施例８と同様に、たとえばＳｉＯ2膜からなる第１マスク材料を成膜し、パターニングして、第１マスク１１０ｐを形成する。第１マスク１１０ｐの開口部に露出したエッチストップ膜１１０ｑは、第１マスク１１０ｐをマスクとして除去する。この状態のウエハの要部断面構造を図５５に示す（エッチストップ膜１１０ｑのうち、第一トレンチ１０ａの側壁面に成膜された分は無視してある）が、第１マスク１１０ｐの下にエッチストップ膜１１０ｑが成膜されていることと、第三トレンチ１０ｂ内にゲート絶縁膜１１とゲート電極１２と層間絶縁膜２１が埋め込まれているほかは、前記実施例８の前記図５１と同様である。
次に、前記実施例８と同様に、第１マスク１１０ｐをマスクとしてＳｉＣを異方性エッチングして、交差トレンチ１０ｐを形成する。この状態のウエハの要部断面構造を図５６に示すが、第１マスク１１０ｐの下にエッチストップ膜１１０ｑが成膜されていることと、第三トレンチ１０ｂ内にゲート絶縁膜１１とゲート電極１２と層間絶縁膜２１が埋め込まれているほかは、前記実施例８の前記図５２と同様である。
続いて、たとえば白金とチタンを連続してスパッタ成膜する。交差トレンチ１０ｐのうち、少なくとも耐圧層３が露出した側壁には、充分な膜厚の白金を成膜する必要があるので、交差トレンチ１０ｐの底面には白金が、より厚く成膜されることになる。側壁での白金の膜厚は、たとえば２０〜１００ｎｍ程度とする。チタンは、白金との原子数の比がたとえばほぼ１：１となるように成膜するが、製造誤差が避けられない場合は、チタンが白金よりも少なくならないように設計比率を選ぶ。
その後、熱処理（白金を用いている場合は８３０℃以下）を行って、ＳｉＣと白金・チタンとを合金化させると、主としてＰｔＳｉとＴｉＣが生成する。そこで、第１マスク１１０ｐの上および交差トレンチ１０ｐの側面に残った未反応のチタンはアンモニア・過酸化水素水混合溶液で除去し、未反応の白金は熱王水で除去する。熱王水で処理する際に、処理条件と組成（チタンの反応生成物の組成をいう）によってはチタンの反応生成物が溶解する場合もあるが、特に差し支えない。なお、チタンの代わりに、炭化物を生成しやすい他の金属（たとえばタングステン等、元素の周期表の４族〜６族の金属）を用いてもよい。
次に、タングステン（他の金属を排除するものではない）をウエハ全面に成膜し、適宜エッチバックして、タングステンを交差トレンチ１０ｐに埋め込む。白金（他の白金族元素も同様）が後で成膜するニッケルと接触すると、混合してショットキー障壁高さが低下する危険性がある。したがって、このエッチバックの際に、少なくとも白金（あるいはＳｉＣとの反応生成物）も、ある程度、たとえば第一トレンチ１０ａの底面よりも下まで、タングステンとともにエッチバックする（別々にエッチバックすることを排除するものではない）のが無難である。
その後、第１マスク１１０ｐに対して、選択的に除去することも残すこともできる材料、たとえば窒化珪素からなる交差トレンチ保護物１１１ｐを交差トレンチ１０ｐの上部に埋め込む（第一トレンチ１０ａの底面より上にはみ出していてもよい）。この状態のウエハの要部断面構造を図５７に示す。
続いて、第１マスク１１０ｐを除去する。希フッ酸に浸してもよいし、ドライエッチングしてもよい。次に、交差トレンチ保護物１１１ｐを残しつつ、エッチストップ膜１１０ｑを除去する。エッチストップ膜１１０ｑと交差トレンチ保護物１１１ｐが同じ材質であっても、エッチストップ膜１１０ｑに比べて交差トレンチ保護物１１１ｐが充分厚くなるように、白金とタングステンの両方をエッチバックしておけば、問題はない。
この後、前記実施例８と同様に、ウエハのおもて面と裏面にたとえばニッケル・チタンを成膜して熱処理することにより、ソースコンタクト領域６ａ・ボディーコンタクト領域７および基板１とオーミック接触を得る。次に、未反応のチタンとニッケルを除去する。たとえば、チタンはアンモニア・過酸化水素水混合溶液で除去でき、ニッケルはリン酸・硝酸・酢酸の混合溶液や硫酸・過酸化水素混合溶液で除去できる。交差トレンチ保護物１１１ｐを除去した後（交差トレンチ保護物１１１ｐが窒化珪素の場合、ニッケルを除去する際にリン酸を使うと、一部溶解するかもしれないが、差し支えない）、図示しないゲートパッドに接続するコンタクトホールを層間絶縁膜２１に設け、おもて面にたとえばアルミニウムを堆積してパターニングすることにより、ソース電極およびゲート電極をデバイス上部に引き出す。
以上により、図５４に示すトレンチゲート型ＭＯＳＦＥＴが完成する。作製したデバイスは、ゲートが絶縁破壊することなく、また、ショットキー接触部のリーク電流が著しく増大することなく、設計耐圧である１．２ｋＶを達成した。
以上のように、本実施例９によれば、前記実施例８の利点に加えて、高価な白金族元素を実施例８のように厚く堆積しなくてもよいという利点がある。
交差トレンチ１０ｐの底面および側壁面は、ショットキー電極２４が形成され、電界が印加されるので、ちょっとした凹凸によっても、電界集中が生じてリーク電流が流れるといった、信頼性の問題を生ずることがある。本実施例１０は、そのような場合の対策である。
本実施例１０のウエハの要部断面構造は、前記実施例８の図５０と同様である。ただし、本実施例１０の製造方法を適用するためには、交差トレンチ１０ｐの幅は、第三トレンチ１０ｂよりも充分に大きいことが必要である。
本実施例１０の製造方法を、以下に順を追って説明する。まず、第三トレンチ１０ｂと交差トレンチ１０ｐを形成するところまでは、前記実施例８と同様である。この状態のウエハの要部断面構造は、前記実施例８の図５２と同様である。
次に、第１マスク１１０ｐを除去する。その後、ゲートトレンチ（第三トレンチ）１０ｂの内表面形状を改善するために、水素雰囲気での高温処理を施すと、第三トレンチ１０ｂと交差トレンチ１０ｐの両方の内表面が平滑化される。
次に、膜厚１００ｎｍ程度のスクリーン酸化膜を成膜（熱酸化でも、堆積膜でもよい）した後、高濃度にリンをドープしたポリシリコン（さらにホウ素を含んでいてもよい）を堆積して、第三トレンチ１０ｂを埋める。ただし、第一トレンチ１０ａと交差トレンチ１０ｐが完全に埋まってしまわないような堆積膜厚とする。なるべくなら、通常のゲートポリシリコンとは逆に、ポリシリコンの粒径が大きくなるような堆積条件を選ぶのがよい（一般的には、温度を低めにすることになる）。その後、等方性エッチバックを行うと、第一トレンチ１０ａと交差トレンチ１０ｐ内のポリシリコンは完全にエッチングされ、第三トレンチ１０ｂ内は、下半分程度にポリシリコンが残るが、粒径が大きい場合には、中心線付近が過剰にエッチングされて、線状の窪みができる。
そこで、１０００℃程度で熱酸化すると、ポリシリコンはＰＳＧまたはＢＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ ＧｌａｓｓまたはＢｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）となって、リフローしながら体積が増加するので、第三トレンチ１０ｂ内が埋められる。なお、ポリシリコンをすべて酸化する必要は必ずしもなく、あとで交差トレンチ保護物１１１ｐを交差トレンチに埋め込む際に、第三トレンチ１０ｂ内に埋め込み物が残ればよい。前記のように線状の窪みがあるほうが、酸化時間は短くてすむ。一方、スクリーン酸化膜があるので、ＳｉＣの熱酸化はほとんど進行しない。
交差トレンチ１０ｐ内のスクリーン酸化膜（と第三トレンチ１０ｂから溢れたＰＳＧ）が除去できる程度に、ウエットエッチングを行う。その後、たとえば窒化珪素を全面に成膜してエッチバックすることにより、交差トレンチ１０ｐ内に交差トレンチ保護物１１１ｐを埋め込む。このとき、第三トレンチ１０ｂ内は、ＰＳＧ（と未酸化のポリシリコン）が埋まったままである。
続いて、第三トレンチ１０ｂ内に残ったＰＳＧ（と未酸化のポリシリコン）を除去する。次に、前記実施例８と同様に、ゲート酸化膜１１を形成し、ゲート電極１２と層間絶縁膜２１を第三トレンチ１０ｂに埋め込む。この状態の要部断面構造は、前記実施例８の図５３と同様である。この後の工程は、前記実施例８と同様である。
作製したトレンチゲート型ＭＯＳＦＥＴは、ゲートが絶縁破壊することなく、また、ショットキー接触部のリーク電流が著しく増大することなく、設計耐圧である１．２ｋＶを達成した。前記実施例８に比べて、リークによる耐圧不良を起こすものが少なくなった。
以上説明したように、実施例１０によれば、前記実施例８の利点に加えて、交差トレンチ１０ｐにも高温処理を施して、内表面形状を改善することができるから、ショットキー電極２４の信頼性が向上する。
１ 半導体基板
２ フィールドストッピング層
３ 耐圧層
５ ボディー領域、ボディー層
５ａ、５ｂ ボディー層
６ ソース領域
６−１ ソースイオン注入領域
６ａ ソースコンタクト領域
６ａ−１ ソースコンタクトイオン注入領域
６ｂ ソース拡張領域
６ｂ−１ ソース拡張イオン注入領域
６ｃ ソース延長領域
６ｃ−１ ソース延長イオン注入領域
７ ボディーコンタクト領域
７−１ ボディーコンタクト層
１０ トレンチ
１０ａ 第一トレンチ
１０ｂ 第三トレンチ
１０ｃ 第二トレンチ
１０ｐ 交差トレンチ
１１ ゲート絶縁膜
１２ ゲート電極
１５ 埋め込み絶縁物
２０ コンタクトホール
２１ 層間絶縁膜
２２ ドレイン電極
２３ ソース電極
２４ ショットキー電極
１０１ マスク酸化膜
１０６ａ、１１０ｐ 第１マスク
１０６ｂ、１１０、１１０ｃ 第２マスク
１０６ｃ 第３マスク
１１０ｑ エッチストップ膜
１１１ｐ 交差トレンチ保護物。
２ フィールドストッピング層
３ 耐圧層
５ ボディー領域、ボディー層
５ａ、５ｂ ボディー層
６ ソース領域
６−１ ソースイオン注入領域
６ａ ソースコンタクト領域
６ａ−１ ソースコンタクトイオン注入領域
６ｂ ソース拡張領域
６ｂ−１ ソース拡張イオン注入領域
６ｃ ソース延長領域
６ｃ−１ ソース延長イオン注入領域
７ ボディーコンタクト領域
７−１ ボディーコンタクト層
１０ トレンチ
１０ａ 第一トレンチ
１０ｂ 第三トレンチ
１０ｃ 第二トレンチ
１０ｐ 交差トレンチ
１１ ゲート絶縁膜
１２ ゲート電極
１５ 埋め込み絶縁物
２０ コンタクトホール
２１ 層間絶縁膜
２２ ドレイン電極
２３ ソース電極
２４ ショットキー電極
１０１ マスク酸化膜
１０６ａ、１１０ｐ 第１マスク
１０６ｂ、１１０、１１０ｃ 第２マスク
１０６ｃ 第３マスク
１１０ｑ エッチストップ膜
１１１ｐ 交差トレンチ保護物。
Claims (33)
- 高不純物濃度のワイドバンドギャップ半導体基板の一方の主面に第１導電型の低不純物濃度のワイドバンドギャップ半導体の耐圧層と該耐圧層より高不純物濃度の第２導電型のワイドバンドギャップ半導体のボディー領域とをこの順に備え、前記ボディー領域の表面層に、選択的領域であってそれぞれオーミック接触が得られる高不純物濃度表面を有する、第２導電型のボディーコンタクト領域と第１導電型のソースコンタクト領域とを有し、該ソースコンタクト領域表面から該ソースコンタクト領域と下層の第一導電型ソース拡張領域と前記ボディー領域とを貫いて前記耐圧層に達するトレンチと、該トレンチの内壁面に設けられた絶縁膜と、該絶縁膜を介して前記ソース拡張領域と前記ボディー領域と前記耐圧層とにそれぞれ対向する位置に埋め込まれるゲート電極と、前記第２導電型のボディーコンタクト領域と第１導電型のソースコンタクト領域の各表面に接触する第１主電極と、前記半導体基板の他方の主面に接触する第２主電極を有するトレンチゲート型半導体装置において、前記トレンチより幅が大きくかつ該トレンチと交差する交差部を有し、該交差部以外がトレンチであって前記トレンチより深さが深い交差トレンチと、前記ゲート電極とは絶縁されるように前記交差トレンチ内に埋め込まれ、該交差トレンチ底部に露出する耐圧層表面とショットキー接触するショットキー電極とを有することを特徴とするトレンチゲート型半導体装置。
- 前記トレンチが幅広の第一トレンチと、該第一トレンチの側壁面に設けられる第一マスクの膜厚分によって幅狭となって前記第一トレンチ底部に開口する第二トレンチからなり、該第二トレンチは、前記第一トレンチの底部下に設けられている前記ソースコンタクト領域と前記ソース拡張領域と前記ボディー領域とを貫いて、前記耐圧層に達する深さを有し、かつ前記第二トレンチの内壁面に設けられている絶縁膜を介して前記ゲート電極と、前記第二トレンチ内で該ゲート電極の上部を覆う層間絶縁膜とを有することを特徴とする請求項１に記載のトレンチゲート型半導体装置。
- 前記ショットキー電極は、前記第１主電極と電気的に短絡されていることを特徴とする請求項１に記載のトレンチゲート型半導体装置。
- 前記トレンチの底部近傍における前記半導体基板の比誘電率と絶縁破壊電界の積である比誘電率絶縁破壊電界積が、前記絶縁膜の比誘電率と常用最大電界との積である比誘電率絶縁破壊電界積よりも大きいことを特徴とする請求項１に記載のトレンチゲート型半導体装置。
- 前記絶縁膜が二酸化珪素を主成分とするものであって、前記半導体基板の比誘電率絶縁破壊電界積が１２ＭＶ／ｃｍ以上であることを特徴とする請求項４に記載のトレンチゲート型半導体装置。
- 前記半導体基板が炭化珪素を主たる半導体材料とし、前記絶縁膜の比誘電率絶縁破壊電界積が２５ＭＶ／ｃｍ以下であることを特徴とする請求項４または５に記載のトレンチゲート型半導体装置。
- 前記炭化珪素半導体の結晶型が４Ｈ型であることを特徴とする請求項６に記載のトレンチゲート型半導体装置。
- 前記ショットキー電極は、前記交差トレンチ底部に露出する耐圧層表面とショットキー接触する部分のショットキー障壁高さによって前記半導体基板の絶縁破壊電界と同等以上の電界下で得られる、最大許容温度におけるリーク電流密度が１０-5Ａ／ｃｍ2以下となるように、選定されていることを特徴とする請求項７に記載のトレンチゲート型半導体装置。
- 前記ショットキー障壁高さが１．８５ｅＶ以上であることを特徴とする請求項８に記載のトレンチゲート型半導体装置。
- 前記ショットキー障壁をなす金属が、白金または白金シリサイドを主成分とすることを特徴とする請求項９に記載のトレンチゲート型半導体装置。
- 前記第１主電極がニッケルを有効成分として含有し、ニッケルを含有する前記第１主電極と、白金または白金シリサイドを主成分とする前記ショットキー電極とが、直接接しないようにバリアメタルを介して接続されていることを特徴とする請求項１０に記載のトレンチゲート型半導体装置。
- 前記半導体基板の一方の主面が、概ね４Ｈ−炭化珪素半導体の（０００−１）ｃ面であることを特徴とする請求項１１に記載のトレンチゲート型半導体装置。
- 前記トレンチの幅が０．９μｍ〜２μｍであることを特徴とする請求項１２に記載のトレンチゲート型半導体装置。
- 高不純物濃度のワイドバンドギャップ半導体基板の上に、第１導電型のワイドバンドギャップ半導体の耐圧層と第２導電型のワイドバンドギャップ半導体のボディー層と実用的なオーミック接触が得られる高不純物濃度表面を有する第２導電型のワイドバンドギャップ半導体のボディーコンタクト層とをこの順にそれぞれ全面エピタキシャル成長により積層する第一工程と、前記ボディーコンタクト層の表面に、第１開口部を有する第１マスクを形成する第二工程と、前記第１開口部から異方性エッチングにより前記ボディーコンタクト層を貫通して前記ボディー層中に底部を有する第一トレンチを形成する第三ａ工程と、該第一トレンチ底部にイオン注入もしくはエピタキシャル成長により、少なくとも前記ボディーコンタクト層より深い位置に第１導電型のソースイオン注入領域を形成する第三ｂ工程と、第三ｂ工程後の半導体基板の全面に前記第一トレンチの幅の二分の一未満の厚さを有する第２マスクを堆積し、異方性エッチングにより前記第一トレンチの底部の前記第２マスクに第２開口部を設ける第四工程と、該第２開口部から異方性エッチングにより前記耐圧層に達する第二トレンチを形成する第五工程と、該第二トレンチの内壁面に絶縁膜を形成し、該絶縁膜を介して前記ソースイオン注入領域と前記ボディー領域と前記耐圧層とにそれぞれ対向する位置までゲート電極を埋め込む第六工程とを含み、前記第二トレンチを形成する第五工程の後に、該第二トレンチより幅が大きくかつ該第二トレンチと交差する交差部を有し、該交差部以外がトレンチであって前記第二トレンチより深さが深い交差トレンチを形成する工程と、前記交差トレンチの内表面の少なくとも底部に露出する耐圧層表面とショットキー電極を形成する工程とを含むことを特徴とするトレンチゲート型半導体装置の製造方法。
- 前記交差トレンチを形成する工程の後であって、前記交差トレンチの内表面の少なくとも一部にショットキー電極を形成する工程の前に、前記交差トレンチに第２マスクを埋め込む工程と、該第２マスクを残しつつ前記第１マスクを除去する工程と、前記第二トレンチの内表面にゲート絶縁膜を介してゲート電極を埋め込み該ゲート電極上に層間絶縁膜を埋め込む工程と、前記第２マスクを除去する工程とを含むことを特徴とする請求項１４に記載のトレンチゲート型半導体装置の製造方法。
- 前記交差トレンチを形成する工程の前に、前記第二トレンチの内表面にゲート絶縁膜を介してゲート電極を埋め込み該ゲート電極上に層間絶縁膜を埋め込む工程を含むことを特徴とする請求項１５に記載のトレンチゲート型半導体装置の製造方法。
- 前記層間絶縁膜を形成する工程の後であって、前記第二トレンチと前記第一トレンチを埋め戻す工程の前に、前記層間絶縁膜の上に窒化珪素を主成分とするエッチストップ膜を形成する工程を含むことを特徴とする請求項１６に記載のトレンチゲート型半導体装置の製造方法。
- 前記交差トレンチを形成する工程の後であって、前記交差トレンチの内表面の少なくとも一部にショットキー電極を形成する工程の前に、前記第１マスクを除去する工程と、前記交差トレンチに選択的に第４マスクを埋め込む工程と、前記第二トレンチの内表面にゲート絶縁膜を介してゲート電極を埋め込み、該ゲート電極上の前記第二トレンチに層間絶縁膜を埋め込む工程と、前記第４マスクを除去する工程とを含むことを特徴とする請求項１５に記載のトレンチゲート型半導体装置の製造方法。
- 前記第１マスクを除去する工程の後に、前記交差トレンチの形状を平滑化し、あるいは前記交差トレンチの内表面の表面粗さを低減する工程を含むことを特徴とする請求項１５に記載のトレンチゲート型半導体装置の製造方法。
- 前記交差トレンチに選択的に第４マスクを埋め込む工程は、前記第二トレンチに選択的に第５マスクを埋め込む工程と、前記一方の主面上に第４マスクを堆積する工程と、前記第４マスクをエッチバックして、前記交差トレンチ内部にのみ前記第４マスクを残す工程と、前記第５マスクを除去する工程とを含むことを特徴とする請求項１８または１９に記載のトレンチゲート型半導体装置の製造方法。
- 第１マスクが二酸化珪素を主成分とし、前記第２マスクまたは第４マスクが窒化珪素を主成分とすることを特徴とする請求項１５または１８に記載のトレンチゲート型半導体装置の製造方法。
- 前記第５マスクが二酸化珪素を主成分とすることを特徴とする請求項２０に記載のトレンチゲート型半導体装置の製造方法。
- 前記第二トレンチに選択的に第５マスクを埋め込む工程は、前記一方の主面に多結晶シリコンを堆積する工程と、前記多結晶シリコンをエッチバックして前記交差トレンチよりも幅の狭い前記第二トレンチ内部に前記多結晶シリコンを残す工程と、前記多結晶シリコンの一部を熱酸化する工程とを含むことを特徴とする請求項２２に記載のトレンチゲート型半導体装置の製造方法。
- 前記一方の主面に多結晶シリコンを堆積する工程の前に、前記第二トレンチの内表面にスクリーン酸化膜を設ける工程を含むことを特徴とする請求項２３に記載のトレンチゲート型半導体装置の製造方法。
- 前記交差トレンチの内表面の形状を平滑化し、表面粗さを低減する工程は、前記交差トレンチを形成後の半導体基板を不活性ガス雰囲気またはシランを含有する不活性ガス雰囲気で１６００℃以上１８００℃以下の温度範囲の熱処理を加える第一熱処理工程と、水素雰囲気で１４００℃以上１５００℃以下の熱処理を加える第二熱処理工程の少なくともいずれか一方を有することを特徴とする請求項１９に記載のトレンチゲート型半導体装置の製造方法。
- 前記半導体基板が炭化珪素を主たる半導体材料とすることを特徴とする請求項２５に記載のトレンチゲート型半導体装置の製造方法。
- 前記半導体基板が４Ｈ−炭化珪素半導体を主材料とし、前記ショットキー電極材料が白金シリサイドをショットキー障壁の形成に有効な成分として含み、前記ショットキー電極を形成する工程が、白金を前記半導体基板に堆積する工程と、前記白金をエッチバックすることにより前記交差トレンチに前記白金を埋め込む工程とを含むことを特徴とする請求項１４に記載のトレンチゲート型半導体装置の製造方法。
- 前記半導体基板が４Ｈ−炭化珪素半導体を主材料とし、前記ショットキー電極材料が白金シリサイドをショットキー障壁の形成に有効な成分として含み、前記ショットキー電極を形成する工程が、白金を前記半導体基板に堆積する工程と、前記半導体基板に熱処理を加えて前記堆積された白金の一部を前記半導体基板と反応させることにより白金シリサイドとする工程と、未反応の白金を除去する工程とを含むことを特徴とする請求項１４に記載のトレンチゲート型半導体装置の製造方法。
- 前記白金を堆積する工程の後、前記白金シリサイドを形成する熱処理を加える工程の前に、前記白金に接するように、炭化物を生成しやすい金属を堆積する工程を含むことを特徴とする請求項２８に記載のトレンチゲート型半導体装置の製造方法。
- 前記炭化物を生成しやすい金属は、元素周期表に示される４族、５族、６族のいずれかの金属であることを特徴とする請求項２９に記載のトレンチゲート型半導体装置の製造方法。
- 前記炭化物を生成しやすい金属がチタンであることを特徴とする請求項３０に記載のトレンチゲート型半導体装置の製造方法。
- 前記チタンを堆積した後、前記白金シリサイドを形成する熱処理を加える工程の後、ニッケルを被着させる前に、前記白金シリサイドを前記第一トレンチ底面よりは少なくとも下までエッチバックすることを特徴とする請求項３０に記載のトレンチゲート型半導体装置の製造方法。
- 前記第１主電極と共通であるニッケルを有する電極膜を前記ショットキー障壁の形成に有効な白金シリサイド膜上に積層する際に、バリアメタル膜を介して前記ニッケルを有する電極膜を積層することを特徴とする請求項３１に記載のトレンチゲート型半導体装置の製造方法。
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