JP4564362B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に低いオン抵抗を可能にするパワートランジスタに関する。
従来からパワートランジスタとして、対峙する主端子（ソース・ドレイン）間に流れる電流を、ゲート電極に印加される電圧により形成される空乏層によって制御する高耐圧静電誘導型トランジスタ（パワーＳＩＴ）あるいは高耐圧接合型電界効果トランジスタ（パワーＪＦＥＴ）が知られている。これらのパワートランジスタでは、半導体層中に形成されたゲート領域と半導体層の１面に形成されたドレイン領域との間に位置する半導体層が空乏化する事により耐圧を保持している。
しかしながら、これらのパワートランジスタにおいては、ターンオフにより半導体層が空乏化する際、電子はドレイン電極を介して電源回路に流れ、ゲート領域にある正孔はゲート電極介してゲート回路に流れる。このゲート電流はゲート回路の負荷を大きくし、ゲート回路そのものを大きくする。
そこで、ゲート電流を抑制し、ゲート回路の負荷を低減させるために、ＭＯＳ−ＳＩＴと呼ばれる構造が考案された（特許文献１参照）。このＭＯＳ−ＳＩＴでは、基板にトレンチを形成し、その中に絶縁膜を介してゲート電極材料を埋め込んでいる。この絶縁膜が、空乏化の際に発生する正孔のゲート領域への流れ込みを抑制するため、ゲート電流を抑制でき、ゲート回路の負荷を低減することが可能になる。ところが、ソース・ドレイン間に高電圧が印加される際、トレンチ底部のエッジ部分に非常に大きな電界が集中し、絶縁膜が絶縁破壊を起こす。
この問題を解決する為に、特許文献２では、ゲート電極が埋め込まれたトレンチ底部にｐ型の不純物領域を設け、トレンチ底部のエッジ部分に集中した高電界を緩和している。また、この不純物領域はゲート絶縁膜と同様、正孔のゲート領域への流れ込みを抑制する作用も果たし得る。しかしながら、不純物領域の不純物濃度は、基板の不純物濃度と比較すると非常に大きいため、動作させていない状態であっても、常にビルトインポテンシャルによる空乏層が自発的に伸びて、初期状態からすでに電流経路が狭まっている、あるいは電流経路が閉じてしまい、オン抵抗が非常に高くなる。
特開２００２−８３９６３号公報 特開２００３−６９０４２号公報
本発明は上記事情に鑑みてなされたもので、低オン抵抗化が可能なパワートランジスタを提供することを目的とする。
上記課題を解決するために、本発明の半導体装置の第１は、第１の主面と第２の主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１の主面上に形成された第１導電型の低濃度半導体層と、前記低濃度半導体層の表面の島状領域の頂部に形成された第１導電型の第１の半導体領域と、前記第１の半導体領域の周囲を取り囲むように形成され、前記第１の半導体領域よりも深く前記低濃度半導体層に埋め込み形成された第１の電極と、前記半導体基板の前記第２の主面上に形成された第２の半導体領域と、前記第１の電極の底面とこの底面に対向する前記第２の半導体領域の間に介在する前記低濃度半導体層中に、前記第１の電極と離間して形成され、第２導電型の第１の電界緩和層と、前記第１の電界緩和層の両端に形成された第１導電型の第２の電界緩和層からなる埋込電界緩和層と、前記第１の主面の前記第１の半導体領域上に形成された第２の電極と、前記第２の主面の前記第２の半導体領域上に形成された第３の電極と、を具備することを特徴とする。
また、本発明の半導体装置の第２は、第１の主面と第２の主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１の主面上に形成された第１導電型の第１の低濃度半導体層と、前記第１の低濃度半導体層の上に形成された第１導電型の第２の低濃度半導体層と、前記第２の低濃度半導体層の上に形成された第１導電型の第３の低濃度半導体層と、前記第３の低濃度半導体層の表面の島状領域の頂部に形成された第１導電型の第１の半導体領域と、前記第１の半導体領域の周囲を取り囲むように形成され、前記第１の半導体領域よりも深く前記第３の低濃度半導体層を貫通するように埋め込み形成された第１の電極と、前記半導体基板の前記第２の主面上に形成された第２の半導体領域と、前記第１の電極の底面とこの底面に対向する前記第２の半導体領域の間に介在する前記第２の低濃度半導体層に、前記第１の電極と離間して形成され、第２導電型の第１の電界緩和層と、前記第１の電界緩和層の両端に形成された第１導電型の第２の電界緩和層からなる埋込電界緩和層と、前記第１の主面の前記第１の半導体領域上に形成された第２の電極と、前記第２の主面の前記第２の半導体領域上に形成された第３の電極とを具備する。
本発明の半導体装置においては、例えばゲート領域とドレイン領域の間にある半導体層がｎ型の場合、ゲートとドレインの間にゲート領域と繋がっていないｎｐｎ構造をもった埋め込み電界緩和層を設ける。この電界緩和層とドレインの間にあるｎ型エピタキシャル層が空乏化して耐圧を保持させるが、このｎｐｎ構造の電界緩和層のｎ型層はエピタキシャル層のｎ型濃度と比べ、ｎ型の不純物濃度が大きいため、ビルトインポテンシャルにより自発的に伸びる空乏層を小さく制限することができ、初期状態からのオン抵抗を低減することが可能となる。また、電界緩和層のｐ型不純物層がゲート電極とコンタクトしていない事から、ｎ型のドリフト層の空乏化の際にｐｎ接合界面から吐き出された正孔はゲート回路に流れ込まず、ゲート回路を小型に保つ事ができる。
本発明の実施形態の説明に先立ち、パワートランジスタの問題点について比較例を参照しつつより詳細に説明する。比較例のパワーＳＩＴあるいはパワーＪＦＥＴは、図７３に示すように、基板（１０３）上に形成された半導体層１００中に形成されたゲート領域１０１と基板中にあるドレイン領域１０３の間に位置する半導体層１００が空乏化して、空乏層１０４を形成する事により耐圧を保持している。
しかしながら、図７３のパワートランジスタにおいては次のような問題がある。すなわち、ターンオフにより空乏層１０４が形成される際、電子はドレイン電極１０３ａを介して電源回路（図示せず）に流れ（以下、この電流を「ドレイン電流」と呼ぶ）、ゲート領域１０１にある正孔はゲート電極１０１ａを介してゲート回路に流れる(以下、この電流を「ゲート電流」と呼ぶ)。このゲート電流はゲート回路の負荷を大きくし、ゲート回路そのものを大きくする。
そこで、前述のように、ゲート電流を抑制し、ゲート回路の負荷を低減させるために、ＭＯＳ−ＳＩＴと呼ばれる構造が考案された。図７４はＭＯＳ−ＳＩＴの断面図である。図７３の構造と異なり、基板にトレンチを形成し、その中に絶縁膜１０８を介してゲート電極材料を埋め込むため、ゲート電極１０５はゲート絶縁膜１０８によって覆われる。ゲート絶縁膜１０８は、半導体層１００の空乏化の際に発生する正孔のゲート領域１０５への流れ込みを抑制する作用を果たすため、ゲート電流を抑制でき、ゲート回路の負荷を低減することが可能になる。
ところが、図７４のＭＯＳ−ＳＩＴでは、次のような問題があった。すなわち、ＭＯＳ−ＳＩＴは通常高耐圧素子として用いられるため、ドレイン・ゲート間に数１００Ｖ程度の電圧が印加される。すると、ゲート電極１０５が埋め込まれたトレンチ底部のエッジ部分（点線で囲んだ部分）には非常に大きな電界が集中する。例えば、その部分に存在するゲート絶縁膜１０８に８００Ｖ／μｍ程度の高電界が集中すると絶縁破壊をが生じる。
この問題を解決する為に、図７５の構造が考えられた。図７５の構造は、ゲート電極１０５が埋め込まれたトレンチ底部にp型の不純物領域１０９を設ける以外は、図７４の構造と同じである。この不純物領域１０９により、トレンチ底部のエッジ部分に集中した高電界が緩和されることになる。
しかしながら、図７５のＭＯＳ−ＳＩＴでは、以下のような問題が発生する。図７６は図７５と同一のＭＯＳ−ＳＩＴの構造を示しているが、不純物領域１０９のｐ型の不純物濃度は、基板１００のｎ型の不純物濃度と比較すると非常に大きなものとなっている。このため、動作させていない状態であっても、常にビルトインポテンシャルによる空乏層が自発的に伸びていて、初期状態からすでに電流経路が狭まっている、あるいは２つのゲート電極から伸びた空乏層が繋がっている。このような状態は、非常に高いオン抵抗を齎す。チャネル領域およびゲート領域を微細化した際にはその影響は顕著となり、例えば六方晶系の４Ｈ−ＳｉＣ（バンドギャップ３．０２ｅＶ）の低濃度層の濃度を４×１０１５ｃｍ−３とした時、不純物領域１０９から伸びる空乏層の長さは約０．８μｍであるため、チャネルの幅は１．６μｍ以上でないとチャネルが開かなくなり、微細化を進める上での制限要因になる。このことは、４Ｈ−ＳｉＣに限らず、全ての半導体で起こり、特にワイドバンドギャップ半導体である４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、ＧａＮ、ダイヤモンドでは顕著である。
以下、上記の問題を解決し得る具体的な実施形態について説明する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の上面図であり、図２，３は、夫々図１中の２−２線、３−３線に沿った断面図である。なお、断面線に添えられた、例えば２−２線とは、その断面が図２に示されることを表わすものとする。本明細書及び図面においては、多くの断面線が存在するので、以下の図面においても、同様な断面線の記載をするものとする。
本実施形態の半導体装置は、複数のユニットトランジスタを並列に接続して、１つのパワートランジスタを形成している。図１は、このパワートランジスタの上面図を示しており、終端構造であるガードリング２１ａ、リサーフ層２１ｂに囲まれた素子形成領域に複数のユニットトランジスタが形成されている。複数のユニットトランジスタは、ソース引出し電極配線１６ｅｘの下部に配列されており、それらのソース領域はソースコンタクト１４、ソース引出し電極１６ｅｘを通じてソースパッド１６に共通に接続されている。また、それらのゲート電極は、ソース引出し電極１６ｅｘの両側に引き出され、ゲート引出し電極１５ｅｘを通じてゲートパッド１５に共通に接続されている。ソースパッド１６は、素子形成領域の周囲にソース電極延長部１６ｅｌを有しており、ソースパッド１６と延長部１６ｅｌは終端構造のリサーフ層２１ｂと電気的に接続されている。
図２は、ユニットトランジスタの断面を示している。即ち、ｎ+ 型ＳｉＣ基板１上に、ｎ型不純物濃度がＳｉＣ基板１より低濃度（例えば、５×１０15ｃｍ-3）である、厚さが１０μｍ程度のエピタキシャル層１０が形成されている。エピタキシャル層１０の表面には、ｎ+ 型の不純物領域（不純物濃度が例えば２×１０20ｃｍ-3）が形成されており、これがソース領域６となっている。このソース領域６を挟むようにゲート絶縁膜８を介してゲート領域（電極）５が形成されている。このゲート絶縁膜８の膜厚は、例えば０．１μｍ、ゲート領域５の幅は、例えば０．３μｍ、高さは、例えば２．８μｍとなっている。
さらに、ゲート領域５下部には、ゲート絶縁膜８と距離を開けずにｐ型不純物濃度が１×１０18ｃｍ-3である第１の電界緩和層１１が形成されている。この第１の電界緩和層１１を挟むようにして、ｎ型不純物濃度が１×１０17ｃｍ-3である第２の電界緩和層１２が形成されている。第１と第２の電界緩和層を合わせたものが、前述の埋め込み電界緩和層である。
また、ｎ+ 型ＳｉＣ基板１の下面には、ｎ++型ドレイン層３、ドレイン電極４が順次形成されている。
図３は、ゲート電極の取り出し方を示した断面図で、ゲート引出し電極１５ｅｘの下部において、絶縁膜８の開口部に設けられたゲートコンタクト１３を介して、ゲート引出し電極１５ｅｘとゲート領域５が接続されている。
なお、図２において、第１の電界緩和層１１と第２の電界緩和層１２とが互いに接触しているが、このように構成すると、第２の電界緩和層１２により第１の電界緩和層１１からの横方向の空乏層の伸びが抑えられる。然しながら、第１の電界緩和層１１と第２の電界緩和層１２とは必ずしも接触している必要はない。ただし、離れすぎていると、第１の電界緩和層１１から空乏層が横に伸びてエピタキシャル層１０の中央方向に空乏層が広がってしまい、本発明の効果が発揮されなくなってしまう。
また、この第１の電界緩和層１１と第２の電界緩和層１２は必ずしもゲート絶縁膜８に接触している必要はなく、離れていても構わない。図２は第１の電界緩和層も第２の電界緩和層もゲート絶縁膜に接している場合であるが、図４（ａ）〜（ｃ）に示すように、第１の電界緩和層１１のみゲート絶縁膜８に接していても良いし（図４（ａ））、第２の電界緩和層１２のみゲート絶縁膜８に接していても良いし（図４（ｂ））、第１の電界緩和層１１、第２の電界緩和層１２ともゲート絶縁膜から離れていてもよい（図４（ｃ））。
上記の第１の電界緩和層１１、第２の電界緩和層１２を設けることの効果について、デバイスシミュレータを用いて検証したものを図６〜８に示す。この計算において、エピタキシャル層１０の厚さを１０μｍ、チャネル領域１０ｃ（図２に示す）の深さ２．２μｍ、ゲート幅は０．３μｍ、ゲート領域５はゲート絶縁膜８に直接接しており、ゲート電極５下部に、ゲート絶縁膜８から０．１μｍの距離にｐ型不純物濃度が１×１０18ｃｍ-3である第１の電界緩和層１１が形成されている。この第１の電界緩和層１１を挟むようにして、ｎ型不純物濃度が１×１０17ｃｍ-3である第２の電界緩和層１２が形成されている。即ち、図４（ｃ）の構成の場合をシミュレートしている。
また、第１の電界緩和層１１がソースコンタクト１４に繋がる電気的パスがない、即ち、キャリアの再結合による消滅のみを前提としている。また、計算は、オン状態はゲート電圧（Ｖｇ）が２．５Ｖ、ドレイン電圧（Ｖｄ）が３Ｖ、オフ状態はＶｇが−２０Ｖという条件に基づいている。
図５は、隣接するゲート領域５の間隔が０．８μｍ、０．９μｍのときのオン状態でのＩ−Ｖ特性曲線を示す。ゲート電圧（Ｖｇ）は２．５Ｖ、ソース・ドレイン電圧（Ｖｓｄ）は３Ｖとしている。図中のＡは第１の電界緩和層１１の両端に第２の電界緩和層１２を設けた場合（第１の実施形態の構造）で、Ｂは第１の電界緩和層１１のみが絶縁膜８に接して設けられている場合である。
ゲート領域５間の間隔が０．９μｍの時のオン抵抗は、Ａの場合で４．３ｍΩ・ｃｍ2であるが、Ｂは隣接するゲート領域５間でそれぞれのp型の電界緩和層（第１の電界緩和層１１に相当）から伸張する空乏層が接続せず、チャネルが開くものの、Ａに比べて１０倍近いオン抵抗を示す。
ゲート領域５間の間隔が０．８μｍの時のオン抵抗は、Ａの場合で１０ｍΩｃｍ2、Ｂの場合は、ｐ型の電界緩和層から伸張する空乏層が接続してしまい、チャネルが開かなくなっている。
図６は、本実施形態の構造（図１）における、オン状態での電子密度を示した図であり、図７は比較構造（図７５）における、オン状態での電子密度を示した図である。これらの図は、エピタキシャル層１０の上面を０として、深さ方向（Ｙ方向）に約４μｍの部分を示している。さらに、ゲート電極間の中央部をＸ軸の０として、Ｘ方向の幅約０．７μｍの領域で、絶縁膜８に沿ったチャネル領域１０ｃ及び第２の電界緩和層１２の側部のみを示している。描かれた曲線は、電子密度の等価な点を結んだプロファイルである。
ゲート酸化膜８の側面は、図６と図７の両図においてチャネルが形成されているので、電子密度は高い。図６においては、第２の電界緩和層１２（不図示）の側面に空乏層が伸びて、チャネル領域と等価な電子密度曲線はゲート間中央部（Ｘ＝０）方向に曲げられるが、ゲート領域５間中央部においてチャネルはまだ開いている。一方、図７においては、第２の電界緩和層１２（側部）の側部において、空乏層が大きく伸びてチャネルが閉じてしまっているのが分かる。このため、図７ではオン抵抗が埋め込み電界緩和層の影響で上昇している。
図８は、第１の電界緩和層１１の両端に第２の電界緩和層１２を設けた本実施形態の構造で、ゲート電極の高さが２．５μm、隣接するゲート領域５の間隔が０．９μｍである場合の耐圧と、隣接するゲート領域５の間隔が０．９μｍであるが埋め込み電界緩和層がない場合の耐圧を示したものである。埋め込み電界緩和層がないものは耐圧がほぼ４００Ｖであるのに対し、第１の実施形態の構造では、約８５０Ｖとなっている。ここで、耐圧はドレインに１０ｍＡ／ｃｍ2の電流がれた時の耐圧と定義する。
この計算結果からも分かるように、第１の電界緩和層１１を設ける事で高耐圧を達成する事ができ、かつ第１の実施形態のように第１の電界緩和層１１の両脇に第２の電界緩和層１２を設ける事でオン抵抗を１０倍以上下げる事が可能となる。
さらに、これらの第１及び第２の電界緩和層１１，１２はゲート領域５と電気的に接続していない事から、スイッチングの際にゲート領域５に電圧を印加するゲート回路の負荷を軽くするという効果をも奏することができる。
次にオン抵抗の、ゲート深さ（Ｘｊ）とゲート間隔の半分の距離（ｄｈａｌｆ）依存性の代表例を図９に示す。この計算において、エピタキシャル層１０の厚さは１０μｍで固定し、ゲート絶縁膜８と第１及び第２の電界緩和層１１，１２間の距離を０．２μｍとしている。オン抵抗のｄｈａｌｆ依存性が大きく、ｄｈａｌｆ＝０．６μｍにおいてオン抵抗は約１．１ｍΩｃｍ2 であるが、ｄｈａｌｆ＝０．４μｍでは約８倍に増加することがわかる。ゲート絶縁膜８と第１及び第２の電界緩和層１１，１２間の距離を０．５μｍ、１．０μｍとした場合の計算も行ったが（不図示）、ｄｈａｌｆ＝０．６μｍにおけるオン抵抗が約１．２ｍΩｃｍ2 であるのに対し、ｄｈａｌｆ＝０．４μｍでは約２０倍に増加しており、少なくともｄｈａｌｆ＝０．４μｍとすることがオン抵抗の点から好ましい。
この計算においては、ゲート領域５はメタル電極が直接ゲート絶縁膜８に接触している条件であるが、トレンチゲート領域に具備するゲート領域５は埋め込まれたポリシリコンでも構わない。この場合、ポリシリコンの導電型をｎ型にすることで、埋め込みポリシリコンゲート電極のシート抵抗を下げスイッチング速度を向上させることができる。また、ポリシリコンの導電型をｐ型にすることで、ゲートバイアス０Ｖの状態でもｎ型のチャネル領域１０ｃに空乏層が伸びやすくなり、ノーマリオフ型の素子を形成することができる。また、トレンチゲートの絶縁膜８に接する電極がメタル電極やシリサイドである場合、その仕事関数を適切に選ぶことにより、ｎ型チャネル領域１０ｃに空乏層を伸ばすことができノーマリオフ型の素子を形成することができる。
次に、第１の実施形態の半導体装置の製造方法について、図１０〜１９を用いて説明する。まず、不純物濃度が５×１０15ｃｍ-3であり、かつ厚さが１０μｍ程度のｎ- 型エピタキシャル層１０がその上面上に形成されたｎ+ 型ＳｉＣ基板１を用意する。ｎ+ 型ＳｉＣ基板の比抵抗は、例えば０．０２Ωｃｍである。
次に、図１０（ａ），（ｂ）に示すように、ｎ- 型エピタキシャル層１０表面に部分的にｐ型イオンを注入し、耐圧を保持するための終端構造（リサーフ層２１ｂ、ガードリング２１ａ）を形成する。ついで、図１１に示すように、終端構造の内側で且つ、活性領域１０ａ以外の部分にｐ型イオンを注入し、ソースコンタクト用ｐ型領域７を形成する。
ついで、図１２に示すように、活性領域１０ａに１×１０18ｃｍ-3〜５×１０20ｃｍ-3程度のＰ（燐）イオンを注入し、厚さが約０．６μｍ、表面濃度が例えば１×１０19ｃｍ-3のｎ+ 型のソース領域６を形成する。なお、ここでは、Ｐイオンを用いているが、これに限られず、例えばＮ（窒素）イオンであってもよい。
ソース領域６となる不純物領域形成後、図１３（ａ）〜（ｃ）に示すように、このソース領域６上に、厚さ数μｍのシリコン酸化膜１８を成膜した後、Ａｌのトレンチ形成用マスク３１を形成する。なお、図１３（ｂ）は、図１３（ａ）の１３ｂ−１３ｂ線に沿った断面図、図１３（ｃ）は、図１３（ａ）の１３ｃ−１３ｃ線に沿った断面図である。
このトレンチ形成用マスク３１のパターニングは、塩素系のＲＩＥによるＡｌエッチングにより行われる。トレンチ形成用マスク３１はメタル、ＳｉＯ2、レジストであってもよい。このトレンチ形成用マスク３１は、後述するように直後のイオン注入工程にも用いるため、ＳｉＣに対してのエッチングレートが非常に小さく、かつイオン注入時の注入イオン阻止能力がある材料を用いるのが好ましい。
トレンチ形成用マスク３１のパターン形成後、引き続き、ＣＦ4ガスを用いたＳｉＣドライエッチングにより、トレンチ形成用マスク３１に沿ったパターンでｎ型エピタキシャル層１０をエッチングし、溝を形成する。この溝の深さは、例えば０．５〜５μｍ、幅は例えば０．５〜５μｍである。
なお、エッチングガスはＣＦ4ガスに限られず、ＳＦ6 ガスを使用することもできる。ＨＢｒやＣｌ2 といった添加ガスを、必要に応じ加えてもよい。
図１３（ａ）〜（ｃ）に示すように、複数のマスク３１の間の領域を溝と称する時、予めＹ方向に延在する溝をエッチングしておいた後、Ｙ−Ｘ方向の溝を同時エッチングすることにより、Ｙ方向に延在する溝のエッチング深さを選択的に深くすることができる。この工程を介すことにより、後述の図１４（ｄ）に示すトレンチ側壁底部横長ｐ型部１０ｌｐを形成することができ、図１６（ａ）〜（ｄ）の工程で、第１の電界緩和層１１のｐ型領域と側壁底部横長ｐ型部１０ｌｐが接続し、その後ソース領域６上にソースコンタクト１４を形成することにより、第１の電界緩和層１１とソースコンタクト１４を接続するパスが形成され、第１の電界緩和層１１（p型領域）で発生したホールをソースコンタクト１４に流すことができる。このエッチング工程でのソース領域６の下部に残ったエピタキシャル層１０の部分はチャネル領域１０ｃとなる。なお、図１３（ｂ）、（ｃ）において、エピタキシャル層１０の下の基板１部分の図示を省略している。以降の図面でも同様とする。
トレンチ形成後、図１４（ａ）〜（ｄ）に示すように、Ｍｏなどのイオン注入マスク３２をトレンチ頂部と底部に成膜する。その後、図１４（ｃ）に示すように、トレンチの側壁にｐ型イオン（例えばＢ）を斜めイオン注入する。イオン注入マスク３２により、斜めイオン注入の際にトレンチ底部に侵入するｐ型イオンは、基板まで到達することなく、イオン注入を阻止することができる。但し、図１３（ｂ）、（ｃ）に参照番号１０ｐで示す側壁部分のみイオン注入を行うことができ、ｐ型領域１０ｐ（１０ｌｐを含む）が形成される。ここでは溝側面から６０°の傾きでイオン注入する。注入イオンの濃度は、例えば１×１０20ｃｍ-3である。
次にＭｏマスク３２をＣＦ4 によるエッチングで選択的に除去し、図１５（ａ）〜（ｄ）に示すように、トレンチ形成用マスク３１を剥離せず、溝底部にｎ型イオンを注入する。この工程により、溝形成部分に選択的に第２の電界緩和層１２となる領域を形成する事ができる。ｎ型イオンの不純物濃度は、少なくともｎ型エピタキシャル層１０の不純物濃度より高い必要がある。ここでは１×１０17ｃｍ-3とする。
次いで、図１６（ａ）〜（ｄ）に示すように、トレンチ形成用マスク３１を硫酸と過酸化水素水の混酸で剥離したのち水でリンスし、塩酸と過酸化水素水で微量の金属不純物を除去したのち水でリンスする。次いでＣＶＤで溝表面を含むｎ型エピタキシャル層１０表面にシリコン酸化膜を成膜し、異方性エッチングを施して溝側面に側壁シリコン酸化膜１９を残す。この時、ソース領域上のシリコン酸化膜１８も残すようにする。ここでの側壁酸化膜１９の厚さは５０ｎｍ〜１００ｎｍである。そして、ｐ型不純物をイオン注入をし、第１の電界緩和層１１を形成する。注入イオン濃度は、第２の電界緩和層１２より高い事が好ましい。ここでは例えば１×１０18ｃｍ-3とする。第１の電界緩和層１１となるｐ型領域と先の斜めイオン注入工程で形成された溝側面のｐ型領域１０ｐを接続する。このイオン注入は、基板表面（ソース領域６）をシリコン酸化膜１８で覆った状態で行なうので、ソース領域６はｎ+ 型を保っている。また、溝底部にｐ型イオンを注入する際に、基板表面に形成されたシリコン酸化膜１８及び溝側面に形成されたシリコン酸化膜１９はイオン注入のマスクの役割を果たすので、溝底部に選択的にｐ型イオンが注入される事になる。この工程を用いる事で常に溝底面に形成された第１電界緩和層１１となる領域にセルフアライン的にｐ型イオンを注入することが可能となる。
第１電界緩和層１１となるｐ型領域形成の後、側壁シリコン酸化膜１９をフッ酸などで除去する。その後、図示はしないが、ドレイン領域を形成するために、ｎ型ＳｉＣ基板１裏面にｎ型イオンを高濃度にイオン注入してドレイン領域となるｎ++型層を形成する(図２参照)。その後、活性化アニールをして注入したｎ型イオンを活性化させることにより、ドレイン領域３を形成する。活性化温度は１５００〜１８００℃が好ましいが、本実施形態では１６００℃で５分間行う。
ドレイン領域形成後、ＳｉＣ基板全体を酸化させ、表面に熱酸化膜を成膜する。酸化の手段としてウェット酸化、ドライ酸化が挙げられる。ついで、トレンチを埋め込むようにポリシリコンを成膜した後、熱工程によりポリシリコンを平坦化させ、トレンチ領域に過剰に成膜されたポリシリコンをエッチバックし、ゲート領域５を形成する（図１７（ａ）〜（ｄ）参照）。図示はしないが、このゲート領域５を形成すると同時に、後にゲートコンタクト１３が形成される領域も上記ポリシリコンにより形成する。
トレンチに埋め込んだポリシリコンをｎ型またはｐ型の導電型にするためにイオン注入を行う場合は、ポリシリコンを成膜した後にｎ型不純物（例えばリンや窒素）、ｐ型不純物（例えばボロンやアルミ）をイオン注入し、Ｎ2：Ｏ2＝１０：１の雰囲気で１０５０℃−２０分の熱拡散により不純物をポリシリコン全体に拡散させる方法がある。ここで、雰囲気に用いる酸素は、ポリシリコン表面を酸化させながら熱拡散を行わせることにより不純物が表面から脱離するのを防ぐ役割をしている。
次に熱酸化をした後にＣＶＤによりシリコン酸化膜２２を成膜し、図１８（ａ）の平面図に斜線で示すように、終端部およびゲートパッド部分を残すようにパターニングし、その部分以外をフッ酸で除去する。断面図を図１８（ｂ）に示す。
その後、１１５０℃程度で表面を熱酸化した後にＣＶＤによりシリコン酸化膜２２を成膜し、図１９（ａ）に示すように、フォトリソグラフィー法によりソースコンタクト、ゲートコンタクト、ソース配線コンタクトとなるパターンを開口する。フォトリソグラフィー法で使用したレジストを残したまま、Ｅ−ｇｕｎ蒸着（金属薄膜成膜装置による電子銃蒸着）によりＮｉをｎ型エピタキシャル層１０全面に成膜し、リフトオフにより開口部分のみにＮｉを残す。Ｎｉを成膜した後にＡｒ雰囲気でシンター炉において１０００℃、５分間の熱工程を行い、ソース領域６、ゲート領域５、ソース配線コンタクトｐ型領域７とＮｉとを各々オーミック接続させ、ソースコンタクト（不図示）、ゲートコンタクト（不図示）、ソース配線コンタクト（不図示）を形成する。
ついで、Ｔｉ／Ａｌ配線によりソースコンタクト、ソース配線コンタクトとソースパッド１６、ゲートコンタクトとゲートパッド１５をそれぞれ接続することで、図１、図２のような構造が完成する。以上の工程により、ゲート絶縁膜８で囲まれたゲート領域５下部にｎｐｎ構造を有する第１、第２の電界緩和層１１、１２を形成することが可能となる。
なお、図１３（ａ）〜（ｃ）の説明の際に、第１の電界緩和層１１のｐ型層がソースコンタクト１４に接続するｐ型層のパスができるとの説明をしたが、図２０の切り欠き斜視図にそのパスを示す。第１の電界緩和層１１が形成されるゲート領域５の下部から、エピタキシャル層１０の側面を経由して、ソースコンタクト１４に接続するｐ型層１０ｐが形成されているのがわかる。また、図１、図２で説明した完成物の切り欠き斜視図を図２１に示す。
なお、上記工程では、ｐ型不純物の斜めイオン注入工程（図１４（ｃ））により、ソース領域６と第１、第２の電界緩和層１１、１２とを繋げているが、これに限らずエピタキシャル成長等の方法を用いてもよい。また、繋げることは必ずしも必要ではなく、繋げない場合、図１４（ｃ）の溝深堀の工程は不要となる。第２の電界緩和層のｎ型領域の濃度は少なくともエピタキシャル層１０（ｎ-層）よりも高濃度である必要がある。また、ゲート領域５形成用の溝側面は、活性化アニール後にｐ型層になっている必要がある。さらに、ゲート電極５の構造が本実施形態のようにトレンチゲートの場合、溝を埋め込む材料は、ｐ型ポリシリコン、ｎ型ポリシリコン、金属層でもよい。そして、ドレイン領域にｐ型領域を設け、バイポーラ型トランジスタにしてもよい。
次に、第１の電界緩和層１１のソースコンタクト１４への引き出し方法の幾つかの変形例について説明する。
（変形例１）
まず、図２２のＡ部に示すように、トレンチ底部に形成されたゲート絶縁膜８の一部にヴィアホールを形成し、第１の電界緩和層１１（p型領域）と、ゲート領域５（トレンチ領域埋め込みのポリシリコン）をコンタクトさせる。但し、このゲート領域５のポリシリコンはトレンチ部分に埋め込まれているのみで、Ｂ部に示すようにゲートコンタクト１３には引き出されていない。また、ヴィアホールを形成していないトレンチ領域に埋め込まれたポリシリコンは、Ｃ部に示すようにゲートコンタクト１３にまで引き出されている。
次に、図２３に示すように絶縁膜４１を成膜した後、第１の電界緩和層１１（p型領域）とコンタクトしているトレンチ領域埋め込みのポリシリコンには、ソース引き出し電極１６ｅｘとコンタクトするソースコンタクトホール４５を開ける。さらに、ゲート配線酸化膜８上に引き出されたポリシリコン部分にゲートコンタクトホール４３を開ける。
次に、図２４のようにソースパッド１６、ソース引出し電極１６ｅｘ、ゲートパッド１５、ゲート引出し電極１５ｅｘを形成することにより、ゲートコンタクト１３に引き出されたポリシリコンはゲート引出し電極１５ｅｘとゲートコネクション４７を通じて接続し、第１の電界緩和層１１（p型領域）とコンタクトしているトレンチ領域埋め込みポリシリコンは、ソース引出し電極１６ｅｘと接続することになる。
この構造により、第１の電界緩和層１１（p型領域）から放電されるホールはトレンチ領域埋め込みポリシリコン領域（ゲート領域）５を介してソースパッド１６に流れる。
図１６（ｃ）でも明らかなように、第１の電界緩和層１１（p型領域）は各々がｐ型のイオン注入領域１０ｐにより電気的に接続されているので、ヴィアホールを形成していないトレンチゲート下部の第１の電界緩和層１１（p型領域）のホールの放電も、トレンチ領域埋め込みポリシリコン（ゲート領域５）を介してソースパッド１６に流れる。
本変形例１では、ゲート領域５となるトレンチ領域埋め込みポリシリコンとそうでないトレンチ領域埋め込みポリシリコンを交互に配置したが、必ずしも交互である必要は無く、少なくとも一箇所が、第１の電界緩和層１１（p型領域）とソース電極を電気的に接続するために、トレンチ領域底部にヴィアホールが形成され、トレンチ領域埋め込みポリシリコンが第１電界緩和層１１（p型領域）とソースパッド１６とを接続していれば良い。
（変形例２）
第１の電界緩和層１１の引き出し方法を以下のようにしてもよい。即ち、図２５に示すように、トレンチに埋め込んだポリシリコンをゲートコネクション４７を通じてゲート配線酸化膜８の上まで引き出す。次に、図２６に示すようにポリシリコン表面を酸化した後、ＣＶＤ酸化膜４１を成膜し、ゲートコネクション４７上の酸化膜４１をエッチングしゲートコンタクトホール４３を形成すると同時に、ソース領域６の上の酸化膜４１をエッチングし、ソースコンタクトホール４５を形成する。
次いで、図２７に示すように、ゲートコンタクトホール４３を介してゲートコネクション（不図示）とゲート引き出し電極１５ｅｘをコンタクトさせ、ソースコンタクトホール４５を介してソース領域６とソース引き出し電極１６ｅｘをコンタクトさせる。
（変形例３）
変形例３は、斜めイオン注入を行った第１の実施形態や、ヴィアホールを形成した変形例１よりも、より簡便に第１の電界緩和層１１から放電されるホールをソースパッド１６に流し込むことができる構成を提供するものである。
まず、不純物濃度が５×１０15ｃｍ-3であり、かつ厚さが１０μｍ程度のｎ型エピタキシャル層１１がその上面上に形成されたｎ型ＳｉＣ基板１を用意する。ｎ型ＳｉＣ基板１の比抵抗は、例えば０．０２Ωｃｍである。
次に、図２８（ａ）、（ｂ）に示すように、活性領域１０ａに１×１０18ｃｍ-3〜５×１０20ｃｍ-3程度のＰ（燐）イオンを注入し、厚さが約０．６μｍ、表面濃度が例えば１×１０19ｃｍ-3のソース領域６(ソースコンタクトｎ型層)となる不純物領域を形成する。なお、ここでは、Ｐイオンを用いているが、これに限られず、例えばＮ（窒素）イオンであってもよい。
次に、図１０（ｂ）で示した終端構造２１ａ，２１ｂおよび、図１１で示したソース配線コンタクトｐ型領域７を形成する前に、シリコン酸化膜１８（不図示）を介して活性領域に選択的にメタルマスク（Ａｌのトレンチ形成用マスク３１）を成膜し、塩素系のＲＩＥによるＡｌエッチングでトレンチ形成用マスク３１のパターニングする。引き続き、図２９（ａ）、（ｂ）に示すように、ＣＦ4ガスを用いたＳｉＣドライエッチングにより、トレンチ形成用マスク３１に沿ったパターンでｎ型エピタキシャル層１０を、トレンチゲート深さ程度にエッチングする。この溝の深さは、例えば０．５〜５μｍ、幅は例えば０．５〜５μｍとする。エッチングで残った部分はソースコンタクト領域となる。トレンチ形成用マスク３１は前述の材料を使用することができる。このエッチング工程でのソース領域６の下部の非エッチング部分(残った部分)はチャネル領域となる。
その後、メタルマスク３３を再度成膜し、図３０（ａ）〜（ｃ）に示すように、活性領域の外側にソース配線コンタクトｐ型領域７をイオン注入により形成する。
次に、メタルマスク３４を再度成膜し、図３１（ａ）〜（ｃ）に示すように、パターニングをしてソース配線コンタクトp型領域７の外側に終端領域２１ａ、２１ｂをイオン注入する。ここでのソース配線コンタクトp型領域７の不純物濃度は後に形成される第２の電界緩和層１１のｎ型不純物濃度よりも高いことが好ましい。
次に、図３２（ａ）〜（ｃ）に示すように、トレンチ形成用マスク３１を剥離せず、ソース配線コンタクトｐ型領域７および終端領域２１ａ、２１ｂにメタルマスク３５を成膜した後、活性領域１０ａの溝底部にｎ型イオンを注入する。この工程により、溝形成部分に選択的にｎ型の第２の電界緩和層１２となる領域を形成する事ができる。ｎ型イオンの不純物濃度は、少なくともｎ型エピタキシャル層１０の不純物濃度より高い必要がある。ここでは１×１０17ｃｍ-3とする。
次いで、図３３（ａ）〜（ｃ）に示すように、トレンチ形成用マスク３１およびメタルマスク３５を剥離したのち、ＣＶＤで溝表面を含むｎ型エピタキシャル層１０表面にＳｉ酸化膜を成膜し、異方性エッチングを施して溝側面にＳｉ酸化膜９を残す。ここでのＳｉ酸化膜９の厚さは５０ｎｍ〜１００ｎｍである。
また、ソース配線コンタクトp型領域７および終端領域２１ａ、２１ｂにメタルマスク３６を成膜する。そして、ｐ型不純物をイオン注入をし、図３４（ａ）〜（ｃ）に示すように、ｐ型の第１の電界緩和層１１を形成する。注入イオン濃度は、ソース領域６となる領域より低く、第２の電界緩和層１２より高い事が好ましい。ここでは例えば１×１０18ｃｍ-3とする。
このイオン注入の際、ソース領域６の表面はシリコン酸化膜１８で覆われているので、ソース領域６はｎ型を保っている。また、溝底部にｐ型イオンを注入する際に、溝側面についたＳｉ酸化膜９はイオン注入のマスクの役割を果たすので、溝底部に選択的にｐ型イオンが注入される事になる。この工程を用いる事で常に溝底面に形成された第２の電界緩和層１２（ｎ型）となる領域の中央にセルフアライン的にｐ型イオンを注入することができ、ｎｐｎ型の埋込電界緩和層が形成される。
この工程により、第１の電界緩和層１１のｐ型領域と、先に形成されたソース配線コンタクトｐ型領域７はｐ型イオン注入により電気的に接続されるので、第１の実施形態で行った斜めイオン注入の工程は不要になる。
ｐ型領域形成の後、自然酸化膜をフッ酸などで除去した後、ｎ型ＳｉＣ基板１裏面にｎ型イオンを高濃度にイオン注入する(図示せず)。その後、活性化アニールをして注入したｎ型イオンを活性化させることにより、ドレイン領域（図示せず）となるｎ型領域を形成する。活性化温度は１５００〜１８００℃が好ましいが、本変形例では１６００℃では５分間行う。
ドレイン領域形成後、ＳｉＣ基板１を酸化させ、表面に熱酸化膜を成膜する。酸化の手段としてウェット酸化、ドライ酸化が挙げられる。更に基板表面に酸化膜を成膜し、この酸化膜のうち、トレンチ側壁及び底部に接している部分をゲート酸化膜８とする。ついで、図３５（ａ）〜（ｃ）に示すように、ポリシリコンでトレンチを埋め込み、ゲートパッド領域を形成した後、必要に応じエッチバックあるいは不純物を拡散させた熱工程によりポリシリコン膜２６を平坦化させる。図３６（ａ）、（ｂ）に示すように、トレンチ領域およびゲートパッド以外のポリシリコン膜２６を除去した後に、図３６（ｃ）、（ｄ）に示すように、トレンチ領域およびゲートパッドに過剰に成膜されたポリシリコン膜２６をエッチバックする。
トレンチに埋め込んだポリシリコンをｎ型またはｐ型の導電型にするためにイオン注入を行う場合は、ポリシリコンを成膜した後にｎ型（例えばリンや窒素）、ｐ型（例えばＢやＡｌ）をイオン注入し、Ｎ：Ｏ2＝１０：１の雰囲気で１０５０℃、２０分の熱拡散により不純物をポリシリコン膜２６全体に拡散させる方法がある。ここで、雰囲気に用いる酸素は、ポリシリコン表面を酸化させながら熱拡散を行わせることにより不純物が表面から脱離するのを防ぐ役割をしている。
次に熱酸化をした後にＣＶＤによりＳｉ酸化膜２７を成膜し、終端部を残すようにパターニングし、図３７（ａ）〜（ｃ）に示すように、その部分以外をフッ酸で除去する。
その後、図３８（ａ）〜（ｃ）に示すように、１１５０Ｇ℃程度で表面を熱酸化した後にＣＶＤによりＳｉ酸化膜２８を成膜する。ついで、図３９（ａ）〜（ｃ）に示すように、フォトリソグラフィー法によりソースコンタクト１４となるパターン、ゲートコンタクト１３、ソース配線コンタクトｐ型領域７となるパターンを開口する。
ここで、ソースパッドに一番近いソースコンタクト領域を挟むゲート領域のうち、ソースパッド側にはトレンチゲートが存在せず、ゲートにいかなるバイアスを印加してもチャネル部分のピンチオフが困難であることから、ソースコンタクト１４のうちソースパッド１６に一番近い部分はコンタクトホールを開けないことが望ましい。
フォトリソグラフィー法で使用したレジストを残したまま、Ｅ−ｇｕｎ蒸着（金属薄膜成膜装置による電子銃蒸着）によりＮｉをｎ型エピタキシャル層１０全面に成膜し、リフトオフにより開口部分のみにＮｉを残す。Ｎｉを成膜した後にＡｒ雰囲気でシンター炉において１０００℃、５分間の熱工程を行い、ソース領域６、ゲート領域５とＮｉとを各々オーミック接続させ、ソースコンタクト（不図示）、ゲートコンタクト（不図示）、ソース配線コンタクト（不図示）を形成する。ついで、図４０（ａ）〜（ｃ）に示すようにＴｉ／Ａｌ配線によりソースコンタクト、ソース配線コンタクトとソースパッド１６、ゲートコンタクトとゲートパッド１５をそれぞれ接続することで、図１と同様な半導体装置が完成する。
以上の工程により、ゲート絶縁膜８で囲まれたゲート電極５下部にｎｐｎ構造を有する第１、第２の電界緩和層１１、１２を形成することが可能となり、前述の第１の実施形態の斜めイオン注入や、変形例１のヴィアホールを形成することなく、より簡便に第１の電界緩和層１１のp型層から放電されるホールをソース電極に流し込むことができる。
また、図３１（ａ）〜（ｃ）で示した終端構造および、ソース配線コンタクトｐ型領域７を形成する前に、終端構造領域とソース配線コンタクトｐ型領域７をエッチングによりトレンチゲート深さ程度掘り下げ、その後、終端構造とソース配線コンタクトp型領域７をイオン注入により形成したが、必ずしもエッチングにより所望の深さまで掘り下げる必要は無く、所望の深さまでイオン注入を用いて、終端構造とソース配線コンタクトｐ型領域７を形成しても構わない。
（第２の実施形態）
図４１は、本発明の第２の実施形態の半導体装置のゲート領域１対分を示した摸式的な断面図である。但し、エピタキシャル層１０の下部以下の図示は省略している。第２の実施形態と第１の実施形態との違いは、ゲート領域５の底部にゲート絶縁膜８がなく、代わりにｐ型領域２５が形成されているところにある。そして、p型領域２５と第１の電界緩和層１１とは離間して設けてある。その他の部分については、第１の実施形態と同様であるため、説明を省略する。
第２の実施形態によれば、ゲート領域５に負バイアスをかけた時にｐ型領域２５から伸びる空乏層は、第１の実施形態に示した如き酸化膜を介して伸びる空乏層とは相異して、その幅が酸化膜の厚さに限定されないため、耐圧が向上する。オフ状態で素子が電源電圧まで回復する際、エピタキシャル層１０の空乏層は第１の電界緩和層１１から伸びる。これにより、ｐ型ゲート領域５からは正孔が吐き出されずゲート電流を抑制する事ができる。
なお、第２の実施形態においても、第１の実施形態と同様、第１、第２の電界緩和層１１、１２がソース領域６と繋がっていなくても構わない。
（第３の実施形態）
図４２は本発明の実施形態３の半導体装置のゲート領域１対分を示した模式的な断面図である。但し、エピタキシャル層１０の下部以下の図示は省略している。第３の実施形態と第２の実施形態との違いは、第２の実施形態ではゲート領域５底面にのみｐ型領域２５が形成されているが、第３の実施形態ではゲート領域５底面のみでなく、ゲート電極５側面にもｐ型領域２５´が形成されており、ゲート領域５全面に亘りゲート絶縁膜８が形成されていないところにある。その他の部分については、第１の実施形態と同様であるため、説明を省略する。第３の実施形態の半導体装置の耐圧は、ｐ型領域２５´の面積が増えた分、第２の実施形態の半導体装置のそれよりもさらに向上する。
本実施形態においても、第２の実施形態と同様、第１、第２の電界緩和層１１、１２がソース領域６と繋がっていなくても構わない。
（第４の実施形態）
図４３は、本発明の第４の実施形態の半導体装置のゲート領域１対分を示した摸式的な断面図である。第１乃至第３の実施形態では、ゲート領域５は不純物を含んだポリシリコンからなっていたが、第４の実施形態のゲート領域５´はイオン注入により形成された不純物領域である点で前述の実施形態と異なる。第４の実施形態の構造では溝を形成せず、電界緩和層を予め形成したｎ型ＳｉＣ基板上に低濃度n型層１０をエピタキシャル成長させ、その表面にゲート領域５、ソース領域６を作りトランジスタを形成することになるため、リソグラフィー工程を含めた溝を形成する工程を省略することができる。
本実施形態においても、第２の実施形態と同様、第１、第２の電界緩和層１１、１２がソース領域６と繋がっていなくても構わない。
（第５の実施形態）
図４４は、本発明の第５の実施形態の半導体装置の上面図、図４５は図４４のの４５−４５線に沿った断面図である。第５の実施形態と第１の実施形態と異なる点は、第１、第２の電界緩和層１１、１２とゲート領域５との配置関係が異なる点、ソース領域の構造が異なる点である。
第１の電界緩和層１１とゲート絶縁膜８との位置関係は、第１の電界緩和層１１とゲート絶縁膜８と接しているか、離れていたとしてもゲート領域５に負バイアスを掛けた時に反転層としてｐ型層になった領域と、第１の電界緩和層１１のｐ型領域は少なくとも接する必要がある。また、第２の電界緩和層１２とゲート絶縁膜８との位置関係は、第２の電界緩和層１２がゲート絶縁膜８と接していないか、接していたとしてもゲート領域５に負バイアスを印加した際にゲート絶縁膜８界面およびゲート絶縁膜８近傍のｎ型層がｐ型導電型に反転する必要がある。
ゲート領域５に負バイアスを印加した際にｐ型の導電型に反転するｎ型領域を形成する場合、半導体材料がＳｉＣならば、ゲート絶縁膜８界面およびゲート絶縁膜８近傍のｎ型領域の濃度は５×１０17ｃｍ-3以下であることが望ましい。
さらにソース領域６のうちゲート絶縁膜８と接する部分６ｂはｐ型領域、あるいはゲート領域５に負バイアスを印加した際にｐ型の導電型に反転するｎ型領域である必要がある。p型の導電型に反転するｎ型領域を形成する場合、半導体材料がＳｉＣならば、ゲート絶縁膜８界面およびゲート絶縁膜８近傍のｎ型領域の濃度は５×１０17ｃｍ-3以下であることが望ましい。なお、ソース領域６の中央部分６ａはｎ導電型である。
以下本実施形態において、ソース領域６ｂのｐ型とは、ゲート領域５に負バイアスを掛けた際の導電型がｐ型になっていればよく、ゲート領域５にバイアスが掛けられていない時に必ずしもｐ型である必要はない。これらをまとめたものが図４６である。
図４６（ａ）は第１の電界緩和層１１（ｐ型領域）も第２の電界緩和層１２（ｎ型領域）もゲート絶縁膜８に接している場合である。この場合、ゲート絶縁膜８の界面およびゲート絶縁膜８近傍のｎ型電界緩和層濃度は５×１０17ｃｍ-3以下であることが好ましい。
図４６（ｂ）は第１の電界緩和層１１（p型領域）のみゲート絶縁膜８に接している場合であり、図４６（ｃ）は第２の電界緩和層１２（ｎ型領域）のみゲート絶縁膜８に接している場合である。この場合、ゲート絶縁膜８の界面およびゲート絶縁膜８近傍のｎ型電界緩和層濃度は５×１０17ｃｍ-3以下であることが好ましく、また、ゲート領域５に負バイアスを掛けた時に反転層としてｐ型層になった領域と、第１の電界緩和層１１（ｐ型領域）は少なくとも接する距離であることが望まれる。
図４６（ｄ）は、第１と第２の電界緩和層１１，１２が両方ともゲート絶縁膜８から離れている場合である。この場合、ゲートに負バイアスを掛けた時に反転層としてｐ型層になった領域と、第１の電界緩和層１１（p型領域）は少なくとも接する距離であることが望まれる。
本実施形態の半導体装置の動作について、図４７、図４８を用いて説明する。図４７（ａ）は本実施形態における図４６（ａ）の構造の半導体装置のゲート領域５に負バイアスを印加し、ゲート絶縁膜８界面の導電型が反転して反転層２が形成され、第１の電界緩和層１１とソース領域６の端部６ｂ（ｐ型領域）がp型の反転層２を通じて導通したときの概念図である。図４７（ｂ）は図４６（ａ）の構造の半導体装置をオフ状態にするときの電荷の移動を概念的に示した図である。オフ状態にするときはゲート領域５に負バイアスをかけるが、このときゲート絶縁膜８とｎ型エピタキシャル層１０との界面で反転層２が生じる。また、第２の型電界緩和層１２（ｎ型領域）とゲート絶縁膜８界面およびゲート絶縁膜８近傍で反転層２が生じる。この反転層を介して第１の電界緩和層１１とソース領域６にあるp型領域６ｂがつながり、空乏層が伸張することにより第１の電界緩和層１１中に正孔が発生したとしても、正孔をソース領域６ｂに流すことができ、ターンオフの高速化も実現させることができる。
本実施形態の図４６（ｂ）の構造の半導体装置をオフ状態にするときはゲート領域５に負バイアスをかけるが、このときゲート絶縁膜８とｎ型エピタキシャル層１０との界面で反転層２が生じる。この反転層２を介して第１の電界緩和層１１とソース領域６にあるｐ型領域６ｂがつながり、空乏層が伸張することにより第１の電界緩和層１１中に正孔が発生したとしても、正孔をソース領域６ｂに流すことができ、ターンオフの高速化も実現させることができる。このときの概念図は図４７（ａ）と同様である。また、半導体装置をオフ状態にするときの電荷の移動を概念的には図４７（ｂ）と同様である。
本実施形態の図４６（ｃ）の半導体装置をオフ状態にするときはゲート領域５に負バイアスをかけるが、このときゲート絶縁膜８とｎ型エピタキシャル層１０との界面で反転層２が生じる。また、第２の電界緩和層１２（ｎ型領域）とゲート絶縁膜８界面およびゲート絶縁膜８近傍で反転層２が生じる。さらに、第１の電界緩和層１１（ｐ型領域）とゲート絶縁膜８との間にあるｎ型領域も反転層が生じ、この反転層を介して第１の電界緩和層１１とソース領域６にあるｐ型領域６ｂがつながり、空乏層が伸張することにより第１の電界緩和層１１中に正孔が発生したとしても、正孔をソース領域６に流すことができ、ターンオフの高速化も実現させることができる。このときの概念図は図４７（ａ）と同様である。また、半導体装置をオフ状態にするときの電荷の移動を概念的には図４７（ｂ）と同様である。
本実施形態の図４６（ｄ）の半導体装置をオフ状態にするときはゲート領域５に負バイアスをかけるが、このときゲート絶縁膜８とｎ型エピタキシャル層１０との界面で反転層２が生じる。この反転層２を介して第１の電界緩和層１１とソース領域６にあるp型領域６ｂがつながり、空乏層が伸張することにより第１の電界緩和層１１中に正孔が発生したとしても、正孔をソース領域６に流すことができ、ターンオフの高速化も実現させることができる。このときの概念図は図４７（ａ）と同様である。また、半導体装置をオフ状態にするときの電荷の移動を概念的には図４７（ｂ）と同様である。
図４８（ａ）〜（ｄ）は本実施形態の半導体装置をオン状態にするときの電荷の移動を概念的に示した図である。この半導体装置がオン状態のときは、ゲート領域５に正バイアスをかけるが、このときゲート絶縁膜８とｎ型エピタキシャル層１０との界面で蓄積層が生じ、チャネル領域、すなわち隣接するゲート領域５間に多数キャリアが発生する。この蓄積層によりチャネル領域の抵抗が下がり、さらに、蓄積層と第２の電界緩和層１２が超低抵抗なチャネル領域を介することにより、オン抵抗を下げることができる。なお、本実施形態においても、第２の実施形態と同様、第１、第２の電界緩和層１１、１２がソース領域６と繋がっていなくても構わない。
また、図４８（ａ）〜（ｄ）において、ソース領域６のうちゲート絶縁膜８に接する部分６ｂは、ゲートに負バイアスを掛けたときにｐ型となる濃度のｎ型層を用いているため、正バイアスをかけたときはｎ型の導電型を示している。この部分が正バイアスを掛けてもｐ型の導電型を示す場合は、ソース領域のｎ型導電領域面積が減りオン抵抗が上昇してしまう。さらに、ｎ型の導電型のソース領域とゲート絶縁膜の界面に形成された蓄積層との距離が離れている場合のキャリア(電子)の流れる経路は、ｎ型の導電型のソース領域６ａから高抵抗ｎ- 層を通り蓄積層に達するため、高抵抗のｎ- 層の分オン抵抗が上がってしまう。(図４９参照)
本発明における電界緩和層領域の形状は図４６（ａ）〜（ｄ）のどれか１つ、またはこれらの組み合わせによって形成される。
（第６の実施形態）
図５０は、本発明の第６の実施形態の半導体装置の上面図である。第６の実施形態が第５の実施形態と異なる点は、ソース領域６の平面パターンが異なる点である。
第５の実施形態における、ソース領域６の平面パターンでは、隣接したゲート領域５間にp型領域６ｂ、ｎ型領域６ａ、ｐ型領域６ｂの３つの領域を平行して設ける必要があり、チャネル領域の微細化とともにこれら３領域を設けるのが困難になる。しかし第６の実施形態における、ソース領域６の平面パターンでは、第５の実施形態と直交する方向にｐ型領域６ｂとｎ型領域６ａとを設けるので、チャネル領域の微細化に制限される事なく各々の領域を設ける事ができる。
なお、本実施形態においても、第２の実施形態と同様、第１、第２の電界緩和層１１、１２がソース領域６と繋がっていなくても構わない。
（第７の実施形態）
図５１は、本発明の第７の実施形態の半導体装置の上面図である。第７の実施形態が第６の実施形態と異なる点は、ｐ型領域６ｂの中央部分がｎ型領域６ａとなっており、ｐ型領域６ｂが２つの領域に分断された点である。
第６の実施形態では隣接するゲート領域５の間隔に拘らずｎ型領域６ａとｐ型領域６ｂを設ける事ができるが、ゲート絶縁膜８から遠いｐ型領域６ｂの中央部分は正孔を排出する役割をほとんど担う事がないので、主電流を流す際にソース領域６ａにコンタクトしたｐ型領域６ｂはオン抵抗上昇を招く原因となる点が不利になる。そこで、正孔排出を担わないp型領域６ｂをｎ型領域６ａにし、第６の実施形態よりも更にオン抵抗を低減させる事ができる。
図４９に示すように、第５の実施形態におけるソースコンタクト部のｐ型領域６ｂの下部は低濃度ｎ型層（エピタキシャル層１０）であり、高抵抗層である。ゲート領域５に正バイアスを印加し、ゲート絶縁膜８界面が蓄積層の低抵抗領域となった際、ｎ型ソース領域６ａと蓄積層の間に高抵抗な低濃度ｎ型層を介するとオン抵抗の上昇を招いてしまう。しかし、第６の実施形態、第７の実施形態の平面パターンのように、ゲート領域５に正バイアスを印加した際、ｎ型ソース領域６ａと蓄積領域が必ず接触する形状にすることにより、低オン抵抗を達成することができる。
また、第５乃至第７の実施形態においてソースコンタクト１４と接するｐ型領域６ｂは、ゲート領域５に負バイアスを印加した際に形成される反転層を介して、第１の電界緩和層１１で発生したホールをソースコンタクト１４に吐き出す経路の役割を果たせばよい。したって、ゲート領域５に負バイアスを印加した際にホールを導通する経路となればよく、ｐ型の導電型領域でなくてもよい。即ち、ゲート領域５に負バイアスを掛けた際に反転し、p型の導電型になるｎ型層であってもよい。この場合、半導体材料がＳｉＣならば、５×１０17ｃｍ-3以下の濃度のｎ型領域であることが望ましい。
（第８の実施形態）
これまで述べたように、本発明の縦型半導体装置では、対向するゲート領域５に挟まれたエピタキシャル領域１０ｃがチャネルになる。ゲート領域５から横方向に延びる空乏層がチャネルのピンチオフ能を決めるので、簡便なＭＯＳダイオードのモデルを用いて、ゲートバイアス（Ｖｇ），酸化膜厚（Ｏｘ）、不純物濃度（Ｄ）を変化させた時の空乏層の延びを調べてみた。
図５２は、第８の実施形態で説明するシミュレーションで用いたダイオードのモデルである。一方の電極５１はゲート電極あるいはゲート領域を模したものである。酸化膜５３はゲート酸化膜を模したものであり、エピタキシャル層５５はチャネル領域に相当し、他方の電極５７は対向するゲート電極、ゲート領域に相当する。
シミュレーションでは、ゲートバイアスＶｇを、０から−４０Ｖまで５Ｖ間隔で変化させた。また酸化膜厚Ｏｘについては、０．０５，０．１，０．２，０．５，１．０μｍと変化させた。エピタキシャル層５５の厚さは１０μｍとし、不純物濃度Ｄを１×１０13ｃｍ-3から１×１０18ｃｍ-3まで１１段階に変化させた。
以上の条件でシミュレーションした結果、ゲートバイアスＶｇを−５Ｖから−４０Ｖまで変化させても空乏層の伸び（幅）は変わらない事がわかった。また、酸化膜厚（Ｏｘ）を変えても空乏層の伸び（幅）は変わらないことが分かった。Ｏｘ＝０．１μｍ、Ｖｇ＝−５Ｖにおけるエピタキシャル層５５の不純物濃度Ｄと空乏層の伸び（空乏層幅）との関係を図５３に示す。不純物濃度が１×１０18ｃｍ-3以上では、空乏層が全然伸びず、実用的には少なくとも１×１０17ｃｍ-3以下とすべきことが分かる。実際のデバイスでは、チャネル領域をゲート領域で挟むので、設計的には上記で得られた空乏層幅の２倍をチャネル幅として良い筈であるが、実際には図５３で得られた空乏層幅の１／６（両側からの伸びを考えた場合は２倍して１／３）のチャネル幅でないと充分閉まらないことが確かめられている。
（第９の実施形態）
これまでの実施形態ではエピタキシャル層１０の不純物濃度は均一であったが、図５４に示すようにエピタキシャル層１０の領域を分けてエピタキシャル層濃度の最適化を図ることができる。第９の実施形態ではこのような例を説明する。
図５４において、第１の領域５９はソース領域６の底部からゲート絶縁膜８の底部までのチャネル領域、第２の領域６１はゲート絶縁膜８の底部から第１及び第２の電界緩和層１１，１２の底部までの領域であり、第３の領域６３は第１及び第２の電界緩和層１１，１２の底部からエピタキシャル層１０の底部までの領域（ドリフト領域）である。
図５４における第１の領域５９は、第８の実施形態で説明した関係が適用される領域である。前述のように、第１の領域５９の不純物濃度とゲート領域間隔の関係は、図５３から得られる空乏層厚を２倍し、さらに１／３以下とすることが必要である。
第２の領域６１の濃度が第１の領域５９と同じ場合は、ソース領域６の底部から第１及び第２の電界緩和層１１，１２の底部までチャネル領域と同じ濃度領域となる。また、第２の領域６１の濃度が第３の領域６３と同じ場合はゲート絶縁膜８底部からエピタキシャル層１０の底部までドリフト領域と同じ濃度領域となる。また、第２の領域６１の濃度Ｄ２が、第１及び第３の領域５９，６３の濃度Ｄ１，Ｄ３と同じ濃度か、それより高濃度である場合は、隣接する第２の電界緩和層１２のｎ型領域同士が繋がっている構造と捉えることができる。つまりＤ１≦Ｄ３≦Ｄ２、Ｄ３≦Ｄ１≦Ｄ２の関係を満たす濃度である。また、ゲートに負バイアスを掛けて第２の領域６１を反転層とする場合は、第２の領域６１の濃度Ｄ２は５×１０17ｃｍ-3以下であることが望ましい。また、第３の領域６３の不純物濃度および厚さは素子の目標耐圧により決定される。
第１の実施形態の変形例３で述べた、第１の電界緩和層１１（ｐ型領域）をソース電極まで引き出す構造は、本実施形態のように、チャネル領域、ドリフト領域の濃度がそれぞれ異なる場合でも適用できる。さらに、第２の領域６１の濃度が、第１の領域５９の濃度と同じ濃度か、それより高濃度である場合、つまりＤ１≦Ｄ３≦Ｄ２、Ｄ３≦Ｄ１≦Ｄ２の関係を満たす濃度である場合は、終端構造を形成する領域にある、第２の領域６１をエッチングして除去してから終端構造を形成することで、耐圧が下がることを抑制することができる。この方法について以下に説明する。
まず、図５５（ａ），（ｂ）に示すように、不純物濃度が５×１０15ｃｍ-3のｎ型ドリフト層６３、その上に１×１０17ｃｍ-3程度のｎ型層６１（後に第２の電界緩和層１２になるｎ型領域）、その上に１×１０14ｃｍ-3のチャネル領域５９の３層のｎ型不純物エピタキシャル層３が上面上に形成されたｎ型ＳｉＣ基板（基板部分は図示を省略）を用意する。ｎ型ＳｉＣ基板の比抵抗は、例えば０．０２Ωｃｍである。
活性領域１０ａに１×１０18ｃｍ-3〜５×１０20ｃｍ-3程度のＰ（燐）イオンを注入し、厚さが約０．６μｍ、表面濃度が例えば１×１０19ｃｍ-3のソース領域６となる不純物領域を形成する。なお、ここでは、Ｐイオンを用いているが、これに限られず、例えばＮ（窒素）イオンであってもよい。
次に、図１０（ｂ）で示した終端構造および、図１１で示したソース配線コンタクトｐ型領域７を形成する前に、活性領域１０ａに選択的にメタルマスク（Ａｌのトレンチ形成用マスク）３１を成膜する。ついで、図５６（ａ），（ｂ）に示すように、エッチングによりトレンチゲート深さ程度（第２の電界緩和層１２となるｎ型不純物層６１まで）エッチングする。この溝の深さは、例えば０．５〜５μｍ、幅は例えば０．５〜５μｍである。エッチングで残った部分はソースコンタクト領域となる。トレンチ形成用マスク３１は第１の実施形態で使用したものと同様なものが使用できる。このエッチング工程でのソース領域６の下部の非エッチング部分（残った部分）はチャネル領域となる。
その後、図５７（ａ）〜（ｃ）に示すように、活性領域１０ａの外側にソース配線コンタクトｐ型領域７および第１の電界緩和層１１（ｐ型領域）をイオン注入により同時に形成する。これにより第１の電界緩和層１１と第２の電界緩和層１２（ｎ型層６１）からなる埋込電界緩和層が形成されたことになる。ここでのｐ型領域の不純物濃度は第２の電界緩和層１２のｎ型不純物濃度よりも高いことが好ましい。また、この工程により、第１の電界緩和層１１（ｐ型領域）とソース配線コンタクトｐ型領域７はｐ型イオン注入により電気的に接続されることになる。
次に、図５８（ａ）〜（ｃ）に示すように、メタルマスクを再度成膜しパターニングをして、終端領域をドリフト層（第３の領域６３）までエッチングし、図５９（ａ）〜（ｃ）に示すように、終端領域２１ａ，２１ｂをイオン注入で形成する。
次いで、自然酸化膜をフッ酸などで除去した後、ｎ型ＳｉＣ基板裏面にｎ型イオンを高濃度にイオン注入する（図示せず）。その後、活性化アニールをして注入したｎ型イオンを活性化させることにより、ドレイン領域（図示せず）となるｎ型領域を形成する。活性化温度は１５００〜１８００℃が好ましいが、本実施形態では１６００℃で５分間行う。
ドレイン領域形成後、図６０（ａ）に示すように、ＳｉＣ基板を酸化させ、表面に熱酸化膜を成膜する。酸化の手段としてウェット酸化、ドライ酸化が挙げられる。更に基板表面に酸化膜を成膜し、この酸化膜のうち、トレンチ側壁及び底部に接している部分をゲート酸化膜８とする。但し、理解し易いように他の領域に同時に形成された酸化膜も参照番号８で表示している。ついで、図６０（ｂ）、（ｃ）に示すように、トレンチを埋め込み、ゲートパッド領域を形成する為にポリシリコン膜６５を成膜する。その後、熱工程によりポリシリコン膜を平坦化させ、図６１（ａ），（ｂ）に示すように、トレンチ領域およびゲートパッド以外のポリシリコン膜６５を除去する。ついで、図６０（ｃ）、（ｄ）に示すように、トレンチ領域およびゲートパッドに過剰に成膜されたポリシリコン膜６５をエッチバックする。トレンチに埋め込んだポリシリコンをｎ型またはｐ型の導電型にするためにイオン注入を行う場合は、第１の実施形態で述べたと同様に実施すればよい。
次に熱酸化をした後にＣＶＤによりＳｉ酸化膜６７を成膜し、図６２（ａ）〜（ｃ）に示すように、終端部を残すようにパターニングし、その部分以外をフッ酸で除去する。
その後、１１５０℃程度で表面を熱酸化した後にＣＶＤによりＳｉ酸化膜６９を成膜し、図６３（ａ）〜（ｃ）に示すように、フォトリソグラフィー法によりソースコンタクト１４となるパターン、ゲートコンタクト１３、ソース配線コンタクトｐ型領域となるパターンを開口する。
ここで、ソースパッド１６に一番近いソースコンタクト領域６を挟むゲート領域５のうち、ソースパッド１６側にはトレンチゲートが存在せず、ゲートにいかなるバイアスを印加してもチャネル部分のピンチオフが困難であることから、ソースコンタクト１４のうちソースパッド１６に一番近い部分はコンタクトホールを開けないことが望ましい。
フォトリソグラフィー法で使用したレジストを残したまま、Ｅ−ｇｕｎ蒸着（金属薄膜成膜装置による電子銃蒸着）によりＮｉをｎ型エピタキシャル層１０全面に成膜し、リフトオフにより開口部分のみにＮｉを残す。Ｎｉを成膜した後にＡｒ雰囲気でシンター炉において１０００℃、５分間の熱工程を行い、ソース領域６、ゲート電極５、ソース配線コンタクトｐ型領域７とＮｉとを各々オーミック接続させ、ソースコンタクト（不図示）、ゲートコンタクト（不図示）、ソース配線コンタクト（不図示）を形成する。ついで、図６４（ａ）〜（ｃ）に示すようにＴｉ／Ａｌ配線によりソースコンタクト、ソース配線コンタクトとソースパッド１６、ゲートコンタクトとゲートパッド１５をそれぞれ接続することで、図１と同様な構造が完成する。
以上の工程により、ゲート絶縁膜８で囲まれたゲート電極５下部にｎｐｎ構造を有する第１、第２の電界緩和層１１、１２を形成することが可能となり、第１の電界緩和層１１（ｐ型層）から放電されるホールをソース電極に流すために第１の実施形態で導入した斜めインプラ工程や、絶縁膜で囲まれたトレンチ領域の一部にヴィアホールを形成することなく、より簡便に第１の電界緩和層１１のｐ型領域から放電されるホールをソース電極に流し込むことができる。また、各領域の材料、濃度などについては、第１の実施形態の注意書きが同様に適用される。
（第１０の実施形態）
第９の実施形態では、エピタキシャル層３を３つの領域５９，６１，６３に分けたが、これに伴い、終端構造部（ガードリング２１ｂ）の底部の位置のバリエーションが増える。
図６５（ａ）〜（ｅ）は、第２の領域６１よりも高濃度のｐ型領域で端部トレンチを埋め込んだ例である。図６５（ｆ）〜（ｊ）は、第２の領域６１よりも高濃度のｐ型領域を端部のトレンチ側壁に沿って形成した例である。
図６５（ａ）、（ｆ）は終端構造の底部が第１の領域５９中にある例、図６５（ｂ）、（ｇ）は終端構造の底部が第１の領域５９と第２の領域６１の界面にある例、図６５（ｃ）、（ｈ）は終端構造の底部が第２の領域５９中にある例、図６５（ｄ）、（ｉ）は終端構造の底部が第２の領域６１と第３の領域６３の界面にある例、図６５（ｅ）、（ｊ）は終端構造の底部が第３の領域６３の中にある例である。
終端構造の底部の位置は、個々の半導体装置の特性要求に応じて選定すればよく、多くの選択肢が提供されたことになる。
（第１１の実施形態）
上記の実施形態で例示した半導体装置は、チャネル層深さ方向中央部を横切るｐ型領域を加えることにより、トレンチＭＯＳＦＥＴとすることができ、このトレンチＭＯＳＦＥＴのドレインコンタクト層（ｎ型）をｐ型に変えることにより、ＩＧＢＴとすることができる。
図６６（ａ）は第８の実施形態に係るトレンチＭＯＳＦＥＴの断面図である。参照番号７０はソース電極、７１はｎ型ソースコンタクト、７２はｎ型ソース領域、７３はｐ型領域（チャネル領域）、７４はゲート絶縁膜、７５はゲート領域、７６はｎ型ドリフト領域、７７はｎ型ドレインコンタクト、７８はドレイン電極である。そして、ゲート領域５直下のドレイン領域７６には、第１及び第２の電界緩和層１１，１２が設けられれている。
図６６（ｂ）はトレンチＩＧＢＴの断面図である。参照番号８０はエミッタ電極、８１はｎ型ソースコンタクト、８２はｎ型エミッタ領域、８３はｐ型ベース領域、８４はゲート絶縁膜、８５はゲート領域、８６はｎ型ドリフト領域、８７はｐ型領域、８８はコレクタ電極である。そして、ゲート領域５直下のドリフト領域８６には、第１及び第２の電界緩和層１１，１２が設けられれている。
前述の実施形態と同様にして、第１の電界緩和層１１（ｐ型領域）をソース電極７０あるいはエミッタ電極８０に接続する導通路を形成することにより、第１の電界緩和層から放電するホールをソース電極７０あるいはエミッタ電極８０に流し込むことができる。
また、本実施形態においても、第９の実施形態で述べた第１〜第３の領域を適用することができ、その形態を図６７（ａ），（ｂ）に示す。両図において、ゲート領域５に並列するｎ型部分を第１の領域５９で形成し、第１及び第２の電界緩和層１１，１２の形成層を第２の領域６１とし、ドレイン領域あるいはドリフト領域を第３の領域６３とすればよい。
（第１２の実施形態）
上述の実施形態では、縦形素子について説明したが、本発明はこれに限られず、横型素子に適用することができる。
図６８は、第１の実施形態の縦形素子を横形に形成した場合の模式的な斜視図である。理解を容易にするために、第１の実施形態と同一個所には同一参照番号を付す。即ち、ｎ＋型ＳｉＣ基板１上にp型エピタキシャル層９１を成膜し、その上にｎ型エピタキシャル領域１０を成膜した基板にｎ+ソース領域６、n+ドレイン領域３、後に第２の電界緩和層１２となるｎ型領域９２を形成する。
ついで、図６９に示すように、エッチングマスク９３を形成しパターニングした後、図７０に示すように、ｎ型エピタキシャル領域１０をエッチングしてトレンチを形成する。
ついで、メタルマスク９４をさらに成膜して、エッチング領域底部をマスクした上で、図７１に示すように、斜めイオン注入によりｐ型領域を形成する。図７２は、第１及び第２の電界緩和層１１，１２が形成された状態での横断面図である。
ついで、活性化アニールを施した後、図示は省略するが、トレンチ部に絶縁膜を成膜し、ポリシリコンを埋め込んでゲート領域５を形成した後に、全面を酸化膜で絶縁する。その後、ソース領域６、ゲート領域５、ドレイン領域３にコンタクトホールを開け、コンタクトメタルを成膜した後にシンターすることで、横型素子を得ることができる。
本実施形態の横型素子においても、第９の実施形態と同様にチャネル領域、ドリフト領域の濃度をそれぞれ変えて、第１〜第３の領域を設けることができる。
本発明の第１の実施形態の半導体装置の上面図。 図１の２−２線に沿った断面図。 図１の３−３線に沿った断面図。 図１の埋込電界緩和層の位置のバリエーションを示す断面図。 本発明の埋込電界緩和層の効果を示すＩ−Ｖ特性図。 第１の実施形態の半導体装置のチャネル領域近傍の電子密度のプロファイルを示す図。 比較例（図７５）の半導体装置のチャネル領域近傍の電子密度のプロファイルを示す図。 本発明の埋込電界緩和層を設けた場合と設けない場合を比較して示すＩ−Ｖ特性図。 第１の実施形態の半導体装置のオン抵抗の、ゲート領域深さ（Ｘｊ）とゲート間間隔の２分の１（ｄｈａｌｆ）への依存性を示す表。 第１の実施形態の半導体装置の製造工程図。 第１の実施形態の半導体装置の製造工程図。 第１の実施形態の半導体装置の製造工程図。 第１の実施形態の半導体装置の製造工程図。 第１の実施形態の半導体装置の製造工程図。 第１の実施形態の半導体装置の製造工程図。 第１の実施形態の半導体装置の製造工程図。 第１の実施形態の半導体装置の製造工程図。 第１の実施形態の半導体装置の製造工程図。 第１の実施形態の半導体装置の製造工程図。 第１の実施形態の半導体装置の第１の電界緩和層のソース電極への引出し導通路を示す切り欠き斜視図。 第１の実施形態の半導体装置の切り欠き斜視図。 引出し導通路の変形例１の形成方法を示す切り欠き斜視図。 引出し導通路の変形例１の形成方法を示す切り欠き斜視図。 引出し導通路の変形例１の形成方法を示す切り欠き斜視図。 引出し導通路の変形例２の形成方法を示す切り欠き斜視図。 引出し導通路の変形例２の形成方法を示す切り欠き斜視図。 引出し導通路の変形例２の形成方法を示す切り欠き斜視図。 引出し導通路の変形例３の製造工程を段階的に示す図。 引出し導通路の変形例３の製造工程を段階的に示す図。 引出し導通路の変形例３の製造工程を段階的に示す図。 引出し導通路の変形例３の製造工程を段階的に示す図。 引出し導通路の変形例３の製造工程を段階的に示す図。 引出し導通路の変形例３の製造工程を段階的に示す図。 引出し導通路の変形例３の製造工程を段階的に示す図。 引出し導通路の変形例３の製造工程を段階的に示す図。 引出し導通路の変形例３の製造工程を段階的に示す図。 引出し導通路の変形例３の製造工程を段階的に示す図。 引出し導通路の変形例３の製造工程を段階的に示す図。 引出し導通路の変形例３の製造工程を段階的に示す図。 引出し導通路の変形例３の製造工程を段階的に示す図。 第２の実施形態の半導体装置の断面図。 第３の実施形態の半導体装置の断面図。 第４の実施形態の半導体装置の断面図。 第５の実施形態の半導体装置の上面図。 第５の実施形態の半導体装置の断面図。 第５の実施形態における第１の電界緩和層のソース電極への引出し導通路形成のバリエーションを示す図。 第５の実施形態における第１の電界緩和層のソース電極へのホールの流れを示す図。 第５の実施形態の半導体装置の動作時の電子の流れのバリエーションを示す図。 第５の実施形態の半導体装置のオン抵抗の増加要因を説明する図。 第６の実施形態の半導体装置の上面図。 第７の実施形態の半導体装置の上面図。 第８の実施形態のシミュレーションに用いたダイオードモデルの概念図。 第８の実施形態における空乏層幅のエピタキシャル層不純物濃度依存性を示す図。 第９の実施形態の半導体装置のエピタキシャル層の構成を示す部分断面図。 第９の実施形態の半導体装置の製造工程を段階的に示す断面図。 第９の実施形態の半導体装置の製造工程を段階的に示す断面図。 第９の実施形態の半導体装置の製造工程を段階的に示す断面図。 第９の実施形態の半導体装置の製造工程を段階的に示す断面図。 第９の実施形態の半導体装置の製造工程を段階的に示す断面図。 第９の実施形態の半導体装置の製造工程を段階的に示す断面図。 第９の実施形態の半導体装置の製造工程を段階的に示す断面図。 第９の実施形態の半導体装置の製造工程を段階的に示す断面図。 第９の実施形態の半導体装置の製造工程を段階的に示す断面図。 第９の実施形態の半導体装置の製造工程を段階的に示す断面図。 第１０の実施形態の終端構造のバリエーションを示す部分断面図。 第１１の実施形態に係る（ａ）トレンチＭＯＳＦＥＴ，（ｂ）ＩＧＢＴの断面図。 第１１の実施形態の変形例に係る（ａ）トレンチＭＯＳＦＥＴ，（ｂ）ＩＧＢＴの断面図。 第１２の実施形態に係る横型半導体装置（パワーＳＩＴ）の製造工程を示す摸式的斜視図。 第１２の実施形態に係る横型半導体装置（パワーＳＩＴ）の製造工程を示す摸式的斜視図。 第１２の実施形態に係る横型半導体装置（パワーＳＩＴ）の製造工程を示す摸式的斜視図。 第１２の実施形態に係る横型半導体装置（パワーＳＩＴ）の製造工程を示す摸式的斜視図。 図７１に対応する横断面図。 比較例の半導体装置（パワーＳＩＴ）の断面図。 比較例の半導体装置（ＭＯＳ−ＳＩＴ）の断面図。 他の比較例の半導体装置の断面図。 他の比較例の半導体装置の問題点を説明する断面図。
符号の説明
１…ｎ+ 基板
２…反転層
３…ドレイン領域
４…ドレイン電極
５…ゲート領域（ゲート電極）
６…ソース領域
７…ソースコンタクト用ｐ型領域
８…ゲート絶縁膜
９…Ｓｉ酸化膜
１０…エピタキシャル層
１０ａ…活性領域
１０ｃ…チャネル部
１０ｐ…ｐ型領域
１０ｐｌ…トレンチ側壁底部横長ｐ型部
１１…第１の電界緩和層
１２…第２の電界緩和層
１３…ゲートコンタクト
１４…ソースコンタクト
１５…ゲートパッド
１５ｅｘ…ゲート引出し電極
１６…ソースパッド
１６ｅｘ…ソース引出し電極
１６ｅｌ…ソース電極延長部
１７…ソース配線コンタクト
１８…シリコン酸化膜
１９…ゲート側壁絶縁膜
２１ａ…ガードリング
２１ｂ…リサーフ
２２…シリコン酸化膜
２３…絶縁膜
２５…ｐ型領域
２５´…ｐ型領域
２６…ポリシリコン膜
２７…Ｓｉ酸化膜
２８…Ｓｉ酸化膜
３１…マスク（Ａｌ）
３２…マスク（Ｍｏ）
３３…メタルマスク
３４…メタルマスク
４１…絶縁膜
４３…ゲートコンタクトホール
４５…ソースコンタクトホール
４７…ゲート接続
４９…ヴィアホール
５１…一方の電極
５３…シリコン酸化膜
５５…エピタキシャル層
５７…他方の電極
５９…第１の領域
６１…第２の領域
６３…第３の領域
６５…ポリシリコン層
６７…シリコン酸化膜
７０…ソース電極
７１…ソースコンタクト
７２…ソース領域
７３…ｐ型領域層
７４…ゲート絶縁膜
７５…ゲート領域（ゲート電極）
７６…ドリフト領域
７７…ドレインコンタクト
７８…ドレイン電極
８０…エミッタ電極
８１…エミッタコンタクト
８２…エミッタ領域
８３…ベース領域
８４…ゲート絶縁膜
８５…ゲート領域（ゲート電極）
８６…ドリフト領域
８７…コレクタコンタクト
８８…コレクタ電極
９１…ｐ型エピタキシャル層
９２…ｎ型領域
９３…メタルマスク
９４…メタルマスク
１００…ドリフト層
１０１…ゲート領域
１０１ａ…ゲート電極
１０１ｂ…ゲート端子
１０２…ソース領域
１０２ａ…ソース電極
１０２ｂ…ソース端子
１０３…基板、ドレイン領域
１０３ａ…ドレイン電極
１０３ｂ…ドレイン端子
１０５…ゲート領域
１０８…ゲート絶縁膜
１０９…ｐ型電界緩和層

Claims (11)

  1. 第１の主面と第２の主面を有する第１導電型の半導体基板と、
    前記半導体基板の前記第１の主面上に形成された第１導電型の低濃度半導体層と、
    前記低濃度半導体層の表面の島状領域の頂部に形成された第１導電型の第１の半導体領域と、
    前記第１の半導体領域の周囲を取り囲むように形成され、前記第１の半導体領域よりも深く前記低濃度半導体層に埋め込み形成された第１の電極と、
    前記半導体基板の前記第２の主面上に形成された第２の半導体領域と、
    前記第１の電極の底面とこの底面に対向する前記第２の半導体領域の間に介在する前記低濃度半導体層中に、前記第１の電極と離隔して形成され、第２導電型の第１の電界緩和層と、前記第１の電界緩和層の両端に形成された第１導電型の第２の電界緩和層からなる埋込電界緩和層と、
    前記第１の主面の前記第１の半導体領域上に形成された第２の電極と、
    前記第２の主面の前記第２の半導体領域上に形成された第３の電極と、
    を具備することを特徴とする半導体装置。
  2. 第１の主面と第２の主面を有する第１導電型の半導体基板と、
    前記半導体基板の前記第１の主面上に形成された第１導電型の第１の低濃度半導体層と、
    前記第１の低濃度半導体層の上に形成された第１導電型の第２の低濃度半導体層と、
    前記第２の低濃度半導体層の上に形成された第１導電型の第３の低濃度半導体層と、
    前記第３の低濃度半導体層の表面の島状領域の頂部に形成された第１導電型の第１の半導体領域と、
    前記第１の半導体領域の周囲を取り囲むように形成され、前記第１の半導体領域よりも深く前記第３の低濃度半導体層を貫通するように埋め込み形成された第１の電極と、
    前記半導体基板の前記第２の主面上に形成された第２の半導体領域と、
    前記第１の電極の底面とこの底面に対向する前記第２の半導体領域の間に介在する前記第２の低濃度半導体層に前記第１の電極と離間して形成され、第２導電型の第１の電界緩和層と、前記第１の電界緩和層の両端に形成された第１導電型の第２の電界緩和層とからなる埋込電界緩和層と、
    前記第１の主面の前記第１の半導体領域上に形成された第２の電極と、
    前記第２の主面の前記第２の半導体領域上に形成された第３の電極と、
    を具備する半導体装置。
  3. 前記第１の半導体領域の側面と前記第１の電極の間、前記低濃度半導体層若しくは前記第３の低濃度半導体層と前記第１の電極の間に形成された第１の絶縁膜を更に具備することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の電界緩和層と前記第２の電界緩和層の少なくとも１つが前記第１の電極に前記第１の絶縁膜を介して接触していることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１の電極の側面と前記第１の半導体領域、前記第１の電極の側面と前記低濃度半導体層若しくは第３の低濃度半導体層の間に形成された第２の絶縁膜と、前記第１の電極の底面と前記低濃度半導体層若しくは第２の低濃度半導体層の間に形成された第２導電型の第１の不純物層をさらに具備することを特徴とする請求項１または２に記載の半導体装置。
  6. 前記第１の半導体領域と前記第１の電極及び前記低濃度半導体層若しくは前記第３の低濃度半導体層と前記第１の電極との間に形成された第２導電型の第２の不純物層を具備することを特徴とする請求項１または２に記載の半導体装置。
  7. 前記第１の電極は、第２導電型の第３の不純物層若しくは金属からなる請求項１乃至６のいずれかに記載の半導体装置。
  8. 前記第１の半導体領域は、その両端に第２導電型の第４の不純物層を有することを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
  9. 前記第１の電界緩和層と前記第２の電極を結ぶ第３の半導体領域をさらに具備することを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
  10. 前記第２の電界緩和層の不純物濃度は、前記低濃度半導体層若しくは前記第２の低濃度半導体層の不純物濃度よりも大きいことを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
  11. 前記第１の電極に取り囲まれた前記低濃度半導体層の柱状領域の上面に垂直方向の柱状領域中央部を横切るように設けられた第２導電型の第４の半導体領域をさらに具備することを特徴とする請求項１乃至１０のいずれかに記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014115253A1 (ja) * 2013-01-23 2014-07-31 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
US9093493B2 (en) 2013-08-23 2015-07-28 Fuji Electric Co., Ltd. Wide bandgap insulated gate semiconductor device

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005327799A (ja) * 2004-05-12 2005-11-24 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2006295134A (ja) * 2005-03-17 2006-10-26 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP5025935B2 (ja) * 2005-09-29 2012-09-12 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型電界効果トランジスタの製造方法
US20070134853A1 (en) * 2005-12-09 2007-06-14 Lite-On Semiconductor Corp. Power semiconductor device having reduced on-resistance and method of manufacturing the same
US8222649B2 (en) * 2006-02-07 2012-07-17 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
US7808029B2 (en) * 2006-04-26 2010-10-05 Siliconix Technology C.V. Mask structure for manufacture of trench type semiconductor device
JP2008016747A (ja) * 2006-07-10 2008-01-24 Fuji Electric Holdings Co Ltd トレンチｍｏｓ型炭化珪素半導体装置およびその製造方法
JP2008124362A (ja) * 2006-11-15 2008-05-29 Mitsubishi Electric Corp 半導体装置とその製造方法
US8458430B2 (en) * 2007-03-26 2013-06-04 Archion, Inc. Configurable and scalable storage system
JP2008311301A (ja) * 2007-06-12 2008-12-25 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
JP2009088005A (ja) * 2007-09-27 2009-04-23 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US20090272982A1 (en) 2008-03-03 2009-11-05 Fuji Electric Device Technology Co., Ltd. Trench gate type semiconductor device and method of producing the same
KR101191281B1 (ko) 2008-03-31 2012-10-16 미쓰비시덴키 가부시키가이샤 반도체장치
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置
JP5535490B2 (ja) * 2009-01-30 2014-07-02 住友電工デバイス・イノベーション株式会社 半導体装置
US20110024765A1 (en) * 2009-07-31 2011-02-03 General Electric Company Silicon carbide semiconductor structures, devices and methods for making the same
US8653533B2 (en) 2009-09-07 2014-02-18 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
JP4985760B2 (ja) * 2009-12-28 2012-07-25 住友電気工業株式会社 半導体装置およびその製造方法
JP2011204761A (ja) * 2010-03-24 2011-10-13 On Semiconductor Trading Ltd 絶縁ゲート型バイポーラトランジスタ
US8247874B2 (en) * 2010-08-26 2012-08-21 Infineon Technologies Austria Ag Depletion MOS transistor and charging arrangement
JP5954856B2 (ja) 2011-02-01 2016-07-20 ルネサスエレクトロニクス株式会社 縦チャネル型ノーマリオフ型パワーｊｆｅｔの製造方法
JP2013165197A (ja) 2012-02-13 2013-08-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5867134B2 (ja) * 2012-02-13 2016-02-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5914060B2 (ja) * 2012-03-09 2016-05-11 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5556862B2 (ja) * 2012-08-06 2014-07-23 富士電機株式会社 トレンチｍｏｓ型炭化珪素半導体装置の製造方法
JP6073719B2 (ja) * 2013-03-21 2017-02-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
US9972676B2 (en) 2014-01-10 2018-05-15 Mitsubishi Electric Corporation Silicon carbide semiconductor device
DE102014200613A1 (de) * 2014-01-15 2015-07-16 Robert Bosch Gmbh SiC-Trench-Transistor und Verfahren zu dessen Herstellung
JP2016006870A (ja) * 2014-05-30 2016-01-14 住友電気工業株式会社 半導体装置
US9577073B2 (en) * 2014-12-11 2017-02-21 Infineon Technologies Ag Method of forming a silicon-carbide device with a shielded gate
DE102014119466A1 (de) * 2014-12-22 2016-06-23 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen und gateverbinderstruktur
US9324807B1 (en) * 2015-07-10 2016-04-26 United Silicon Carbide, Inc. Silicon carbide MOSFET with integrated MOS diode
WO2017187670A1 (ja) 2016-04-27 2017-11-02 三菱電機株式会社 半導体装置および電力変換装置
JP6640691B2 (ja) * 2016-09-21 2020-02-05 株式会社東芝 半導体装置及びその製造方法
US10770296B2 (en) * 2017-01-26 2020-09-08 Mitsubishi Electric Corporation Method of manufacturing semiconductor device
US11637184B2 (en) * 2017-03-06 2023-04-25 Mitsubishi Electric Corporation Silicon carbide semiconductor device, power converter, method of manufacturing silicon carbide semiconductor device, and method of manufacturing power converter
CN106876470A (zh) * 2017-03-23 2017-06-20 深圳基本半导体有限公司 一种沟槽栅金属氧化物场效应晶体管及其制造方法
KR102406116B1 (ko) * 2018-04-27 2022-06-07 현대자동차 주식회사 반도체 소자 및 그 제조 방법
WO2020031446A1 (ja) * 2018-08-09 2020-02-13 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6648331B1 (ja) * 2019-06-07 2020-02-14 新電元工業株式会社 半導体装置及び半導体装置の製造方法
DE102020202038A1 (de) * 2020-02-18 2021-08-19 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikaler Fin-Feldeffekttransistor, vertikaler Fin-Feldeffekttransistor-Anordnung und Verfahren zum Bilden eines vertikalen Fin-Feldeffekttransistors
US11545585B2 (en) 2020-08-21 2023-01-03 Monolithic Power Systems, Inc. Single sided channel mesa power junction field effect transistor

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216381A (ja) * 1999-01-22 2000-08-04 Nissan Motor Co Ltd 電界効果トランジスタ
JP2001511315A (ja) * 1997-02-07 2001-08-07 クーパー，ジェームズ・アルバート，ジュニアー シリコン・カーバイド・パワー・トランジスタの最大電圧を増大させるための構造
JP2002359378A (ja) * 2001-03-28 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
JP2003517725A (ja) * 1999-08-10 2003-05-27 イノベイティブ・テクノロジー・ライセンシング・エルエルシー ユニポーラ電界効果トランジスタ
JP2003224277A (ja) * 2002-01-31 2003-08-08 Denso Corp 炭化珪素半導体装置とその製造方法
JP2005526392A (ja) * 2002-05-14 2005-09-02 インターナショナル レクティファイアー コーポレイション 電界救済特性を有するトレンチ型ｍｏｓｆｅｔ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53116080A (en) * 1977-03-19 1978-10-11 Nippon Gakki Seizo Kk Transistor and its manufacture
EP1209751A3 (en) * 1991-08-08 2002-07-31 Kabushiki Kaisha Toshiba Self turn-off insulated-gate power semiconductor device with injection-enhanced transistor structure
JP3073056B2 (ja) * 1991-09-13 2000-08-07 松下電工株式会社 静電誘導半導体装置
US6316807B1 (en) * 1997-12-05 2001-11-13 Naoto Fujishima Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same
JPH11177086A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd 縦型電界効果トランジスタとその製造方法
ITMI20010039A1 (it) * 2000-01-14 2002-07-11 Denso Corp Dispositivo a semiconduttori e metodo per la fabbricazione dello stesso
JP4528460B2 (ja) 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6309929B1 (en) * 2000-09-22 2001-10-30 Industrial Technology Research Institute And Genetal Semiconductor Of Taiwan, Ltd. Method of forming trench MOS device and termination structure
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
JP4839548B2 (ja) 2001-08-29 2011-12-21 株式会社デンソー 炭化珪素半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001511315A (ja) * 1997-02-07 2001-08-07 クーパー，ジェームズ・アルバート，ジュニアー シリコン・カーバイド・パワー・トランジスタの最大電圧を増大させるための構造
JP2000216381A (ja) * 1999-01-22 2000-08-04 Nissan Motor Co Ltd 電界効果トランジスタ
JP2003517725A (ja) * 1999-08-10 2003-05-27 イノベイティブ・テクノロジー・ライセンシング・エルエルシー ユニポーラ電界効果トランジスタ
JP2002359378A (ja) * 2001-03-28 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
JP2003224277A (ja) * 2002-01-31 2003-08-08 Denso Corp 炭化珪素半導体装置とその製造方法
JP2005526392A (ja) * 2002-05-14 2005-09-02 インターナショナル レクティファイアー コーポレイション 電界救済特性を有するトレンチ型ｍｏｓｆｅｔ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014115253A1 (ja) * 2013-01-23 2014-07-31 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
JP5985662B2 (ja) * 2013-01-23 2016-09-06 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
US9825166B2 (en) 2013-01-23 2017-11-21 Hitachi, Ltd. Silicon carbide semiconductor device and method for producing same
US9093493B2 (en) 2013-08-23 2015-07-28 Fuji Electric Co., Ltd. Wide bandgap insulated gate semiconductor device
US9318547B2 (en) 2013-08-23 2016-04-19 Fuji Electric Co., Ltd. Wide bandgap insulated gate semiconductor device

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