JP3073056B2 - 静電誘導半導体装置 - Google Patents
静電誘導半導体装置Info
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- JP3073056B2 JP3073056B2 JP03234342A JP23434291A JP3073056B2 JP 3073056 B2 JP3073056 B2 JP 3073056B2 JP 03234342 A JP03234342 A JP 03234342A JP 23434291 A JP23434291 A JP 23434291A JP 3073056 B2 JP3073056 B2 JP 3073056B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、静電誘導半導体装置
に関する。
に関する。
【０００２】
【従来の技術】従来、図７や図８に示すようなスイッチ
ング素子として使われる表面ゲート型の静電誘導半導体
装置がある。図７に示す表面ゲート型の静電誘導半導体
装置８０は、ｎ型の半導体基板８１一側の表面部分に、
ｎ+ 型のカソード領域８２とｐ+ 型のゲート領域８４と
をカソード領域８２をゲート領域８４が挟む形で備え、
半導体基板８１他側に、ｐ+ 型のアノード領域８３を備
え、これらカソード領域８２とアノード領域８３の間は
ｎ- 型のベース領域８５になっている。そして、カソー
ド領域８２にはカソード電極８７が、アノード領域８３
にはアノード電極８８が、ゲート領域８４にはゲート電
極８９がそれぞれ設けられている。
ング素子として使われる表面ゲート型の静電誘導半導体
装置がある。図７に示す表面ゲート型の静電誘導半導体
装置８０は、ｎ型の半導体基板８１一側の表面部分に、
ｎ+ 型のカソード領域８２とｐ+ 型のゲート領域８４と
をカソード領域８２をゲート領域８４が挟む形で備え、
半導体基板８１他側に、ｐ+ 型のアノード領域８３を備
え、これらカソード領域８２とアノード領域８３の間は
ｎ- 型のベース領域８５になっている。そして、カソー
ド領域８２にはカソード電極８７が、アノード領域８３
にはアノード電極８８が、ゲート領域８４にはゲート電
極８９がそれぞれ設けられている。
【０００３】この静電誘導半導体装置８０は、ゲート電
極８９へ印加する電圧信号でカソード前面のポテンシャ
ル障壁を変化させオン・オフ（導通・遮断）させるよう
になっている。しかし、静電誘導半導体装置８０は、タ
ーンオフの際のゲート駆動電力が大きいという欠点があ
る。ターンオフ時には、ベース領域８５内に残留するホ
ールがゲート領域８４に入り込みゲート電流が流れるこ
とになるが、この電流量が意外と大きいのである。
極８９へ印加する電圧信号でカソード前面のポテンシャ
ル障壁を変化させオン・オフ（導通・遮断）させるよう
になっている。しかし、静電誘導半導体装置８０は、タ
ーンオフの際のゲート駆動電力が大きいという欠点があ
る。ターンオフ時には、ベース領域８５内に残留するホ
ールがゲート領域８４に入り込みゲート電流が流れるこ
とになるが、この電流量が意外と大きいのである。
【０００４】これに対し、図８に示す静電誘導半導体装
置９０は、ターンオフ時のゲート駆動電力が少なくて済
むという利点がある。この静電誘導半導体装置９０は、
ｎ型の半導体基板９１一側の表面部分にｐ+ 型のカソー
ド領域９２を備えるとともに半導体基板９１他側にｐ+
型（第１導電型）のアノード領域９３を備え、カソード
領域９２とアノード領域９３の間はｎ - 型のベース領域
９５となり、カソード領域９２の側方にはｐ+ 型のゲー
ト領域９４を備えていて、このゲート領域９４とカソー
ド領域９２の間にｎ+ 型（第２導電型）のソース領域９
６を備えている。そして、アノード領域９３にはアノー
ド電極９８が、ゲート領域９４にはゲート電極９９がそ
れぞれコンタクトするように設けられ、カソード領域９
２とソース領域９６には両方にコンタクトするようにカ
ソード電極９７が設けられている。静電誘導半導体装置
９０は、図７の静電誘導半導体装置８０において右側の
ゲート領域８４とカソード電極８７が短絡した短絡ゲー
ト型構造とみることもできるであろう。
置９０は、ターンオフ時のゲート駆動電力が少なくて済
むという利点がある。この静電誘導半導体装置９０は、
ｎ型の半導体基板９１一側の表面部分にｐ+ 型のカソー
ド領域９２を備えるとともに半導体基板９１他側にｐ+
型（第１導電型）のアノード領域９３を備え、カソード
領域９２とアノード領域９３の間はｎ - 型のベース領域
９５となり、カソード領域９２の側方にはｐ+ 型のゲー
ト領域９４を備えていて、このゲート領域９４とカソー
ド領域９２の間にｎ+ 型（第２導電型）のソース領域９
６を備えている。そして、アノード領域９３にはアノー
ド電極９８が、ゲート領域９４にはゲート電極９９がそ
れぞれコンタクトするように設けられ、カソード領域９
２とソース領域９６には両方にコンタクトするようにカ
ソード電極９７が設けられている。静電誘導半導体装置
９０は、図７の静電誘導半導体装置８０において右側の
ゲート領域８４とカソード電極８７が短絡した短絡ゲー
ト型構造とみることもできるであろう。
【０００５】静電誘導半導体装置９０も、ゲート電極９
９へ印加する電圧信号でカソード前面のポテンシャル障
壁を変化させオン・オフ（導通・遮断）させるようにな
っている。ゲート領域９４の静電誘導作用でソース領域
前面のポテンシャル障壁を変化させてソース領域９６か
らの電子（キャリア）注入をコントロールし、この注入
電子をベース電流として動作する主電流経路を構成する
縦型ｐｎｐトランジスタ、すなわちカソード領域（ｐ）
９２、ベース領域（ｎ）９５およびアノード領域（ｐ）
９３からなる縦型ｐｎｐトランジスタをオン・オフして
スイッチング動作させるのである。そして、ターンオフ
時にベース領域９５内に残留するホールはカソード領域
９２にも流れ、その分、ゲート領域９４に入るホールは
少なくなってゲート電流は減少するため、ゲート駆動電
力が少なくなる。
９へ印加する電圧信号でカソード前面のポテンシャル障
壁を変化させオン・オフ（導通・遮断）させるようにな
っている。ゲート領域９４の静電誘導作用でソース領域
前面のポテンシャル障壁を変化させてソース領域９６か
らの電子（キャリア）注入をコントロールし、この注入
電子をベース電流として動作する主電流経路を構成する
縦型ｐｎｐトランジスタ、すなわちカソード領域（ｐ）
９２、ベース領域（ｎ）９５およびアノード領域（ｐ）
９３からなる縦型ｐｎｐトランジスタをオン・オフして
スイッチング動作させるのである。そして、ターンオフ
時にベース領域９５内に残留するホールはカソード領域
９２にも流れ、その分、ゲート領域９４に入るホールは
少なくなってゲート電流は減少するため、ゲート駆動電
力が少なくなる。
【０００６】また、アノード・カソード間電流は、カソ
ード領域９２およびソース領域９６の両方を流れるた
め、電流容量の点でも有利であるし、ターンオン時に
は、横型ｐｎｐトランジスタ、すなわち、ゲート領域
（ｐ）９４、ベース領域（ｎ）９５およびカソード領域
（ｐ）９２からなる横型ｐｎｐトランジスタが導通し効
率良くホール注入が行えるため、低オン電圧化の点でも
有利である。
ード領域９２およびソース領域９６の両方を流れるた
め、電流容量の点でも有利であるし、ターンオン時に
は、横型ｐｎｐトランジスタ、すなわち、ゲート領域
（ｐ）９４、ベース領域（ｎ）９５およびカソード領域
（ｐ）９２からなる横型ｐｎｐトランジスタが導通し効
率良くホール注入が行えるため、低オン電圧化の点でも
有利である。
【０００７】
【発明が解決しようとする課題】上記のように静電誘導
半導体装置９０は様々な特徴を有するが、十分なゲート
・カソード間耐圧を持たせた上でノーマリイオフタイプ
とすることが難しいという欠点がある。通常、スイッチ
ング素子はノーマリイオフモードで回路設計される事が
多いため、ノーマリイオフタイプに適していないようだ
と有用性は低い。また、ゲート・カソード間耐圧が十分
でないと故障の恐れが高くて信頼性は薄い。ゲート・カ
ソード間耐圧は横型ｐｎｐトランジスタを構成するカソ
ード領域９２とゲート領域９４の距離に支配され、距離
が長いほど耐圧は高い。横型ｐｎｐトランジスタのパン
チスルー耐圧でゲート・カソード間耐圧が決まるのであ
る。一方、ノーマリイオフタイプにはカソード領域９２
とゲート領域９４が近接していることが必要であり、両
領域９２，９４が余り離れているとノーマリイオンタイ
プだけしか採れなくなる。このように、静電誘導半導体
装置９０では、ゲート・カソード間耐圧を向上させるこ
ととノーマリイオフタイプを実現することとはトレード
オフの関係にあるのである。
半導体装置９０は様々な特徴を有するが、十分なゲート
・カソード間耐圧を持たせた上でノーマリイオフタイプ
とすることが難しいという欠点がある。通常、スイッチ
ング素子はノーマリイオフモードで回路設計される事が
多いため、ノーマリイオフタイプに適していないようだ
と有用性は低い。また、ゲート・カソード間耐圧が十分
でないと故障の恐れが高くて信頼性は薄い。ゲート・カ
ソード間耐圧は横型ｐｎｐトランジスタを構成するカソ
ード領域９２とゲート領域９４の距離に支配され、距離
が長いほど耐圧は高い。横型ｐｎｐトランジスタのパン
チスルー耐圧でゲート・カソード間耐圧が決まるのであ
る。一方、ノーマリイオフタイプにはカソード領域９２
とゲート領域９４が近接していることが必要であり、両
領域９２，９４が余り離れているとノーマリイオンタイ
プだけしか採れなくなる。このように、静電誘導半導体
装置９０では、ゲート・カソード間耐圧を向上させるこ
ととノーマリイオフタイプを実現することとはトレード
オフの関係にあるのである。
【０００８】この発明は、上記事情に鑑み、十分なゲー
ト・カソード間耐圧とノーマリイオフタイプが両立させ
られる静電誘導半導体装置を提供することを課題とす
る。
ト・カソード間耐圧とノーマリイオフタイプが両立させ
られる静電誘導半導体装置を提供することを課題とす
る。
【０００９】
【課題を解決するための手段】前記課題を解決するた
め、この発明にかかる静電誘導半導体装置は、半導体基
板一側の表面部分に第１導電型のカソード領域を備える
とともに半導体基板他側に第１導電型のアノード領域を
備え、前記カソード領域とアノード領域の間は第２導電
型のベース領域となっており、前記カソード領域を挟む
形でベース領域中に第１導電型のゲート領域が埋め込み
形成され、このゲート領域とカソード領域の間に第２導
電型のソース領域を備え、前記カソード領域とソース領
域の両方にコンタクトするようにしてカソード電極を設
けた構成となっている。
め、この発明にかかる静電誘導半導体装置は、半導体基
板一側の表面部分に第１導電型のカソード領域を備える
とともに半導体基板他側に第１導電型のアノード領域を
備え、前記カソード領域とアノード領域の間は第２導電
型のベース領域となっており、前記カソード領域を挟む
形でベース領域中に第１導電型のゲート領域が埋め込み
形成され、このゲート領域とカソード領域の間に第２導
電型のソース領域を備え、前記カソード領域とソース領
域の両方にコンタクトするようにしてカソード電極を設
けた構成となっている。
【００１０】この発明の静電誘導半導体装置におけるベ
ース領域中に埋め込み形成された第１導電型のゲート領
域としては、半導体基板のゲート領域形成位置に予めト
レンチ溝を穿設しておいて、このトレンチ溝の底面のみ
から選択的に不純物を導入し形成した第１導電型不純物
高濃度半導体領域が挙げられるが、これに限らないこと
は言うまでもない。
ース領域中に埋め込み形成された第１導電型のゲート領
域としては、半導体基板のゲート領域形成位置に予めト
レンチ溝を穿設しておいて、このトレンチ溝の底面のみ
から選択的に不純物を導入し形成した第１導電型不純物
高濃度半導体領域が挙げられるが、これに限らないこと
は言うまでもない。
【００１１】また、この発明の静電誘導半導体装置にお
いて、ゲート領域の間の間隔が、カソード領域とゲート
領域の間隔の２倍よりも小さくなっていると、十分なゲ
ート・カソード間耐圧とノーマリイオフタイプの両立に
より適したものとなるため、好ましい。この発明の静電
誘導半導体装置は、サイリスタモードのスイッチング駆
動形態の素子が普通であるが、単なるスイッチング駆動
でなくアノード・カソード間を流れる電流を連続的に変
化させるトランジスタモードでの駆動形態の素子であっ
てもよい。
いて、ゲート領域の間の間隔が、カソード領域とゲート
領域の間隔の２倍よりも小さくなっていると、十分なゲ
ート・カソード間耐圧とノーマリイオフタイプの両立に
より適したものとなるため、好ましい。この発明の静電
誘導半導体装置は、サイリスタモードのスイッチング駆
動形態の素子が普通であるが、単なるスイッチング駆動
でなくアノード・カソード間を流れる電流を連続的に変
化させるトランジスタモードでの駆動形態の素子であっ
てもよい。
【００１２】なお、第１導電型がｐ型である場合は第２
導電型はｎ型であり、逆に、第１導電型がｎ型である場
合は第２導電型はｐ型であることは言うまでもない。
導電型はｎ型であり、逆に、第１導電型がｎ型である場
合は第２導電型はｐ型であることは言うまでもない。
【００１３】
【作用】この発明の静電誘導半導体装置では、ゲート領
域がベース領域内に埋め込まれ半導体基板の表面とは距
離があり、半導体基板一側の表面部分にあるカソード領
域との間に十分に距離をあけられるようになる。そのた
め、十分なゲート・カソード間耐圧をもたせることがで
きる。
域がベース領域内に埋め込まれ半導体基板の表面とは距
離があり、半導体基板一側の表面部分にあるカソード領
域との間に十分に距離をあけられるようになる。そのた
め、十分なゲート・カソード間耐圧をもたせることがで
きる。
【００１４】この発明の静電誘導半導体装置では、この
ように、ゲート領域とカソード領域の間が十分に離れて
いても、ノーマリイオフタイプとすることに何ら支障は
ない。これは、カソード領域を挟む形でゲート領域があ
り、ゲート領域だけで遮断状態を維持することが可能だ
からである。ゲート領域とカソード領域が離れていて
も、ゲート領域の間隔を調節することにより、ノーマリ
イオフタイプが実現できるのである。また、逆に、ノー
マリイオフタイプであることに拘束されずにゲート領域
とカソード領域の間の距離を決め、所望のゲートカソー
ド間耐圧をもたせることができるのである。デバイス設
計の自由度は飛躍的に増す。
ように、ゲート領域とカソード領域の間が十分に離れて
いても、ノーマリイオフタイプとすることに何ら支障は
ない。これは、カソード領域を挟む形でゲート領域があ
り、ゲート領域だけで遮断状態を維持することが可能だ
からである。ゲート領域とカソード領域が離れていて
も、ゲート領域の間隔を調節することにより、ノーマリ
イオフタイプが実現できるのである。また、逆に、ノー
マリイオフタイプであることに拘束されずにゲート領域
とカソード領域の間の距離を決め、所望のゲートカソー
ド間耐圧をもたせることができるのである。デバイス設
計の自由度は飛躍的に増す。
【００１５】つまり、この発明の静電誘導半導体装置で
は、ゲートカソード間耐圧の向上とノーマリイオフタイ
プの実現とは実質的に独立の関係にあり、もはや従来の
ようなトレードオフの関係ではないのである。
は、ゲートカソード間耐圧の向上とノーマリイオフタイ
プの実現とは実質的に独立の関係にあり、もはや従来の
ようなトレードオフの関係ではないのである。
【００１６】
【実施例】以下、この発明の実施例を図面を参照しなが
ら詳しく説明する。この発明は下記の実施例に限らな
い。図１は、実施例にかかる静電誘導半導体装置の要部
構成をあらわす。実施例の静電誘導半導体装置では、同
一構造の静電誘導半導体素子のセルＳ多数が同一の半導
体基板１に形成されている集積化構成である。
ら詳しく説明する。この発明は下記の実施例に限らな
い。図１は、実施例にかかる静電誘導半導体装置の要部
構成をあらわす。実施例の静電誘導半導体装置では、同
一構造の静電誘導半導体素子のセルＳ多数が同一の半導
体基板１に形成されている集積化構成である。
【００１７】各セルＳは、ｎ型の半導体基板１一側の表
面部分にｐ+ 型のカソード領域２を備えるとともに半導
体基板１他側にｐ+ 型のアノード領域３を備え、カソー
ド領域２とアノード領域３の間はｎ- 型のベース領域５
となっている。ゲート領域４は、カソード領域２を挟む
形でベース領域５中にｐ+ 型の埋め込み形成されてお
り、カソード領域２とゲート領域４は十分に離れてい
る。また、ゲート領域４とカソード領域２の間にｎ+ 型
のソース領域６を備える。なお、ゲート領域４，４は図
外で一つに繋がった枠状であってカソード領域２を囲む
ように設けられ、その間にソース領域６が枠状で設けら
れている形態でもよい。逆に、カソード領域が一つに繋
がった枠状であってゲート領域を囲むように設けられ、
その間にソース領域が枠状で設けられている形態もあ
る。
面部分にｐ+ 型のカソード領域２を備えるとともに半導
体基板１他側にｐ+ 型のアノード領域３を備え、カソー
ド領域２とアノード領域３の間はｎ- 型のベース領域５
となっている。ゲート領域４は、カソード領域２を挟む
形でベース領域５中にｐ+ 型の埋め込み形成されてお
り、カソード領域２とゲート領域４は十分に離れてい
る。また、ゲート領域４とカソード領域２の間にｎ+ 型
のソース領域６を備える。なお、ゲート領域４，４は図
外で一つに繋がった枠状であってカソード領域２を囲む
ように設けられ、その間にソース領域６が枠状で設けら
れている形態でもよい。逆に、カソード領域が一つに繋
がった枠状であってゲート領域を囲むように設けられ、
その間にソース領域が枠状で設けられている形態もあ
る。
【００１８】そして、この静電誘導半導体装置では、カ
ソード領域２およびソース領域６の両方にコンタクトす
るカソード電極７を備えるとともに、アノード領域３に
コンタクトするアノード電極８とゲート領域４にコンタ
クトするゲート電極９とをそれぞれ備える。この静電誘
導半導体装置のゲート領域４は、以下のようにして形成
されたものである。半導体基板１にカソード領域位置を
間に挟む形でトレンチ溝１６を形成し、トレンチ溝１６
の底面をｐ型不純物の拡散窓２１にしてｐ型不純物を選
択的に導入してゲート領域４用のｐ+ 型不純物半導体領
域を形成しているのである。半導体基板１には、以上の
ような構造のセルＳが多数設けられていて、電流容量の
大きな装置となっている。
ソード領域２およびソース領域６の両方にコンタクトす
るカソード電極７を備えるとともに、アノード領域３に
コンタクトするアノード電極８とゲート領域４にコンタ
クトするゲート電極９とをそれぞれ備える。この静電誘
導半導体装置のゲート領域４は、以下のようにして形成
されたものである。半導体基板１にカソード領域位置を
間に挟む形でトレンチ溝１６を形成し、トレンチ溝１６
の底面をｐ型不純物の拡散窓２１にしてｐ型不純物を選
択的に導入してゲート領域４用のｐ+ 型不純物半導体領
域を形成しているのである。半導体基板１には、以上の
ような構造のセルＳが多数設けられていて、電流容量の
大きな装置となっている。
【００１９】次に、実施例の静電誘導半導体装置の製造
例について説明する。勿論、この発明の静電誘導半導体
装置は以下の製造例以外の方法で作製されてもよいこと
は言うまでもない。まず、図２にみるように、ｎ型半導
体基板１裏面側（他側）にアノード領域３用ｐ+ 型不純
物拡散領域を形成する。
例について説明する。勿論、この発明の静電誘導半導体
装置は以下の製造例以外の方法で作製されてもよいこと
は言うまでもない。まず、図２にみるように、ｎ型半導
体基板１裏面側（他側）にアノード領域３用ｐ+ 型不純
物拡散領域を形成する。
【００２０】その後、図３にみるように、半導体基板１
の表面に形成された酸化膜１２に拡散用窓を開けておい
て、ｎ型不純物（例えば、砒素）を導入して通常の熱処
理で拡散・酸化すると、ソース領域６用のｎ+ 型不純物
拡散領域が出来る。続いて、図４にみるように、ソース
領域６用のｎ+ 型不純物拡散領域の上の酸化膜１２にト
レンチ溝形成用窓１５を開けておいて、エッチングを施
し、トレンチ溝１６を穿設する。
の表面に形成された酸化膜１２に拡散用窓を開けておい
て、ｎ型不純物（例えば、砒素）を導入して通常の熱処
理で拡散・酸化すると、ソース領域６用のｎ+ 型不純物
拡散領域が出来る。続いて、図４にみるように、ソース
領域６用のｎ+ 型不純物拡散領域の上の酸化膜１２にト
レンチ溝形成用窓１５を開けておいて、エッチングを施
し、トレンチ溝１６を穿設する。
【００２１】トレンチ溝１６形成後、トレンチ溝１６の
内面全面に酸化膜１８を形成してから、図５にみるよう
に、トレンチ溝１６の底面の酸化膜だけを選択的に除去
しトレンチ溝１６の底面を拡散窓２１にするとともに、
酸化膜１２の一部を選択的に除去してカソード領域形成
用の拡散窓２２を設ける。なお、拡散窓２１，２２は同
じ工程で開口するようにしてもよいし、別々の工程で開
口するようにしてもよい。
内面全面に酸化膜１８を形成してから、図５にみるよう
に、トレンチ溝１６の底面の酸化膜だけを選択的に除去
しトレンチ溝１６の底面を拡散窓２１にするとともに、
酸化膜１２の一部を選択的に除去してカソード領域形成
用の拡散窓２２を設ける。なお、拡散窓２１，２２は同
じ工程で開口するようにしてもよいし、別々の工程で開
口するようにしてもよい。
【００２２】そして、図６にみるように、両拡散窓２
１，２２からｐ型不純物（例えば、ボロン）を導入して
通常の熱処理を行いカソード領域２用のｐ+型不純物拡
散領域およびゲート領域４用のｐ+ 型不純物拡散領域を
同時に形成する。なお、カソード領域２用およびゲート
領域４用の両ｐ+ 型不純物拡散領域は必ずしも同一の工
程で形成する必要はない。両ｐ+ 型不純物拡散領域を別
個の工程で形成すれば、異なる拡散長の領域にすること
も可能である。
１，２２からｐ型不純物（例えば、ボロン）を導入して
通常の熱処理を行いカソード領域２用のｐ+型不純物拡
散領域およびゲート領域４用のｐ+ 型不純物拡散領域を
同時に形成する。なお、カソード領域２用およびゲート
領域４用の両ｐ+ 型不純物拡散領域は必ずしも同一の工
程で形成する必要はない。両ｐ+ 型不純物拡散領域を別
個の工程で形成すれば、異なる拡散長の領域にすること
も可能である。
【００２３】最後に、例えばアルミニウムを用いて半導
体基板１表側にカソード電極７およびゲート電極９を形
成するとともに、半導体基板１裏側にアノード電極８を
形成すれば、図１に示す静電誘導半導体装置が完成す
る。
体基板１表側にカソード電極７およびゲート電極９を形
成するとともに、半導体基板１裏側にアノード電極８を
形成すれば、図１に示す静電誘導半導体装置が完成す
る。
【００２４】
【発明の効果】以上に述べたように、この発明の静電誘
導半導体装置では、ゲート・カソード間耐圧の向上とノ
ーマリイオフタイプの実現とが実質的に独立の関係にあ
って、十分なゲート・カソード間耐圧とノーマリイオフ
タイプを両立させることが出来るため、非常に有用であ
る。
導半導体装置では、ゲート・カソード間耐圧の向上とノ
ーマリイオフタイプの実現とが実質的に独立の関係にあ
って、十分なゲート・カソード間耐圧とノーマリイオフ
タイプを両立させることが出来るため、非常に有用であ
る。
【００２５】また、ゲート領域の間の間隔が、カソード
領域とゲート領域の間隔の２倍よりも小さい場合は、加
えて、ゲート・カソード間耐圧より十分でノーマリイオ
フタイプにより適したものとなる。
領域とゲート領域の間隔の２倍よりも小さい場合は、加
えて、ゲート・カソード間耐圧より十分でノーマリイオ
フタイプにより適したものとなる。
【図１】実施例の静電誘導半導体装置の要部構成をあら
わす断面図である。
わす断面図である。
【図２】実施例の装置のアノード領域形成工程をあらわ
す断面図である。
す断面図である。
【図３】実施例の装置のソース領域形成工程をあらわす
断面図である。
断面図である。
【図４】実施例の装置のトレンチ溝形成工程をあらわす
断面図である。
断面図である。
【図５】実施例の装置の拡散窓形成工程をあらわす断面
図である。
図である。
【図６】実施例の装置のゲート領域・カソード領域形成
工程をあらわす断面図である。
工程をあらわす断面図である。
【図７】従来の静電誘導半導体装置の要部構成をあらわ
す断面図である。
す断面図である。
【図８】従来の他の静電誘導半導体装置の要部構成をあ
らわす断面図である。
らわす断面図である。
１ 半導体基板 ２ カソード領域 ３ アノード領域 ４ ゲート領域 ５ ベース領域 ６ ソース領域 ７ カソード電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74 H01L 29/80 H01L 29/812 H01L 21/338
Claims (2)
- 【請求項１】 半導体基板一側の表面部分に第１導電型
のカソード領域を備えるとともに半導体基板他側に第１
導電型のアノード領域を備え、前記カソード領域とアノ
ード領域の間は第２導電型のベース領域となっており、
前記カソード領域を挟む形でベース領域中に第１導電型
のゲート領域が埋め込み形成され、このゲート領域とカ
ソード領域の間に第２導電型のソース領域を備え、前記
カソード領域とソース領域の両方にコンタクトするよう
にしてカソード電極が設けられている静電誘導半導体装
置。 - 【請求項２】 ゲート領域の間の間隔が、カソード領域
とゲート領域の間隔の２倍よりも小さい請求項１記載の
静電誘導半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03234342A JP3073056B2 (ja) | 1991-09-13 | 1991-09-13 | 静電誘導半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03234342A JP3073056B2 (ja) | 1991-09-13 | 1991-09-13 | 静電誘導半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575140A JPH0575140A (ja) | 1993-03-26 |
| JP3073056B2 true JP3073056B2 (ja) | 2000-08-07 |
Family
ID=16969490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03234342A Expired - Fee Related JP3073056B2 (ja) | 1991-09-13 | 1991-09-13 | 静電誘導半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3073056B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005012051A (ja) * | 2003-06-20 | 2005-01-13 | Toshiba Corp | 高耐圧半導体装置及びその製造方法 |
| JP4564362B2 (ja) * | 2004-01-23 | 2010-10-20 | 株式会社東芝 | 半導体装置 |
-
1991
- 1991-09-13 JP JP03234342A patent/JP3073056B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｅｄｗｉｎ Ｓ．Ｏｘｎｅｒ（山崎 浩訳），パワーＦＥＴ（丸善）（昭６２−６−３０）ｐ．４８−５３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575140A (ja) | 1993-03-26 |
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