JP2646765B2 - Ｍｉｓゲート制御型サイリスタ半導体装置 - Google Patents
Ｍｉｓゲート制御型サイリスタ半導体装置Info
- Publication number
- JP2646765B2 JP2646765B2 JP28830689A JP28830689A JP2646765B2 JP 2646765 B2 JP2646765 B2 JP 2646765B2 JP 28830689 A JP28830689 A JP 28830689A JP 28830689 A JP28830689 A JP 28830689A JP 2646765 B2 JP2646765 B2 JP 2646765B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- turn
- electrode
- surface side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MIS（Metal Insulater Semiconductor）ゲ
ート制御によってターンオン動作とターンオフ動作をす
るサイリスタ半導体装置に関し、特に、伝導度変調型MI
SFET（IGBT）構造を備え、半導体集積回路に適するMIS
ゲート制御型サイリスタ半導体装置に関するものであ
る。
ート制御によってターンオン動作とターンオフ動作をす
るサイリスタ半導体装置に関し、特に、伝導度変調型MI
SFET（IGBT）構造を備え、半導体集積回路に適するMIS
ゲート制御型サイリスタ半導体装置に関するものであ
る。
pnpn構造のサイリスタは大電力用のスイッチング素子
として使われているが、元来、これは電流駆動素子であ
るので消費電力が大きく、またターンオフさせるため
に、アノード・カソード間を電圧無印加として素子電流
を除去する必要がある。
として使われているが、元来、これは電流駆動素子であ
るので消費電力が大きく、またターンオフさせるため
に、アノード・カソード間を電圧無印加として素子電流
を除去する必要がある。
最近、伝導度変調型MISFET（IGBT）構造にターンオフ
用MOS部を設け、そのラッチアップ現象を利用して大電
流を流すMOSゲート制御型サイリスタが開発された。こ
のMOSゲート制御型サイリスタは、第６図に示すよう
に、p+のアノード領域１上に積層されたn-型のpnpベー
ス層３と、このpnpベース層３上のゲート酸化膜４を介
して形成されたポリシリコンのターンオン用ゲート膜5a
及びターンオフ用ゲート膜5bをマスクとしてセルフアラ
インにより２重拡散で形成されたｐ型のnpnベース領域
（サイリスタのゲート領域）６及びn+型のカソード領域
７と、このカソード領域７内に島状に拡散形成されたp+
型のオフドレイン領域13と、ターンオン用ゲート膜5aの
上に導電接触するターンオン用ゲート電極8a及びターン
オフ用ゲート膜5bの上に導電接触するターンオフ用ゲー
ト電極8bと、n+型のカソード領域７及びp+型のオフドレ
イン領域13に導電接触するカソード電極10と、アノード
領域１の裏面側に導電接触するアノード電極11と、を備
えるものである。
用MOS部を設け、そのラッチアップ現象を利用して大電
流を流すMOSゲート制御型サイリスタが開発された。こ
のMOSゲート制御型サイリスタは、第６図に示すよう
に、p+のアノード領域１上に積層されたn-型のpnpベー
ス層３と、このpnpベース層３上のゲート酸化膜４を介
して形成されたポリシリコンのターンオン用ゲート膜5a
及びターンオフ用ゲート膜5bをマスクとしてセルフアラ
インにより２重拡散で形成されたｐ型のnpnベース領域
（サイリスタのゲート領域）６及びn+型のカソード領域
７と、このカソード領域７内に島状に拡散形成されたp+
型のオフドレイン領域13と、ターンオン用ゲート膜5aの
上に導電接触するターンオン用ゲート電極8a及びターン
オフ用ゲート膜5bの上に導電接触するターンオフ用ゲー
ト電極8bと、n+型のカソード領域７及びp+型のオフドレ
イン領域13に導電接触するカソード電極10と、アノード
領域１の裏面側に導電接触するアノード電極11と、を備
えるものである。
このサイリスタでは、p+型のアノード領域1,n-型のpn
pベース層3,p型のnpnベース領域6,n+型のカソード領域
７がpnpn構造を形成している。なお、npnベース領域６
の曲面部の電界集中を緩和するために、p-型のグラフト
ベース12が形成されている。
pベース層3,p型のnpnベース領域6,n+型のカソード領域
７がpnpn構造を形成している。なお、npnベース領域６
の曲面部の電界集中を緩和するために、p-型のグラフト
ベース12が形成されている。
このサイリスタの動作について第７図に示す等価回路
を参照しつつ説明する。カソード電極10に対してアノー
ド電極11を正電位にバイアスしておき、ターンオン用ゲ
ート電極8aに正電位の電圧パルスを加えると、ターンオ
ン用ゲート膜5aにゲート酸化膜４を介して対向するｐ型
のnpnベース領域６の表面層がｎ型に反転して、カソー
ド領域７とpnpベース層３とが導通し、多数キャリアた
る電子がターンオン用MIS部のソースたるカソード領域
７からドレイン領域たるpnpベース層３に流入し、p+型
のアノード領域1,n-型のpnpベース層３及びｐ型のnpnベ
ース領域６で構成されるpnpトランジスタがオン状態と
なり、少数キャリアたる正孔がp+型のアノード領域から
ｐ型のnpnベース領域６に注入し、これによりnpnベース
領域６の短絡抵抗Rsの電圧降下でn+型のカソード領域7,
p型のnpnベース領域６及びn-型のpnpベース層３で構成
されるnpnトランジスタがオン状態となるから、サイリ
スタがオン状態となる。一方、このオン状態においてタ
ーンオフ用電極8bに負電位の電圧パルス加えると、ター
ンオフ用ゲート膜5bにゲート酸化膜４を介して対向する
n+型のカソード領域７の表面層がｐ型に反転して、オフ
ドレイン領域13とnpnベース領域６が導通し、正孔がタ
ーンオフ用MIS部のソースたるｐ型のnpnベース領域６か
らドレインたるp+型のオフドレイン領域13に流出し、上
記npnトランジスタはオフ状態になり、これにより上記p
npトランジスタもオフ状態になるので、サイリスタはオ
フ状態となる。
を参照しつつ説明する。カソード電極10に対してアノー
ド電極11を正電位にバイアスしておき、ターンオン用ゲ
ート電極8aに正電位の電圧パルスを加えると、ターンオ
ン用ゲート膜5aにゲート酸化膜４を介して対向するｐ型
のnpnベース領域６の表面層がｎ型に反転して、カソー
ド領域７とpnpベース層３とが導通し、多数キャリアた
る電子がターンオン用MIS部のソースたるカソード領域
７からドレイン領域たるpnpベース層３に流入し、p+型
のアノード領域1,n-型のpnpベース層３及びｐ型のnpnベ
ース領域６で構成されるpnpトランジスタがオン状態と
なり、少数キャリアたる正孔がp+型のアノード領域から
ｐ型のnpnベース領域６に注入し、これによりnpnベース
領域６の短絡抵抗Rsの電圧降下でn+型のカソード領域7,
p型のnpnベース領域６及びn-型のpnpベース層３で構成
されるnpnトランジスタがオン状態となるから、サイリ
スタがオン状態となる。一方、このオン状態においてタ
ーンオフ用電極8bに負電位の電圧パルス加えると、ター
ンオフ用ゲート膜5bにゲート酸化膜４を介して対向する
n+型のカソード領域７の表面層がｐ型に反転して、オフ
ドレイン領域13とnpnベース領域６が導通し、正孔がタ
ーンオフ用MIS部のソースたるｐ型のnpnベース領域６か
らドレインたるp+型のオフドレイン領域13に流出し、上
記npnトランジスタはオフ状態になり、これにより上記p
npトランジスタもオフ状態になるので、サイリスタはオ
フ状態となる。
このようにMOSゲート制御型サイリスタにおいては、
電圧パルスを加えるだけで容易にターンオフさせること
ができ、またMOSゲートによる電圧駆動のため、消費電
力が少なくて済む。
電圧パルスを加えるだけで容易にターンオフさせること
ができ、またMOSゲートによる電圧駆動のため、消費電
力が少なくて済む。
しかしながら、上記従来のMOSゲート制御型サイリス
タにあっては、次のような問題点がある。
タにあっては、次のような問題点がある。
ｐ型のnpnベース領域6,n+型のカソード領域7,p+型
のオフドレイン領域13は縦型島状の３重構造を形成し、
n+型のカソード領域７の内部に島状にp+型のオフドレイ
ン領域13をも形成する必要があるので、素子の作り込み
が複雑な構造であり、必然的にカソード領域側が大きく
なってしまい、素子の微細化に不向きな構造である。ま
たカソード電極がオフドレイン領域13とカソード領域７
の両者に導電接触し、ターンオフ用ゲート膜5bがカソー
ド領域７の上に位置するため、殊にターンオフ用MIS部
の設計が困難であり、しきい値電圧等のMIS特性の設定
が難しい。
のオフドレイン領域13は縦型島状の３重構造を形成し、
n+型のカソード領域７の内部に島状にp+型のオフドレイ
ン領域13をも形成する必要があるので、素子の作り込み
が複雑な構造であり、必然的にカソード領域側が大きく
なってしまい、素子の微細化に不向きな構造である。ま
たカソード電極がオフドレイン領域13とカソード領域７
の両者に導電接触し、ターンオフ用ゲート膜5bがカソー
ド領域７の上に位置するため、殊にターンオフ用MIS部
の設計が困難であり、しきい値電圧等のMIS特性の設定
が難しい。
また、伝導度変調型MISFET（IGBT）構造を母体とし
た縦型のサイリスタ構造であるため、必然的にアノード
電極11がpnpベース層３の裏面に配置されるので、かか
る構造のサイリスタを集積回路内に作り込む場合には、
表面側は勿論のこと、裏面側にも素子分離技術を施す必
要があり、それ故、基板表裏間の結線が難しく、集積化
に不向きな構造である。
た縦型のサイリスタ構造であるため、必然的にアノード
電極11がpnpベース層３の裏面に配置されるので、かか
る構造のサイリスタを集積回路内に作り込む場合には、
表面側は勿論のこと、裏面側にも素子分離技術を施す必
要があり、それ故、基板表裏間の結線が難しく、集積化
に不向きな構造である。
更に、上記の３重構造の形成と裏面側におけるアノ
ード電極のみの単独形成とが必要となるので、ウエハプ
ロセス上の工数の増大を招く。
ード電極のみの単独形成とが必要となるので、ウエハプ
ロセス上の工数の増大を招く。
そこで、本発明は上記問題点を解決するものであり、
その課題は、n+型のカソード領域７の表裏面にターンオ
フ用MIS部を形成するのではなく、ターンオフ用MIS部の
作り込み領域を変更することにより、ターンオフ用MIS
部の形成自体に適した構造を有し、集積回路化に適用す
べき種々の製造プロセスの容易化ないし簡略化を実現で
きるMISゲート制御型サイリスタ半導体装置を提供する
ことにある。
その課題は、n+型のカソード領域７の表裏面にターンオ
フ用MIS部を形成するのではなく、ターンオフ用MIS部の
作り込み領域を変更することにより、ターンオフ用MIS
部の形成自体に適した構造を有し、集積回路化に適用す
べき種々の製造プロセスの容易化ないし簡略化を実現で
きるMISゲート制御型サイリスタ半導体装置を提供する
ことにある。
上記の課題を解決するため、本発明の講じた手段は、
第１導電型第１領域（層）の表面側に形成した第２導電
型第２領域及びこの第２領域の表面側に島状に形成した
第１導電型第３領域からなる２重構造において、第１領
域の裏面側でなく、その表面側で第２領域に対し離れた
位置に第２導電型第４領域を形成してpnpn構造のサイリ
スタとし、第１領域と第３領域とで挟まれた第２領域の
表面側をチャネル形成領域とするターンオン用MIS部を
有し、第３領域の表面側でなく、第４領域の表面側にオ
フドレイン領域たる第１導電型第５領域を形成し、この
第５領域と第１領域とで挟まれた第４領域の表面側をタ
ーンオフ用MIS部のチャネル形成領域となし、更に、第
２領域及び第３領域の表面側に導電接触するカソード電
極又はアノード電極たる第１電極と共に、第４領域及び
第５領域の表面側に導電接触するアノード電極又はカソ
ード電極たる第２電極を設け、加えて、上記第４領域が
第１領域の下面のうち第２領域下に当たる範囲をpn接合
面とする第２導電型延長領域をもつ構造を採用したもの
である。
第１導電型第１領域（層）の表面側に形成した第２導電
型第２領域及びこの第２領域の表面側に島状に形成した
第１導電型第３領域からなる２重構造において、第１領
域の裏面側でなく、その表面側で第２領域に対し離れた
位置に第２導電型第４領域を形成してpnpn構造のサイリ
スタとし、第１領域と第３領域とで挟まれた第２領域の
表面側をチャネル形成領域とするターンオン用MIS部を
有し、第３領域の表面側でなく、第４領域の表面側にオ
フドレイン領域たる第１導電型第５領域を形成し、この
第５領域と第１領域とで挟まれた第４領域の表面側をタ
ーンオフ用MIS部のチャネル形成領域となし、更に、第
２領域及び第３領域の表面側に導電接触するカソード電
極又はアノード電極たる第１電極と共に、第４領域及び
第５領域の表面側に導電接触するアノード電極又はカソ
ード電極たる第２電極を設け、加えて、上記第４領域が
第１領域の下面のうち第２領域下に当たる範囲をpn接合
面とする第２導電型延長領域をもつ構造を採用したもの
である。
また、上記第４領域の一部たる第２導電型延長領域を
設ける代わりに、第１領域の下面において少なくとも第
２領域下と第４領域下との間に高濃度の第１導電型第６
領域を形成した構造も採用される。
設ける代わりに、第１領域の下面において少なくとも第
２領域下と第４領域下との間に高濃度の第１導電型第６
領域を形成した構造も採用される。
上記の各MISゲート制御型サイリスタ構造において
は、第４領域の第１領域との境界面のうち少なくとも第
２領域側を第１領域よりも不純物濃度の高い第１導電型
のバッファ領域が取り囲む構造も採用される。
は、第４領域の第１領域との境界面のうち少なくとも第
２領域側を第１領域よりも不純物濃度の高い第１導電型
のバッファ領域が取り囲む構造も採用される。
上記の手段によれば、以下の作用が発揮される。
第４領域，第１領域，第２領域及び第３領域は、pnpn
構造を構成しているので、第１電極と第２電極を介して
第３領域と第４領域の間に順バイアスを加えても、第１
領域と第２領域の接合面には逆バイアスが加わるので、
電流は流れず、サイリスタはオフ状態にある。この順バ
イアス印加状態において、第２領域の表面側をチャネル
形成領域とするターンオン用MIS部に電圧パルスを加え
ると、その第２領域の表面側にチャネル反転層が形成さ
れ、第１領域と第３領域とが導通し、第４領域，第１領
域，第２領域とから構成されるバイポーラトランジスタ
がオン状態となり、これにより第２領域の短絡抵抗によ
る電圧降下で第１領域，第２領域，第３領域とから構成
されるバイポーラトランジスタもオン状態となるから、
電流量が増大しサイリスタはオン状態となる。
構造を構成しているので、第１電極と第２電極を介して
第３領域と第４領域の間に順バイアスを加えても、第１
領域と第２領域の接合面には逆バイアスが加わるので、
電流は流れず、サイリスタはオフ状態にある。この順バ
イアス印加状態において、第２領域の表面側をチャネル
形成領域とするターンオン用MIS部に電圧パルスを加え
ると、その第２領域の表面側にチャネル反転層が形成さ
れ、第１領域と第３領域とが導通し、第４領域，第１領
域，第２領域とから構成されるバイポーラトランジスタ
がオン状態となり、これにより第２領域の短絡抵抗によ
る電圧降下で第１領域，第２領域，第３領域とから構成
されるバイポーラトランジスタもオン状態となるから、
電流量が増大しサイリスタはオン状態となる。
次に、このオン状態のもとで、第４領域の表面側をチ
ャネル形成領域とするターンオフ用MIS部に電圧パルス
を加えると、その第４領域の表面側にチャネル反転層が
形成され、第５領域と第１領域とが導通し、第４領域，
第１領域，第２領域とから構成されるバイポーラトラン
ジスタはオフ状態となり、これにより第１領域，第２領
域，第３領域とから構成されるバイポーラトランジスタ
もオフ状態となるから、サイリスタはオフ状態に戻る。
ャネル形成領域とするターンオフ用MIS部に電圧パルス
を加えると、その第４領域の表面側にチャネル反転層が
形成され、第５領域と第１領域とが導通し、第４領域，
第１領域，第２領域とから構成されるバイポーラトラン
ジスタはオフ状態となり、これにより第１領域，第２領
域，第３領域とから構成されるバイポーラトランジスタ
もオフ状態となるから、サイリスタはオフ状態に戻る。
ターンオフ用MIS部は第４領域の表面側に形成された
第５領域をオフドレイン領域とし、この第５領域とオフ
ソース領域としても兼用される第１領域とで挟まれた第
４領域をチャネル形成領域とするから、第３領域内にオ
フドレイン領域を作り込まずに、第１電極側は第２領域
と第３領域からなる２重構造になる。したがって、従来
よりも第１電極側の領域の構造に余裕が生まれ、第１電
極側の領域を小さくできるため、微細化に適する構造と
なる。また、MIS部の設計、形成が容易であることか
ら、しきい値電圧等のMIS特性設定もし易くなる。
第５領域をオフドレイン領域とし、この第５領域とオフ
ソース領域としても兼用される第１領域とで挟まれた第
４領域をチャネル形成領域とするから、第３領域内にオ
フドレイン領域を作り込まずに、第１電極側は第２領域
と第３領域からなる２重構造になる。したがって、従来
よりも第１電極側の領域の構造に余裕が生まれ、第１電
極側の領域を小さくできるため、微細化に適する構造と
なる。また、MIS部の設計、形成が容易であることか
ら、しきい値電圧等のMIS特性設定もし易くなる。
オフドレイン領域たる第５領域は第４領域の表面側に
形成されているが、この第４領域は第１領域の表面で第
２領域に対し離間した位置に形成されており、またカソ
ード電極又はアノード電極たる第１電極が第２領域及び
第３領域の表面側に導電接触し、アノード電極又はカソ
ード電極たる第２電極が第４領域及び第５領域の表面側
に導電接触しているから、片面総電極の配置が実現され
る。したがって、裏面側に素子分離技術を施す必要がな
く、また基板表裏間の結線も不要であるので、MISゲー
ト制御型サイリスタの集積回路への作り込みが可能とな
る。
形成されているが、この第４領域は第１領域の表面で第
２領域に対し離間した位置に形成されており、またカソ
ード電極又はアノード電極たる第１電極が第２領域及び
第３領域の表面側に導電接触し、アノード電極又はカソ
ード電極たる第２電極が第４領域及び第５領域の表面側
に導電接触しているから、片面総電極の配置が実現され
る。したがって、裏面側に素子分離技術を施す必要がな
く、また基板表裏間の結線も不要であるので、MISゲー
ト制御型サイリスタの集積回路への作り込みが可能とな
る。
従来のMISゲート制御型サイリスタはIGBTを母体とし
た縦型電流路を有していたが、本発明においては、片面
総電極でありながら、第４領域が第１領域の下面のうち
第２領域下に当たる範囲をpn接合面とする第２導電型延
長領域をもつ構造であるから、縦方向に順次隣接する第
３領域，第２領域，第１領域及び上記延長領域が縦型の
実質的な接合面積大なる電流路を形成しているので、従
来と遜色のない大電流容量が確保される。
た縦型電流路を有していたが、本発明においては、片面
総電極でありながら、第４領域が第１領域の下面のうち
第２領域下に当たる範囲をpn接合面とする第２導電型延
長領域をもつ構造であるから、縦方向に順次隣接する第
３領域，第２領域，第１領域及び上記延長領域が縦型の
実質的な接合面積大なる電流路を形成しているので、従
来と遜色のない大電流容量が確保される。
前述のように、第２領域と第３領域とは２重構造を採
るが、これに対して同導電型の２重構造を並列的に第４
領域とオフドレイン領域たる第５領域が採るから、両２
重構造の並列同時形成が可能であり、オフドレイン領域
の単独形成の追加工程が不要となるばかりか、全電極が
片面配置であるから、全電極の形成が１工程で済み、そ
れ故、製造工数の削減が図れる。
るが、これに対して同導電型の２重構造を並列的に第４
領域とオフドレイン領域たる第５領域が採るから、両２
重構造の並列同時形成が可能であり、オフドレイン領域
の単独形成の追加工程が不要となるばかりか、全電極が
片面配置であるから、全電極の形成が１工程で済み、そ
れ故、製造工数の削減が図れる。
また、上記第４領域の一部たる第２導電型延長領域を
設ける代わりに、第１領域の下面において少なくとも第
２領域下と第４領域下との間に高濃度の第１導電型第６
領域を形成した構造においては、この第６領域の存在に
よって第２領域下と第４領域下に縦型の電流経路が形成
されると共に、第１領域自体の直列抵抗が低減されるの
で、やはり大電流容量が得られる。
設ける代わりに、第１領域の下面において少なくとも第
２領域下と第４領域下との間に高濃度の第１導電型第６
領域を形成した構造においては、この第６領域の存在に
よって第２領域下と第４領域下に縦型の電流経路が形成
されると共に、第１領域自体の直列抵抗が低減されるの
で、やはり大電流容量が得られる。
第４領域の第１領域との境界面のうち少なくとも第２
領域側を第１領域よりも不純物濃度の高い第１導電型の
バッファ領域で取り囲む構造においては、前述の相隣る
２重構造が横型配置であるものの、第４領域と第２領域
間のパンチスルーを防止できるので、高耐圧化と素子占
有面積の縮小化が図れる。
領域側を第１領域よりも不純物濃度の高い第１導電型の
バッファ領域で取り囲む構造においては、前述の相隣る
２重構造が横型配置であるものの、第４領域と第２領域
間のパンチスルーを防止できるので、高耐圧化と素子占
有面積の縮小化が図れる。
次に、本発明の実施例を添付図面に基づいて説明す
る。
る。
第１図は本発明の第１の実施例に係るMISゲート制御
型サイリスタ半導体装置の構造を示す断面図である。な
お、第１図において第６図に示す部分と同一部分には同
一参照符号を付してある。
型サイリスタ半導体装置の構造を示す断面図である。な
お、第１図において第６図に示す部分と同一部分には同
一参照符号を付してある。
この半導体装置は、層状のn-型の第１領域たるpnpベ
ース層３と、このpnpベース層３の表面上に島状に形成
されたｐ型の第２領域たるnpnベース領域６と、更にこ
のnpnベース領域６の表面上に島状で平面環状に形成さ
れたn+型の第３領域たるカソード領域７と、npnベース
領域６とは離れた領域でnpベース層３の表面上に形成さ
れたｐ型の第４領域たるアノードウォール領域１と、こ
のアノードウォール領域１の表面上に島状で平面環状に
形成されたn+型の第５領域たるオフドレイン領域14と、
を備えている。ここで、pnpベース層３はｐ型基板40上
に積層されており、アノードウォール領域１はｐ型基板
40にまで達している。ターンオン用MIS部は、pnpベース
層３の表面上のゲート酸化膜4aと、このゲート酸化膜4a
を介してポリシリコンで形成されたターンオン用ゲート
膜5aと、このターンオン用ゲート膜5aと導電接触するタ
ーンオン用ゲート電極8aと、ゲート酸化膜4a下のpnpベ
ース層３とカソード領域７とで挟まれたnpnベース領域
６の表面部とから構成されている。一方、ターンオフ用
MIS部は、pnpベース層３の表面上のゲート酸化膜4bと、
このゲート酸化膜4bを介してポリシリコンで形成された
ターンオン用ゲート膜5bと、このターンオン用ゲート膜
5bと導電接触するターンオン用ゲート電極8bと、ゲート
酸化膜4b下のオフドレイン領域14とpnpベース層３とで
挟まれたアノードウォール領域１の表面部とから構成さ
れる。pnpベース層３の表面上に形成された第１電極た
るカソード電極10はnpnベース領域６にp+型のベース・
コンタクト領域30を介して導電接触すると共に、カソー
ド領域７に導電接触している。また、pnpベース層３の
表面上に形成された第２電極たるアノード電極11はアノ
ードウォール領域１にp+のアノード・コンタクト領域32
を介して導電接触すると共に、オフドレイン領域14に導
電接触している。そしてpnpベース領域６のアノード領
域１側には、p-型のグラフトベース12が形成されてい
る。
ース層３と、このpnpベース層３の表面上に島状に形成
されたｐ型の第２領域たるnpnベース領域６と、更にこ
のnpnベース領域６の表面上に島状で平面環状に形成さ
れたn+型の第３領域たるカソード領域７と、npnベース
領域６とは離れた領域でnpベース層３の表面上に形成さ
れたｐ型の第４領域たるアノードウォール領域１と、こ
のアノードウォール領域１の表面上に島状で平面環状に
形成されたn+型の第５領域たるオフドレイン領域14と、
を備えている。ここで、pnpベース層３はｐ型基板40上
に積層されており、アノードウォール領域１はｐ型基板
40にまで達している。ターンオン用MIS部は、pnpベース
層３の表面上のゲート酸化膜4aと、このゲート酸化膜4a
を介してポリシリコンで形成されたターンオン用ゲート
膜5aと、このターンオン用ゲート膜5aと導電接触するタ
ーンオン用ゲート電極8aと、ゲート酸化膜4a下のpnpベ
ース層３とカソード領域７とで挟まれたnpnベース領域
６の表面部とから構成されている。一方、ターンオフ用
MIS部は、pnpベース層３の表面上のゲート酸化膜4bと、
このゲート酸化膜4bを介してポリシリコンで形成された
ターンオン用ゲート膜5bと、このターンオン用ゲート膜
5bと導電接触するターンオン用ゲート電極8bと、ゲート
酸化膜4b下のオフドレイン領域14とpnpベース層３とで
挟まれたアノードウォール領域１の表面部とから構成さ
れる。pnpベース層３の表面上に形成された第１電極た
るカソード電極10はnpnベース領域６にp+型のベース・
コンタクト領域30を介して導電接触すると共に、カソー
ド領域７に導電接触している。また、pnpベース層３の
表面上に形成された第２電極たるアノード電極11はアノ
ードウォール領域１にp+のアノード・コンタクト領域32
を介して導電接触すると共に、オフドレイン領域14に導
電接触している。そしてpnpベース領域６のアノード領
域１側には、p-型のグラフトベース12が形成されてい
る。
この実施例においては、ｐ型のアノードウォール領域
１とｐ型基板40とがアノード領域50を構成し、これに加
えてn-型のpnpベース層3,p型のnpnベース領域６及びn+
型のカソード領域７がpnpnのサイリスタ構造を構成して
いる。
１とｐ型基板40とがアノード領域50を構成し、これに加
えてn-型のpnpベース層3,p型のnpnベース領域６及びn+
型のカソード領域７がpnpnのサイリスタ構造を構成して
いる。
次に、上記のサイリスタの動作を第２図に示す等価回
路に基づいて説明する。
路に基づいて説明する。
まず最初に、アノード電極11をカソード電極10に対し
て正電位にバイアスを加えても、pnpベース層３とnpnベ
ース領域６には逆バイアスが加わるので、電流は流れ
ず、サイリスタはオフ状態にある。
て正電位にバイアスを加えても、pnpベース層３とnpnベ
ース領域６には逆バイアスが加わるので、電流は流れ
ず、サイリスタはオフ状態にある。
この状態において、ターンオン用電極8aに正電位の電
圧パルスを加えると、ターンオン用ゲート膜5aの下にあ
るnpnベース領域６のpnpベース層３とカソード領域７と
で挟まれた範囲の表面側がｎ型に反転し、ターンオン用
MIS部のソースたるカソード領域７とドレインたるpnpベ
ース層３とが導通し、カソード領域７からpnpベース層
３へ電子が流入する。これによりｐ型のアノード領域5
0,n-型のpnpベース層3,p型のnpnベース領域６で構成さ
れるpnpトランジスタがオン状態となり、正孔がアノー
ド領域50からnpnベース領域６に流入し、短絡抵抗Rsの
電圧降下によりn-型のpnpベース層3,p型のnpnベース領
域6,n+型のカソード領域７で構成されるnpnトランジス
タもオン状態となるから、サイリスタ内の電流量は増大
しオン状態となる。
圧パルスを加えると、ターンオン用ゲート膜5aの下にあ
るnpnベース領域６のpnpベース層３とカソード領域７と
で挟まれた範囲の表面側がｎ型に反転し、ターンオン用
MIS部のソースたるカソード領域７とドレインたるpnpベ
ース層３とが導通し、カソード領域７からpnpベース層
３へ電子が流入する。これによりｐ型のアノード領域5
0,n-型のpnpベース層3,p型のnpnベース領域６で構成さ
れるpnpトランジスタがオン状態となり、正孔がアノー
ド領域50からnpnベース領域６に流入し、短絡抵抗Rsの
電圧降下によりn-型のpnpベース層3,p型のnpnベース領
域6,n+型のカソード領域７で構成されるnpnトランジス
タもオン状態となるから、サイリスタ内の電流量は増大
しオン状態となる。
次に、このオン状態のもとで、ターンオフ用電極8bに
正電位の電圧パルスを加えると、ターンオフ用ゲート膜
5bの下にあるオフドレイン領域14とpnpベース層３とで
挟まれた範囲のアノード領域50の表面側がｎ型に反転
し、オフドレイン領域14とpnpベース層３が導通し、タ
ーンオフ用MIS部のソースたるpnpベース層３からドレイ
ンたるオフドレイン領域14に電子が流出する。これによ
りｐ型のアノード領域50,n-型のpnpベース層3,p型のnpn
ベース領域６で構成されるpnpトランジスタはオフ状態
となり、アノード領域50からｐ型のベース領域６へ正孔
が流れなくなるので、n-型のpnpベース層3,p型のnpnベ
ース領域6,n+型のカソード領域７で構成されるnpnトラ
ンジスタもオフ状態となるから、サイリスタ内の電流は
減少してオフ状態に戻る。
正電位の電圧パルスを加えると、ターンオフ用ゲート膜
5bの下にあるオフドレイン領域14とpnpベース層３とで
挟まれた範囲のアノード領域50の表面側がｎ型に反転
し、オフドレイン領域14とpnpベース層３が導通し、タ
ーンオフ用MIS部のソースたるpnpベース層３からドレイ
ンたるオフドレイン領域14に電子が流出する。これによ
りｐ型のアノード領域50,n-型のpnpベース層3,p型のnpn
ベース領域６で構成されるpnpトランジスタはオフ状態
となり、アノード領域50からｐ型のベース領域６へ正孔
が流れなくなるので、n-型のpnpベース層3,p型のnpnベ
ース領域6,n+型のカソード領域７で構成されるnpnトラ
ンジスタもオフ状態となるから、サイリスタ内の電流は
減少してオフ状態に戻る。
本実施例によれは、カソード電極10側がｐ型のnpnベ
ース領域６とカソード領域７との２重構造になるので、
構造設計上の余裕があり、微細化可能であると共に、MI
S部の構造も簡単になり、設計，形成も容易であるか
ら、しきい値等のMIS特性の設定もし易くなる。
ース領域６とカソード領域７との２重構造になるので、
構造設計上の余裕があり、微細化可能であると共に、MI
S部の構造も簡単になり、設計，形成も容易であるか
ら、しきい値等のMIS特性の設定もし易くなる。
更に、アノード電極が基板の表面側に配置されたの
で、片面総電極となり、裏面側に素子分離技術を施す必
要がなく、また基板表裏間の結線も不要であるから、こ
の実施例に係るMISゲート制御型サイリスタの集積回路
内への作り込みが可能となる。
で、片面総電極となり、裏面側に素子分離技術を施す必
要がなく、また基板表裏間の結線も不要であるから、こ
の実施例に係るMISゲート制御型サイリスタの集積回路
内への作り込みが可能となる。
また、アノード領域50の延長領域たるｐ型基板40の存
在により、カソード領域７からnpnベース領域6,pnpベー
ス層３及びｐ型基板40へと進む縦方向の電流経路が形成
されるので、実質的に接合面積が増加したことになり、
オン状態における抵抗が減少し、従来の技術と同様に大
電流容量が得られる。
在により、カソード領域７からnpnベース領域6,pnpベー
ス層３及びｐ型基板40へと進む縦方向の電流経路が形成
されるので、実質的に接合面積が増加したことになり、
オン状態における抵抗が減少し、従来の技術と同様に大
電流容量が得られる。
また、npnベース領域６とカソード領域７により形成
された２重構造と、アノードウォール領域１とオフドレ
イン領域14により形成された２重構造とは、導電型が同
一配列である。したがって、両構造を同時並行して形成
することができる。その上、片面に全ての電極10,11,8
a,8bがあるから電極形成も１工程で済み、上記の２重構
造の形成工程も合わせ考慮すると、製造工程数を大幅に
削減することができる。
された２重構造と、アノードウォール領域１とオフドレ
イン領域14により形成された２重構造とは、導電型が同
一配列である。したがって、両構造を同時並行して形成
することができる。その上、片面に全ての電極10,11,8
a,8bがあるから電極形成も１工程で済み、上記の２重構
造の形成工程も合わせ考慮すると、製造工程数を大幅に
削減することができる。
ターンオン用MIS部とターンオフ用MIS部は両方とも同
じｎチャネル型であるため、反転特性の設定が容易であ
ると共に、ターンオフ動作の高速化が期待できる。
じｎチャネル型であるため、反転特性の設定が容易であ
ると共に、ターンオフ動作の高速化が期待できる。
更に、グラフトベース12が形成されているため、npn
ベース領域６とpnpベース層３との間の空乏層の電界集
中が緩和され、高耐圧が維持される。
ベース領域６とpnpベース層３との間の空乏層の電界集
中が緩和され、高耐圧が維持される。
なお、第３図には上記実施例と逆導電型のMISゲート
制御型サイリスタの等価回路を示す。このMISゲート制
御型サイリスタの場合は、ターンオン用MIS部とターン
オフ用MIS部が両方ともｐチャネル型となるため、ｎチ
ャネル型の上記実施例と比べてターンオン及びターンオ
フの動作速度が若干遅くなるものの、他の作用効果は実
質的に同様である。
制御型サイリスタの等価回路を示す。このMISゲート制
御型サイリスタの場合は、ターンオン用MIS部とターン
オフ用MIS部が両方ともｐチャネル型となるため、ｎチ
ャネル型の上記実施例と比べてターンオン及びターンオ
フの動作速度が若干遅くなるものの、他の作用効果は実
質的に同様である。
第４図は本発明に係るMISゲート制御型サイリスタを
集積回路中に形成した場合の第２の実施例を示す断面図
である。なお、第４図において第１図に示す部分と同一
部分には同一参照符号を付し、その部分の説明は省略す
る。
集積回路中に形成した場合の第２の実施例を示す断面図
である。なお、第４図において第１図に示す部分と同一
部分には同一参照符号を付し、その部分の説明は省略す
る。
本実施例においては、pnpベース層３はｐ型基板40内
に形成されたｐ型の拡散分離層42によりpn接合分離され
ている。pnpベース層３の底面側には、pnpベース層３の
直列抵抗を低減するための第６領域たるn+型の埋込層16
が形成されている。また、オフドレイン領域14とアノー
ド・コンタクト領域32は、基板40と非接触のアノード領
域２に囲まれている。このアノード領域２はpnpベース
層３の表面側に島状に形成されており、そのアノード領
域２の周囲はpnpベース層３の不純物濃度よりも高濃度
のｎ型のバッファ領域36に取り囲まれている。
に形成されたｐ型の拡散分離層42によりpn接合分離され
ている。pnpベース層３の底面側には、pnpベース層３の
直列抵抗を低減するための第６領域たるn+型の埋込層16
が形成されている。また、オフドレイン領域14とアノー
ド・コンタクト領域32は、基板40と非接触のアノード領
域２に囲まれている。このアノード領域２はpnpベース
層３の表面側に島状に形成されており、そのアノード領
域２の周囲はpnpベース層３の不純物濃度よりも高濃度
のｎ型のバッファ領域36に取り囲まれている。
この実施例は、実際にpn接合分離を用いて形成される
集積回路に作り込んだ構造となっており、特に全電極が
基板表面側に形成されているため、裏面側の素子分離を
行なう必要がなく、製造工程数が削減できる上に回路配
線の取回しも容易である。また、n+型の埋込層16によ
り、pnpベース層３の直列抵抗が低減され、電流容量が
大きくなる。
集積回路に作り込んだ構造となっており、特に全電極が
基板表面側に形成されているため、裏面側の素子分離を
行なう必要がなく、製造工程数が削減できる上に回路配
線の取回しも容易である。また、n+型の埋込層16によ
り、pnpベース層３の直列抵抗が低減され、電流容量が
大きくなる。
更に、バッファ領域36により、アノード領域２とグラ
フトベース12との間及びアノード領域２と拡散分離層42
の間のパンチスルーを防止されるため、高耐圧化と素子
の縮小化が図れる。
フトベース12との間及びアノード領域２と拡散分離層42
の間のパンチスルーを防止されるため、高耐圧化と素子
の縮小化が図れる。
この第２の実施例において、pnpベース層３の表面側
でアノード領域２がnpnベース領域６を環状に取り囲む
平面パターンとなっている場合には、前記バッファ領域
36を第４図の点線で示すようにn+型埋込層16にまで到達
させた高濃度のバッファ領域38とし、このバッファ領域
38及びn+型埋込層16で島領域たるpnpベース層３を包囲
する構造とすれば、拡散分離層42へ流れる寄生電流を抑
制することができる。
でアノード領域２がnpnベース領域６を環状に取り囲む
平面パターンとなっている場合には、前記バッファ領域
36を第４図の点線で示すようにn+型埋込層16にまで到達
させた高濃度のバッファ領域38とし、このバッファ領域
38及びn+型埋込層16で島領域たるpnpベース層３を包囲
する構造とすれば、拡散分離層42へ流れる寄生電流を抑
制することができる。
以上説明した第１の実施例及び第２の実施例におい
て、アノードウォール領域１又はアノード領域２とnpn
ベース領域６との間の距離が十分にとれない場合には、
pnpベース層３の表面上のカソード配線等による電界の
影響を受けるおそれがあり、アノードウォール領域１又
はアノード領域２とnpnベース領域６との間のパンチス
ルーやリークを生じて耐圧不良を起こす場合があるが、
ターンオフ用MIS部のゲート膜5bはこれらの電界を遮蔽
するフィールドプレートとしての効果をもつのでえ、耐
圧不良を防止することができる。更に、ターンオフ用ゲ
ート膜5bの形状をpnpベース層３の表面上に延長させた
特別の形状をとることにより、フィールドプレートとし
ての効果をより高めることができる。
て、アノードウォール領域１又はアノード領域２とnpn
ベース領域６との間の距離が十分にとれない場合には、
pnpベース層３の表面上のカソード配線等による電界の
影響を受けるおそれがあり、アノードウォール領域１又
はアノード領域２とnpnベース領域６との間のパンチス
ルーやリークを生じて耐圧不良を起こす場合があるが、
ターンオフ用MIS部のゲート膜5bはこれらの電界を遮蔽
するフィールドプレートとしての効果をもつのでえ、耐
圧不良を防止することができる。更に、ターンオフ用ゲ
ート膜5bの形状をpnpベース層３の表面上に延長させた
特別の形状をとることにより、フィールドプレートとし
ての効果をより高めることができる。
次に、上記第２実施例に係るMISゲート制御型サイリ
スタの製造方法の一例を第５図に基づいて説明する。
スタの製造方法の一例を第５図に基づいて説明する。
第５図（ａ）に示すように、ｐ型シリコン基板40上に
n-型のpnpベース層３をエピタキシャル成長させ、その
表面にゲート酸化膜４を形成し、ポリシリコンを選択的
に堆積させて、ターンオン用ゲート膜5a及びターンオフ
用ゲート膜5bを並行して形成する。次に、第５図（ｂ）
に示すように、ターンオン用ゲート膜5a及びターンオフ
用ゲート膜5bをマスクとしてセルフアラインによりこれ
らのゲート膜間にボロン等のｐ型不純物元素を拡散さ
せ、アノード領域２とnpnベース領域６とを並行して形
成する。更に、第５図（ｃ）に示すように、ターンオン
用ゲート膜5a及びターンオフ用ゲート膜5bの間に形成し
たマスクと両ゲート膜をマスクとしてセルフアラインに
よりリン等のｎ型不純物元素を拡散させて、オフドレイ
ン領域14とカソード領域７とを並行して形成する。その
後電極形成、配線形成等を行いMISゲート制御型サイリ
スタを完成させる。
n-型のpnpベース層３をエピタキシャル成長させ、その
表面にゲート酸化膜４を形成し、ポリシリコンを選択的
に堆積させて、ターンオン用ゲート膜5a及びターンオフ
用ゲート膜5bを並行して形成する。次に、第５図（ｂ）
に示すように、ターンオン用ゲート膜5a及びターンオフ
用ゲート膜5bをマスクとしてセルフアラインによりこれ
らのゲート膜間にボロン等のｐ型不純物元素を拡散さ
せ、アノード領域２とnpnベース領域６とを並行して形
成する。更に、第５図（ｃ）に示すように、ターンオン
用ゲート膜5a及びターンオフ用ゲート膜5bの間に形成し
たマスクと両ゲート膜をマスクとしてセルフアラインに
よりリン等のｎ型不純物元素を拡散させて、オフドレイ
ン領域14とカソード領域７とを並行して形成する。その
後電極形成、配線形成等を行いMISゲート制御型サイリ
スタを完成させる。
以上説明した製造方法においては、カソード電極10側
の領域とアノード電極の11側の領域とが両方とも同一導
電型配列の２重構造を有することに着目し、これら両電
極側の領域を同時並行して形成する点に特徴があり、従
来の技術によるサイリスタの製造工程と較べてみると、
工程数を大幅に削減することができる。
の領域とアノード電極の11側の領域とが両方とも同一導
電型配列の２重構造を有することに着目し、これら両電
極側の領域を同時並行して形成する点に特徴があり、従
来の技術によるサイリスタの製造工程と較べてみると、
工程数を大幅に削減することができる。
以上説明したように、本発明に係るMISゲート制御型
サイリスタ半導体装置は、オフドレイン領域たる第５領
域が第４領域に形成され、第１領域の底面に第１導電型
の延長領域又は第２導電型の埋込層を備えることを特徴
とするものであるから、次の効果を奏する。
サイリスタ半導体装置は、オフドレイン領域たる第５領
域が第４領域に形成され、第１領域の底面に第１導電型
の延長領域又は第２導電型の埋込層を備えることを特徴
とするものであるから、次の効果を奏する。
第３領域内にオフドレイン領域が作り込まれず、第
１電極側の第２領域と第３領域が単に２重構造となるの
で、従来よりも第１電極側の領域構造に余裕が生まれ、
微細化に適する構造となる。また、MIS部の設計等も容
易となり、且つチャネル型が相等しいから、しきい値電
圧等のMIS特性の設定もし易くなる。
１電極側の第２領域と第３領域が単に２重構造となるの
で、従来よりも第１電極側の領域構造に余裕が生まれ、
微細化に適する構造となる。また、MIS部の設計等も容
易となり、且つチャネル型が相等しいから、しきい値電
圧等のMIS特性の設定もし易くなる。
片面総電極の利益がもたらされるので、素子分離と
配線形成が簡略化され、集積回路中に形成する場合に適
している。
配線形成が簡略化され、集積回路中に形成する場合に適
している。
第１電極側の領域と第２電極側の領域とが共に導電
型が同一配列の２重構造を有するため、双方を同時配列
して形成でき、また全電極が基板表面側に配置されたの
で、製造工程数を大幅に削減できる。
型が同一配列の２重構造を有するため、双方を同時配列
して形成でき、また全電極が基板表面側に配置されたの
で、製造工程数を大幅に削減できる。
ターンオフ用ゲート自体が第４領域と第２領域との
間のパンチスルーやリークを原因とする耐圧不良を防止
するフィールドプレートとしても働く。
間のパンチスルーやリークを原因とする耐圧不良を防止
するフィールドプレートとしても働く。
第１領域の裏面側に第４領域の延長領域又は高濃度
の第６領域が形成されているため、縦型電流路の有効な
接合面積が確保されるので、従来と遜色のない大電流容
量が得られる。
の第６領域が形成されているため、縦型電流路の有効な
接合面積が確保されるので、従来と遜色のない大電流容
量が得られる。
第４領域の第１領域との境界面のうち少なくとも第
２領域側を第１領域よりも不純物濃度の高いバッファ領
域で取り囲む構造の場合には、第４領域と第２領域間の
パンチスルーを防止することができるので、素子占有面
積の縮小化と同時に高耐圧を維持することができる。
２領域側を第１領域よりも不純物濃度の高いバッファ領
域で取り囲む構造の場合には、第４領域と第２領域間の
パンチスルーを防止することができるので、素子占有面
積の縮小化と同時に高耐圧を維持することができる。
第１図は本発明に係るMISゲート制御型サイリスタ半導
体装置の第１実施例の構造を示す断面図である。 第２図は第１実施例の等価回路図である。 第３図は第１実施例と逆導電型の一例の等価回路図であ
る。 第４図は本発明に係るMISゲート制御型サイリスタ半導
体装置の第２実施例の構造を示す断面図である。 第５図（ａ）乃至（ｃ）は第２実施例の製造方法の一例
を示す工程断面図である。 第６図は従来のMOSゲート制御型サイリスタの構造を示
す断面図である。 第７図は同従来例の等価回路図である。 〔符号の説明〕 １……第４領域たるアノードウォール領域 ２……第４領域たるアノード領域 ３……第１領域たるpnpベース層 4,4a,4b……ゲート酸化膜 5a……ターンオン用ゲート膜 5b……ターンオフ用ゲート膜 ６……第２領域たるnpnベース領域 ７……第３領域たるカード領域 8a……ターンオン用ゲート電極 8b……ターンオフ用ゲート電極 10……第１電極たるカソード電極 11……第２電極たるアノード電極 12……グラフトベース 13,14……第５領域たるオフドレイン領域 16……第６領域たる埋込層 30……ベース・コンタクト領域 32……アノード・コンタクト領域 36……バッファ領域 38……高濃度バッファ領域 40……アノード領域の延長領域（基板） 41……ｐ型基板 50……アノード領域。
体装置の第１実施例の構造を示す断面図である。 第２図は第１実施例の等価回路図である。 第３図は第１実施例と逆導電型の一例の等価回路図であ
る。 第４図は本発明に係るMISゲート制御型サイリスタ半導
体装置の第２実施例の構造を示す断面図である。 第５図（ａ）乃至（ｃ）は第２実施例の製造方法の一例
を示す工程断面図である。 第６図は従来のMOSゲート制御型サイリスタの構造を示
す断面図である。 第７図は同従来例の等価回路図である。 〔符号の説明〕 １……第４領域たるアノードウォール領域 ２……第４領域たるアノード領域 ３……第１領域たるpnpベース層 4,4a,4b……ゲート酸化膜 5a……ターンオン用ゲート膜 5b……ターンオフ用ゲート膜 ６……第２領域たるnpnベース領域 ７……第３領域たるカード領域 8a……ターンオン用ゲート電極 8b……ターンオフ用ゲート電極 10……第１電極たるカソード電極 11……第２電極たるアノード電極 12……グラフトベース 13,14……第５領域たるオフドレイン領域 16……第６領域たる埋込層 30……ベース・コンタクト領域 32……アノード・コンタクト領域 36……バッファ領域 38……高濃度バッファ領域 40……アノード領域の延長領域（基板） 41……ｐ型基板 50……アノード領域。
Claims (3)
- 【請求項１】第１導電型第１領域，この表面側に順次形
成された第２導電型第２領域，第１導電型第３領域及び
第２領域に対し離間して第１領域の表面側に形成された
第２導電型第４領域からなるサイリスタ構造と、第１領
域と第３領域とで挟まれた第２領域の表面側をチャネル
形成領域とするターンオン用MIS部と、第４領域のうち
この表面側に形成された第１導電型第５領域と第１領域
とで挟まれた表面側をチャネル形成領域とするターンオ
フ用MIS部と、第２領域及び第３領域の表面側で両者に
導電接触する第１電極と、第４領域及び第５領域の表面
側で両者に導電接触する第２電極とを備え、上記第４領
域は第１領域の下面のうち第２領域下に当たる範囲をpn
接合面とする第２導電型延長領域を有することを特徴と
するMISゲート制御型サイリスタ半導体装置。 - 【請求項２】第１導電型第１領域，この表面側に順次形
成された第２導電型第２領域，第１導電型第３領域及び
第２領域に対し離間して第１領域の表面側に形成された
第２導電型第４領域からなるサイリスタ構造と、第１領
域と第３領域とで挟まれた第２領域の表面側をチャネル
形成領域とするターンオン用MIS部と、第４領域のうち
この表面側に形成された第１導電型第５領域と第１領域
とで挟まれた表面側をチャネル形成領域とするターンオ
フ用MIS部と、第２領域及び第３領域の表面側で両者に
導電接触する第１電極と、第４領域及び第５領域の表面
側で両者に導電接触する第２電極と、第１領域の下面側
で少なくとも第２領域下と第４領域下との間に形成され
た高濃度の第１導電型第６領域と、を有することを特徴
とするMISゲート制御型サイリスタ半導体装置。 - 【請求項３】請求項第１又は第２項のいずれか１項にお
いて、前記第４領域の前記第１領域との境界面のうち少
なくとも前記第２領域側が前記第１領域よりも不純物濃
度の高い第１導電型のバッファ領域で取り囲まれている
ことを特徴とするMISゲート制御型サイリスタ半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28830689A JP2646765B2 (ja) | 1989-11-06 | 1989-11-06 | Ｍｉｓゲート制御型サイリスタ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28830689A JP2646765B2 (ja) | 1989-11-06 | 1989-11-06 | Ｍｉｓゲート制御型サイリスタ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03148872A JPH03148872A (ja) | 1991-06-25 |
| JP2646765B2 true JP2646765B2 (ja) | 1997-08-27 |
Family
ID=17728464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28830689A Expired - Fee Related JP2646765B2 (ja) | 1989-11-06 | 1989-11-06 | Ｍｉｓゲート制御型サイリスタ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646765B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8372205B2 (en) | 2003-05-09 | 2013-02-12 | Applied Materials, Inc. | Reducing electrostatic charge by roughening the susceptor |
-
1989
- 1989-11-06 JP JP28830689A patent/JP2646765B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03148872A (ja) | 1991-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5714774A (en) | Two-gate semiconductor power switching device | |
| JP3237555B2 (ja) | 半導体装置 | |
| US6639295B2 (en) | Semiconductor device | |
| JP2574267B2 (ja) | 絶縁ゲートトランジスタアレイ | |
| JPH08139319A (ja) | 半導体装置およびその製造方法 | |
| JPH02275675A (ja) | Ｍｏｓ型半導体装置 | |
| JPH0575110A (ja) | 半導体装置 | |
| US5397905A (en) | Power semiconductor device having an insulated gate field effect transistor and a bipolar transistor | |
| US5498884A (en) | MOS-controlled thyristor with current saturation characteristics | |
| US5608238A (en) | Semiconductor device having two insulated gates and capable of thyristor function and method for operating the same | |
| JPH03194974A (ja) | Ｍｏｓ型半導体装置 | |
| JP3243792B2 (ja) | 横方向エミッタ切替サイリスタ素子及び縦方向エミッタ切替サイリスタ素子 | |
| JPH04261065A (ja) | 半導体装置 | |
| JP3522983B2 (ja) | 横型ｉｇｂｔ | |
| JP2646765B2 (ja) | Ｍｉｓゲート制御型サイリスタ半導体装置 | |
| JP3249175B2 (ja) | 絶縁ゲート付きサイリスタ及び高耐圧半導体装置 | |
| JP3217552B2 (ja) | 横型高耐圧半導体素子 | |
| JP3144585B2 (ja) | 半導体装置 | |
| JP3300482B2 (ja) | 絶縁ゲート付きサイリスタ | |
| US5315134A (en) | Thyristor with insulated gate | |
| JP2728453B2 (ja) | 出力回路 | |
| JP3161092B2 (ja) | デュアルゲートｍｏｓサイリスタ | |
| JP3073056B2 (ja) | 静電誘導半導体装置 | |
| KR100218261B1 (ko) | 모스 제어형 사이리스터 및 그 제조방법 | |
| JP2581247B2 (ja) | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |