JPH0575110A - 半導体装置 - Google Patents

半導体装置

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JPH0575110A
JPH0575110A JP3233502A JP23350291A JPH0575110A JP H0575110 A JPH0575110 A JP H0575110A JP 3233502 A JP3233502 A JP 3233502A JP 23350291 A JP23350291 A JP 23350291A JP H0575110 A JPH0575110 A JP H0575110A
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gate
layer
thyristor
source region
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JP3233502A
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Naoki Kumagai
直樹 熊谷
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Fuji Electric Co Ltd
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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    • H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract

(57)【要約】 （修正有） 【目的】バイポーラトランジスタとＭＯＳＦＥＴをカス
ケード接続して電力用スイッチング素子として用いる半
導体装置は、オン状態を維持するためにはバイポーラト
ランジスタにベース電流を供給せねばならず、駆動エネ
ルギーが大きくなる欠点を改善する。 【構成】ノーマリオン型のＳＩサイリスタ１とＭＯＳＦ
ＥＴ２をカスケード接続することにより、オン状態を維
持するためのベース電流が不必要となり、ＭＯＳＦＥＴ
をゲート２３を制御するだけでオンオフできる。これに
より駆動エネルギーが小さい低オン電圧と高速スイッチ
ング特性を備えたスイッチング半導体装置が得られ、１
チップに構成することも容易にできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、二つの素子をカスケー
ド接続 (縦続接続) してなる電力用スイッチング素子と
して用いられる半導体装置に関する。
【０００２】
【従来の技術】低オン電圧と高速スイッチング特性を兼
ね備え、モータ駆動などに電力用スイッチング素子とし
て使用される半導体装置の一つのカスケードBi−ＭＯＳ
半導体装置がある。これは図２に示すようにバイポーラ
トランジスタ３とＭＯＳＦＥＴ２を、バイポーラトラン
ジスタ３のエミッタ31とＭＯＳＦＥＴ２のドレイン22を
接続することによりカスケード接続したのである。そし
てバイポーラトランジスタ３のベース端子34はベース電
源35に接続されている。この半導体装置をオン状態にす
るには、ＭＯＳＦＥＴ２のソース21, ゲート23間にゲー
トしきい値以上の電圧を印加する。これによりＭＯＳＦ
ＥＴ２がオンすると、ベース電源35によりバイポーラト
ランジスタ３のベース32とエミッタ31とが順方向バイア
スされるために、トランジスタ３にベース電流が流れて
オンする。これに伴いトランジスタ３のコレクタ電流は
オンしているＭＯＳＦＥＴ２を流れるため、この半導体
装置全体のアノード端子41とカソード端子42との間がオ
ン状態になる。一方、ＭＯＳＦＥＴ２のソース21, ゲー
ト23間の印加電圧をゲートしきい値電圧以下とするとＭ
ＯＳＦＥＴ２はオフする。これにより、バイポーラトラ
ンジスタ３のベース電流は供給されなくなると共に、今
までコレクタ33からエミッタ31に流れていた主電流は、
ＭＯＳＦＥＴ２がオフ状態となることによりコレクタ33
からベース32に流れる。このためトランジスタ３のコレ
クタ33, ベース32間の接合は急速に逆回復し、半導体装
置全体として高速でオフ状態にすることができる。
【０００３】本半導体装置の特徴は、オフ状態の耐圧は
バイポーラトランジスタ３のコレクタ33, ベース32間の
接合で持つため、耐圧は通常のトランジスタの耐圧Ｖ
CEO ではなく、ＶCBO となり高耐圧化でき、ＭＯＳＦＥ
Ｔ２の耐圧は低くて良いためオン抵抗の低い低耐圧ＭＯ
ＳＦＥＴが使用できる点である。これにより低オン電圧
で高速のスイッチングが可能となる。
【０００４】図３は図２の半導体装置を１チップに構成
したもので、図中の電極, 端子に付せられた符号は、図
２の等価回路における対応する個所に付せられた符号と
同一である。この半導体装置はｎ+ 基板51とその上のｎ
- エピタキシャル層52をコレクタ、その上のｐエピタキ
シャル層53をベース、その上に選択的に積層されたｎ層
54をエミッタとするバイポーラトランジスタと、ｎ層54
をドレインとし、その上に積層されたｐベース層55の表
面からの不純物拡散により選択的に形成されたｎ+ 領域
56をソースとし、それらの側面上にゲート絶縁膜57を介
してゲート電極23を設けることにより構成されたＭＯＳ
ＦＥＴとがｎ層54を介してカスケード接続されたもので
ある。そして、ｎ+ 基板51に接触するコレクタ電極33に
アノード端子41が、ｐベース層55の露出面およびｎ+ ソ
ース領域56に共通に接触し、ゲート電極23と層間絶縁膜
58によって絶縁されたソース電極21にカソード端子42
が、ｐベース層53に接触するベース電極32にベース端子
34が、またゲート電極23にゲート端子24がそれぞれ接続
されている。
【０００５】
【発明が解決しようとする課題】上記のカスケードBi−
ＭＯＳ半導体装置は、低オン電圧で高速スイッチングが
可能であり、ゲート駆動であるために駆動用信号回路は
簡略化されるものの、オン状態を維持するためにはバイ
ポーラトランジスタ３にベース電流を供給する必要があ
るため、駆動電力が大きいという欠点がある。
【０００６】本発明の目的は、二つの素子のカスケード
接続により低オン電圧で高速スイッチングを可能にする
と共に、駆動エネルギーの小さい半導体装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明の半導体装置は、ノーマリオン型のＳＩサ
イリスタとＭＯＳＦＥＴとをカスケード接続し、ＳＩサ
イリスタのゲートとＭＯＳＦＥＴのソースとを接続して
なるものとする。そして、第一導電型のドレイン層の上
に形成した第二導電型の層の表面層内に選択的に第二導
電型で高不純物濃度のソース領域を形成し、そのソース
領域の両側に形成された溝の底部の前記第二導電型層の
表面層内にチャネル領域をはさんで第一導電型のゲート
領域を形成してなる切り込みゲート形のノーマリオン型
ＳＩサイリスタのソース領域をドレイン領域とし、その
上に形成した第一導電型のベース層の表面層内に選択的
に第二導電型のソース領域を形成し、ソース領域とドレ
イン領域にはさまれたベース層の側面上に絶縁膜を介し
てゲート電極を設けることによりＭＯＳＦＥＴを構成
し、ＳＩサイリスタのドレイン層に接触する第一主電極
と、ＭＯＳＦＥＴのベース層, ソース領域およびＳＩサ
イリスタのゲート領域に共通に接触する第二主電極とを
設けてなることが有効である。あるいは、第一導電型の
ドレイン層の上に形成された第二導電型の層の表面層内
に第二導電型で高不純物濃度のソース領域を形成し、そ
のソース領域の両側に第二導電型のチャネル領域をはさ
んで第一導電型のゲート領域を形成してなる表面ゲート
形のノーマリオン型ＳＩサイリスタのチャネル領域およ
びソース領域をドレイン領域とし、ゲート領域の表面層
内に選択的に第二導電型のソース領域を形成し、そのソ
ース領域および前記ＳＩサイリスタのチャネル領域には
さまれた前記ＳＩサイリスタのゲート領域の部分の表面
上に絶縁膜を介してゲート電極を設けることによりＭＯ
ＳＦＥＴを構成し、ＳＩサイリスタのドレイン層に接触
する第一主電極と、ＳＩサイリスタのゲート領域および
ＭＯＳＦＥＴのソース領域に共通に接触する第二主電極
を設けてなることも有効である。
【０００８】
【作用】従来のカスケードBi−ＭＯＳ半導体装置のバイ
ポーラトランジスタの代わりに、高速動作可能で低オン
電圧のＳＩ (静電誘導型) サイリスタを用いてＭＯＳＦ
ＥＴとカスケード接続することにより低オン電圧で高速
スイッチングが可能である。そしてＳＩサイリスタにノ
ーマリオン型を用いることにより、オン状態を維持する
ためにベース電流を供給する必要がなく、ＭＯＳＦＥＴ
のゲートを制御するだけでよい。
【０００９】
【実施例】以下、図２, 図３と共通の部分に同一の符号
を付した図を引用して本発明の実施例について述べる。
図１は本発明の一実施例の半導体装置の等価回路でノー
マリオン型のＳＩサイリスタ１のソース11とＭＯＳＦＥ
Ｔ２のドレイン22を接続し、ＳＩサイリスタ１のゲート
13をＭＯＳＦＥＴ２のソース21に接続した構成となって
いる。この構成で、ＭＯＳＦＥＴ２のゲート23とソース
21の間にゲートしきい値以上の電圧を印加すると、ＭＯ
ＳＦＥＴ２がオンすると共にノーマリオン型であるＳＩ
サイリスタ１もオンし、アノード端子41からカソード端
子42へ電流が流れ、半導体装置全体がオン状態になる。
一方オフするには、ＭＯＳＦＥＴ２のゲート・ソース間
電圧をゲートしきい値以下にすればよい。これによりＭ
ＯＳＦＥＴ２はオフ状態になり、ＭＯＳＦＥＴ２のドレ
イン22の電位が上昇する。その結果、ＳＩサイリスタ１
のゲート13とソース11の間は逆バイアス状態になり、Ｓ
Ｉサイリスタ１がオフする。以上のように本半導体装置
では、図２に示したバイポーラトランジスタ３とＭＯＳ
ＦＥＴ２のカスケード接続と異なり完全にゲート制御に
よる電圧駆動化が可能になり、小さい駆動エネルギーで
オン, オフすることができる。
【００１０】図１に示す半導体装置は、当然二つの半導
体チップを用いて構成することも可能であるが、１チッ
プ構成とすることも可能である。図４は１チップ構成し
た場合の実施例である。この半導体基体では、ｐ+ 基板
61の上にｎバッファ層62およびｎ- 層63が積層されてい
る。さらにその上にｎ+ 層64およびｐ層55が積層され、
ｐ層55の表面層内には選択的にｎ+ 領域56が形成されて
いる。このような積層体の表面の一部はｎ+ 層64より深
い溝が掘られており、溝の底部には不純物拡散によりｐ
+ 領域65が形成されている。このようにしてｐ+ 基板61
をドレイン、ｎ + 層64をソース、ｐ+ 領域65をゲートと
した切り込みゲート形ＳＩサイリスタが構成され、横方
向拡散により広がったｐ+ 領域65にはさまれたチャネル
領域66の幅を、例えば５μｍ以上と比較的広くすること
により、このＳＩサイリスタはノーマリオン特性とな
る。また、溝の側面にはゲート絶縁膜57を介してゲート
電極23が形成されており、ｎ+ 層64をドレイン、ｐ層55
をベース、ｎ+ 領域56をソースとしたＭＯＳＦＥＴが構
成されている。そして、ｐ+ 基板１に接触するＳＩサイ
リスタのドレイン電極12にアノード端子41が接続され、
ｐベース層55の露出面およびｎ+ ソース領域56に共通に
接触し、ゲート電極23と層間絶縁膜58によって絶縁され
たＭＯＳＦＥＴのソース電極21は、カソード端子42に接
続されると共に、溝の底面でｐ+ ゲート領域65にも接触
している。これにより、図１の等価回路をもつ半導体装
置が１チップ構成される。
【００１１】図５は同様に図１の等価回路をもつ半導体
装置を１チップ構成した別の実施例で、図４と共通の部
分には同一の符号が付されている。この場合はドレイン
となるｐ+ 基板61, ｎバッファ層62, ｎ- 層63, ソース
となるｎ+ 領域64およびゲートとなるｐ領域67によって
表面ゲート形ＳＩサイリスタが構成され、ｐ領域67には
さまれたチャネル領域66の幅を比較的広くすることによ
り、ノーマリオン型とされている。そして、ドレインと
なるｎ+ 領域64, ソースとなるｎ+ 領域56およびその間
の表面上にゲート絶縁膜57を介して設けられたゲート電
極23によりＭＯＳＦＥＴが構成されている。ｐ領域67の
表面層に形成されたｐ+ コンタクト領域68に接触するソ
ース電極21は、ＭＯＳＦＥＴのソース領域57にも共通に
接触しているので、ソース領域57をＳＩサイリスタのゲ
ート領域67と短絡することになり、図１に示した等価回
路の接続ができ上がる。
【００１２】図１, 図４, 図５はいずれもＮチャネル型
ＭＯＳＦＥＴとＰゲートＳＩサイリスタの組み合わせで
あるが、導電型を逆にしたＰチャネル型ＭＯＳＦＥＴと
ＮゲートＳＩサイリスタの組み合わせもあることはいう
までもない。また、ｎバッファ層６はｎベース層をパン
チスルー型にして低オン電圧化, 高速化をはかるために
設けられたものであるが、必ずしも必要でない。
【００１３】
【発明の効果】本発明は、従来のバイポーラトランジス
タとＭＯＳＦＥＴをカスケード接続した半導体装置のバ
イポーラトランジスタの代わりに、ノーマリオン型ＳＩ
サイリスタを用いることにより、オン状態を維持するた
めにバイポーラトランジスタへ供給するベース電流が不
必要となり、ＭＯＳＦＥＴのゲートを制御するだけで良
いため、小さい駆動エネルギーでオンオフすることので
きる低オン電圧と高速スイッチング特性を備えた半導体
装置が得られた。そして、この半導体装置は容易に一つ
の半導体基体に構成することができ、電力用スイッチン
グ素子として有効に使用できる。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体装置の等価回路図
【図２】従来のカスケードBi−ＭＯＳ半導体装置の等価
回路図
【図３】図２の等価回路をもつ半導体装置の断面図
【図４】図１の等価回路をもつ半導体装置の一実施例の
断面図
【図５】図１の等価回路をもつ半導体装置の別の実施例
の断面図
【符号の説明】
１ ＳＩサイリスタ １１ ソース １２ ドレイン １３ ゲート ２ ＭＯＳＦＥＴ ２１ ソース ２２ ドレイン ２３ ゲート ２４ ゲート端子 ４１ アノード端子 ４２ カソード端子 ５５ ｐベース領域 ５６ ｎ+ ソース領域 ５７ ゲート絶縁膜 ６１ ｐ+ 基板 ６２ ｎバッファ層 ６３ ｎ- 層 ６４ ｎ+ 層 ６５ ｐ+ ゲート領域 ６６ チャネル領域 ６７ ｐゲート領域 ６８ ｐ+ コンタクト領域

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】ノーマリオン型のＳＩサイリスタとＭＯＳ
    ＦＥＴとをカスケード接続し、ＳＩサイリスタのゲート
    とＭＯＳＦＥＴのソースとを接続してなることを特徴と
    する半導体装置。
  2. 【請求項２】第一導電型のドレイン層の上に形成した第
    二導電型の層の表面層内に選択的に高不純物濃度のソー
    ス領域を形成し、そのソース領域の両側に形成された溝
    の底部の前記第二導電型層の表面層内にチャネル領域を
    はさんで第一導電型のゲート領域を形成してなる切り込
    みゲート形のノーマリオン型ＳＩサイリスタのソース領
    域をドレイン領域とし、その上に形成した第一導電型の
    ベース層の表面層内に選択的に第二導電型のソース領域
    を形成し、ソース領域とドレイン領域にはさまれたベー
    ス層の側面上に絶縁膜を介してゲート電極を設けること
    によりＭＯＳＦＥＴを構成し、ＳＩサイリスタのドレイ
    ン層に接触する第一主電極と、ＭＯＳＦＥＴのベース
    層, ソース領域およびＳＩサイリスタのゲート領域に共
    通に接触する第二主電極とを設けてなる請求項１記載の
    半導体装置。
  3. 【請求項３】第一導電型のドレイン層の上に形成した第
    二導電型の層の表面層内に第二導電型で高不純物濃度の
    ソース領域を形成し、そのソース領域の両側に第二導電
    型のチャネル領域をはさんで第一導電型のゲート領域を
    形成してなる表面ゲート型のノーマリオン型ＳＩサイリ
    スタのチャネル領域およびソース領域をドレイン領域と
    し、ゲート領域の表面層内に選択的に第二導電型のソー
    ス領域を形成し、そのソース領域および前記ＳＩサイリ
    スタのチャネル領域にはさまれた前記ＳＩサイリスタの
    ゲート領域の部分の表面上に絶縁膜を介してゲート電極
    を設けることによりＭＯＳＦＥＴを構成し、ＳＩサイリ
    スタのドレイン層に接触する第一主電極と、ＳＩサイリ
    スタのゲート領域およびＭＯＳＦＥＴのソース領域に共
    通に接触する第二主電極を設けてなる請求項１記載の半
    導体装置。
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