JP3110094B2 - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
- Publication number
- JP3110094B2 JP3110094B2 JP03232920A JP23292091A JP3110094B2 JP 3110094 B2 JP3110094 B2 JP 3110094B2 JP 03232920 A JP03232920 A JP 03232920A JP 23292091 A JP23292091 A JP 23292091A JP 3110094 B2 JP3110094 B2 JP 3110094B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base layer
- electrode
- type
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thyristors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート電極により
ターンオフする絶縁ゲート型サイリスタに関する。
ターンオフする絶縁ゲート型サイリスタに関する。
【０００２】
【従来の技術】絶縁ゲート型サイリスタの一つに、カソ
ード・エミッタ層とカソード電極の間にＭＯＳＦＥＴを
挿入した構造のものが提案されている（Ｂ．Ｊ．Ｂalig
a ，Ｐroceeding of 1990 Ｉnternational Ｓymposium
on Ｐower ＳemiconductorＤevices ＆ＩＣs p117
-121参照）。この絶縁ゲート型サイリスタは、ＥＳＴ
（Ｅmitter Ｓwitched Ｔhyrister）と呼ばれる。
ード・エミッタ層とカソード電極の間にＭＯＳＦＥＴを
挿入した構造のものが提案されている（Ｂ．Ｊ．Ｂalig
a ，Ｐroceeding of 1990 Ｉnternational Ｓymposium
on Ｐower ＳemiconductorＤevices ＆ＩＣs p117
-121参照）。この絶縁ゲート型サイリスタは、ＥＳＴ
（Ｅmitter Ｓwitched Ｔhyrister）と呼ばれる。
【０００３】図１０(a) (b) は、そのＥＳＴの要部構造
を示すカソード側レイアウトとそのＡ−Ａ′断面図であ
る。ｐ型ベース層２の表面にｎ型エミッタ層５が形成さ
れ、これに隣接してｎ型ソース層６が形成されている。
これらｎ型エミッタ層５とｎ型ソース層６の間にはゲー
ト絶縁膜７を介してゲート電極８が形成されて、ＭＯＳ
ＦＥＴが構成されている。カソード電極９は、ｎ型エミ
ッタ層５にはコンタクトせず、ｎ型ソース層６にコンタ
クトさせて設けられている。ｎ型ソース層６の下には、
ターンオフ時の寄生サイリスタ動作を防止するために高
濃度のｐ型層１１が拡散形成されていて、カソード電極
９はｎ型ソース層６と同時にこのｐ型層１１にもコンタ
クトさせている。
を示すカソード側レイアウトとそのＡ−Ａ′断面図であ
る。ｐ型ベース層２の表面にｎ型エミッタ層５が形成さ
れ、これに隣接してｎ型ソース層６が形成されている。
これらｎ型エミッタ層５とｎ型ソース層６の間にはゲー
ト絶縁膜７を介してゲート電極８が形成されて、ＭＯＳ
ＦＥＴが構成されている。カソード電極９は、ｎ型エミ
ッタ層５にはコンタクトせず、ｎ型ソース層６にコンタ
クトさせて設けられている。ｎ型ソース層６の下には、
ターンオフ時の寄生サイリスタ動作を防止するために高
濃度のｐ型層１１が拡散形成されていて、カソード電極
９はｎ型ソース層６と同時にこのｐ型層１１にもコンタ
クトさせている。
【０００４】このサイリスタのターンオンは、ゲート電
極８にカソードに対して正の電圧を印加してＭＯＳＦＥ
Ｔをオンすることにより行われる。これによってｎ型エ
ミッタ層５は、ゲート電極８下のｎ型チャネルおよびｎ
型ソース層６を介してカソード電極９と接続される。タ
ーンオフは、ＭＯＳＦＥＴをオフして、ｎ型エミッタ層
５をカソード電極９から分離することで行われる。
極８にカソードに対して正の電圧を印加してＭＯＳＦＥ
Ｔをオンすることにより行われる。これによってｎ型エ
ミッタ層５は、ゲート電極８下のｎ型チャネルおよびｎ
型ソース層６を介してカソード電極９と接続される。タ
ーンオフは、ＭＯＳＦＥＴをオフして、ｎ型エミッタ層
５をカソード電極９から分離することで行われる。
【０００５】このように図１０に示す従来構造では、タ
ーンオフはオン時の電流経路をＭＯＳＦＥＴにより遮断
することのみにより行われる。したがって素子内の過剰
少数キャリアは外部回路に積極的に吸い出されることが
なく、再結合電流や拡散電流として消費される以外にな
いため、ターンオフ能力が低いという難点がある。
ーンオフはオン時の電流経路をＭＯＳＦＥＴにより遮断
することのみにより行われる。したがって素子内の過剰
少数キャリアは外部回路に積極的に吸い出されることが
なく、再結合電流や拡散電流として消費される以外にな
いため、ターンオフ能力が低いという難点がある。
【０００６】
【発明が解決しようとする課題】以上のように従来のＥ
ＳＴと称される絶縁ゲート型サイリスタはターンオフ能
力が低いという問題があった。本発明は上記の点に鑑み
なされたもので、ターンオフ能力の増大を図った絶縁ゲ
ート型サイリスタを提供することを目的とする。
ＳＴと称される絶縁ゲート型サイリスタはターンオフ能
力が低いという問題があった。本発明は上記の点に鑑み
なされたもので、ターンオフ能力の増大を図った絶縁ゲ
ート型サイリスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、高抵抗の第１
導電型ベース層，この第１導電型ベース層の表面に形成
された第２導電型ベース層，この第２導電型ベース層の
表面に形成された第１導電型エミッタ層，および第１導
電型ベース層に第２導電型ベース層とは離れて形成され
た第２導電型エミッタ層からなるｐｎｐｎ構造を有し、
第２導電型ベース層の表面には第１導電型エミッタ層と
隣接して第１導電型ソース層が形成され、第２導電型ベ
ース層の第１導電型エミッタ層と第１導電型ソース層に
より挟まれた領域に絶縁ゲート電極が形成され、かつ第
１導電型ソース層に第１の主電極が、第２導電型エミッ
タ層に第２の主電極が形成された絶縁ゲート型サイリス
タにおいて、第１の主電極は第１導電型ソース層のみに
コンタクトして設けられ、これとは別に第２導電型ベー
ス層に制御電極が設けられていることを特徴とする。
導電型ベース層，この第１導電型ベース層の表面に形成
された第２導電型ベース層，この第２導電型ベース層の
表面に形成された第１導電型エミッタ層，および第１導
電型ベース層に第２導電型ベース層とは離れて形成され
た第２導電型エミッタ層からなるｐｎｐｎ構造を有し、
第２導電型ベース層の表面には第１導電型エミッタ層と
隣接して第１導電型ソース層が形成され、第２導電型ベ
ース層の第１導電型エミッタ層と第１導電型ソース層に
より挟まれた領域に絶縁ゲート電極が形成され、かつ第
１導電型ソース層に第１の主電極が、第２導電型エミッ
タ層に第２の主電極が形成された絶縁ゲート型サイリス
タにおいて、第１の主電極は第１導電型ソース層のみに
コンタクトして設けられ、これとは別に第２導電型ベー
ス層に制御電極が設けられていることを特徴とする。
【０００８】
【作用】本発明によれば、ターンオフ時、制御電極に所
定のバイアスを印加することによって、素子内部の過剰
少数キャリアを強制的に外部に排出することができ、し
たがってターンオフ能力の高い絶縁ゲート型サイリスタ
が得られる。
定のバイアスを印加することによって、素子内部の過剰
少数キャリアを強制的に外部に排出することができ、し
たがってターンオフ能力の高い絶縁ゲート型サイリスタ
が得られる。
【０００９】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。以下の実施例ではすべて、第１導電型をｎ
型，第２導電型をｐ型とするが、これを逆にすることも
できる。
説明する。以下の実施例ではすべて、第１導電型をｎ
型，第２導電型をｐ型とするが、これを逆にすることも
できる。
【００１０】図１は、本発明の一実施例に係る絶縁ゲー
ト型サイリスタの要部構造を示すカソード側レイアウト
とそのＡ−Ａ′断面図である。高抵抗のｎ型ベース層１
の一方の面にｐ型ベース層２が形成され、他方の面にｎ
型バッファ層３を介してｐ型エミッタ層４が形成されて
いる。ｐ型ベース層２の表面部にはｎ型エミッタ層５が
拡散形成され、さらにこのｎ型エミッタ層５に隣接して
ｎ型ソース層６が拡散形成されている。ｎ型エミッタ層
５とｎ型ソース層６により挟まれた領域のｐ型ベース層
２上には、ゲート絶縁膜７を介してゲート電極８が形成
されて、ｎチャネルＭＯＳＦＥＴが構成されている。
ト型サイリスタの要部構造を示すカソード側レイアウト
とそのＡ−Ａ′断面図である。高抵抗のｎ型ベース層１
の一方の面にｐ型ベース層２が形成され、他方の面にｎ
型バッファ層３を介してｐ型エミッタ層４が形成されて
いる。ｐ型ベース層２の表面部にはｎ型エミッタ層５が
拡散形成され、さらにこのｎ型エミッタ層５に隣接して
ｎ型ソース層６が拡散形成されている。ｎ型エミッタ層
５とｎ型ソース層６により挟まれた領域のｐ型ベース層
２上には、ゲート絶縁膜７を介してゲート電極８が形成
されて、ｎチャネルＭＯＳＦＥＴが構成されている。
【００１１】各拡散層およびゲート電極が形成されたカ
ソード側表面は酸化膜１２で覆われ、これにコンタクト
孔が開けられて、ｎ型ソース層６にコンタクトするカソ
ード電極９、およびｐ型ベース層２にコンタクトする制
御電極１３が互いに分離されて形成されている。なおｐ
型ベース層２のｎ型ソース層６の下および制御電極１３
が形成される部分には、高濃度のｐ型層１１が形成され
ている。裏面のｐ型エミッタ層４にはアノード電極１０
が形成されている。
ソード側表面は酸化膜１２で覆われ、これにコンタクト
孔が開けられて、ｎ型ソース層６にコンタクトするカソ
ード電極９、およびｐ型ベース層２にコンタクトする制
御電極１３が互いに分離されて形成されている。なおｐ
型ベース層２のｎ型ソース層６の下および制御電極１３
が形成される部分には、高濃度のｐ型層１１が形成され
ている。裏面のｐ型エミッタ層４にはアノード電極１０
が形成されている。
【００１２】この様に構成された絶縁ゲートサイリスタ
の動作を、図２を用いて説明する。図２のＶG はゲート
電極８の印加電圧、ＶB は制御電極１３の印加電圧であ
り、ＩB はベース電流である。ターンオン時は、ゲート
電極８にカソードに対して正の電圧を印加する。これに
より、ＭＯＳＦＥＴが導通してｎ型ソース層６とｎ型エ
ミッタ層５が短絡される。この実施例では更にこのゲー
ト電圧印加に僅かに遅れて、制御電極１３に正の電圧を
印加してベース電流を供給する。これにより、高速のタ
ーンオンができる。
の動作を、図２を用いて説明する。図２のＶG はゲート
電極８の印加電圧、ＶB は制御電極１３の印加電圧であ
り、ＩB はベース電流である。ターンオン時は、ゲート
電極８にカソードに対して正の電圧を印加する。これに
より、ＭＯＳＦＥＴが導通してｎ型ソース層６とｎ型エ
ミッタ層５が短絡される。この実施例では更にこのゲー
ト電圧印加に僅かに遅れて、制御電極１３に正の電圧を
印加してベース電流を供給する。これにより、高速のタ
ーンオンができる。
【００１３】ターンオフ時は、ゲート電極８のバイアス
を切る前に、制御電極１３に負の電圧を印加してベース
電流をある程度引き抜いた後、ゲート電極８を零にして
ＭＯＳＦＥＴをオフし、更にベース電流を引き抜きづけ
ることにより高速ターンオフが可能になる。
を切る前に、制御電極１３に負の電圧を印加してベース
電流をある程度引き抜いた後、ゲート電極８を零にして
ＭＯＳＦＥＴをオフし、更にベース電流を引き抜きづけ
ることにより高速ターンオフが可能になる。
【００１４】このようにこの実施例では、ＭＯＳＦＥＴ
による電圧駆動に加えて、ｐ型ベース層に直接形成され
た制御電極による電流駆動を組み合わせて、ターンオン
およびターンオフができる。したがって、ターンオフ能
力を改善できるのみならず、高速ターンオン動作も可能
になる。
による電圧駆動に加えて、ｐ型ベース層に直接形成され
た制御電極による電流駆動を組み合わせて、ターンオン
およびターンオフができる。したがって、ターンオフ能
力を改善できるのみならず、高速ターンオン動作も可能
になる。
【００１５】図３は本発明のより具体的な実施例のカソ
ード側レイアウトであり、図４および図５はそれぞれ図
３のＡ−Ａ′およびＢ−Ｂ′断面図である。先の実施例
と対応する部分には先の実施例と同一符号を付して詳細
な説明は省略する。この実施例では、ゲート電極８がス
トライプ状パターンをなして複数本配設され、これと交
差するように制御電極１３がストライプ状パターンをな
して複数本配設されている。これらゲート電極８と制御
電極１３により囲まれた領域に、矩形パターンをなすｎ
型エミッタ層５とｎ型ソース層６とが制御電極１３の長
手方向に沿って交互に配列形成されている。すなわち、
矩形のｎ型エミッタ層５の相対向する二対の辺のうち、
一対の辺に隣接してＭＯＳＦＥＴが形成され、他の一対
の辺に隣接して制御電極１３が形成されている。制御電
極１３のｐ型ベース層２とのコンタクト部１５は、ｎ型
エミッタ層５の相対向する二辺に隣接する位置に配置さ
れている。
ード側レイアウトであり、図４および図５はそれぞれ図
３のＡ−Ａ′およびＢ−Ｂ′断面図である。先の実施例
と対応する部分には先の実施例と同一符号を付して詳細
な説明は省略する。この実施例では、ゲート電極８がス
トライプ状パターンをなして複数本配設され、これと交
差するように制御電極１３がストライプ状パターンをな
して複数本配設されている。これらゲート電極８と制御
電極１３により囲まれた領域に、矩形パターンをなすｎ
型エミッタ層５とｎ型ソース層６とが制御電極１３の長
手方向に沿って交互に配列形成されている。すなわち、
矩形のｎ型エミッタ層５の相対向する二対の辺のうち、
一対の辺に隣接してＭＯＳＦＥＴが形成され、他の一対
の辺に隣接して制御電極１３が形成されている。制御電
極１３のｐ型ベース層２とのコンタクト部１５は、ｎ型
エミッタ層５の相対向する二辺に隣接する位置に配置さ
れている。
【００１６】カソード電極９は、第１層電極９1 と第２
層電極９2 の二層構造になっている。第１層電極９1
は、各制御電極１３の間に制御電極１３と並行して走る
ように形成されている。この第１層電極９1 は酸化膜１
２に開けられたコンタクト孔を介してｎ型ソース層６に
接続されている。そして制御電極１３が酸化膜１４で覆
われた状態で、第２層電極９2 （図３では省略されてい
る）が複数本の第１層電極９1 を連結するように全面に
配設されている。
層電極９2 の二層構造になっている。第１層電極９1
は、各制御電極１３の間に制御電極１３と並行して走る
ように形成されている。この第１層電極９1 は酸化膜１
２に開けられたコンタクト孔を介してｎ型ソース層６に
接続されている。そして制御電極１３が酸化膜１４で覆
われた状態で、第２層電極９2 （図３では省略されてい
る）が複数本の第１層電極９1 を連結するように全面に
配設されている。
【００１７】この実施例によれば、矩形のｎ型エミッタ
層５の二辺に接してＭＯＳＦＥＴのチャネルが形成さ
れ、十分なチャネル幅を確保することができる。これに
より、低いオン抵抗と高速のターンオン特性を得ること
ができる。また矩形のｎ型エミッタ層の残りに二辺に隣
接して制御電極１３のコンタクト部１５が配置れるた
め、ターンオフ時の過剰キャリアの排出が効率的に行わ
れ、高いターンオフ能力が得られる。本発明はさらに種
々変形して実施することができる。図１(b) の断面に対
応させて、図６〜図９に他の実施例の断面構造を示す。
層５の二辺に接してＭＯＳＦＥＴのチャネルが形成さ
れ、十分なチャネル幅を確保することができる。これに
より、低いオン抵抗と高速のターンオン特性を得ること
ができる。また矩形のｎ型エミッタ層の残りに二辺に隣
接して制御電極１３のコンタクト部１５が配置れるた
め、ターンオフ時の過剰キャリアの排出が効率的に行わ
れ、高いターンオフ能力が得られる。本発明はさらに種
々変形して実施することができる。図１(b) の断面に対
応させて、図６〜図９に他の実施例の断面構造を示す。
【００１８】図６は、高濃度ｐ型層１１をｎ型ソース層
６に直接接しないように形成した実施例である。これに
より、ｐ型ベース層２とｎ型ソース層６間のｐｎ接合耐
圧が上り、制御電極１３によってｐ型ベース層２にｎ型
エミッタ層５に対する大きな逆バイアスを印加すること
ができる。これにより、効率良く過剰少数キャリアを排
出することができ、一層高いターンオフ能力が得られ
る。
６に直接接しないように形成した実施例である。これに
より、ｐ型ベース層２とｎ型ソース層６間のｐｎ接合耐
圧が上り、制御電極１３によってｐ型ベース層２にｎ型
エミッタ層５に対する大きな逆バイアスを印加すること
ができる。これにより、効率良く過剰少数キャリアを排
出することができ、一層高いターンオフ能力が得られ
る。
【００１９】図７は、高濃度ｐ型層１１とｎ型ソース層
６の接合終端部をエッチングして溝１６を形成すること
により、耐圧向上を図った実施例である。これによって
も、図６の実施例と同様の効果が得られる。
６の接合終端部をエッチングして溝１６を形成すること
により、耐圧向上を図った実施例である。これによって
も、図６の実施例と同様の効果が得られる。
【００２０】図８は、ゲート電極８と制御電極１３の間
に図示極性でダイオード１７を挿入して、ゲート電極８
と制御電極１３を一つの外部制御端子Ｔにまとめた実施
例である。この場合、ダイオード１７として、ＭＯＳＦ
ＥＴのゲート破壊耐圧より小さい降伏電圧を持つものを
用いると、ターンオン時ゲート電極８に過大な電圧がか
かったときに、ダイオード１７が降伏してゲート絶縁膜
破壊を防止することができる。ターンオフ時は端子Ｔに
負の電圧を印加すれば、ダイオード１７を通してベース
電流を引き抜くことができる。この実施例によると、外
部回路も簡略化される。
に図示極性でダイオード１７を挿入して、ゲート電極８
と制御電極１３を一つの外部制御端子Ｔにまとめた実施
例である。この場合、ダイオード１７として、ＭＯＳＦ
ＥＴのゲート破壊耐圧より小さい降伏電圧を持つものを
用いると、ターンオン時ゲート電極８に過大な電圧がか
かったときに、ダイオード１７が降伏してゲート絶縁膜
破壊を防止することができる。ターンオフ時は端子Ｔに
負の電圧を印加すれば、ダイオード１７を通してベース
電流を引き抜くことができる。この実施例によると、外
部回路も簡略化される。
【００２１】図９は、ｎ型ソース層６の下に絶縁膜１８
を埋込み形成した実施例である。この絶縁膜１８は例え
ば、ＳＩＭＯＸ膜である。この実施例によれば、寄生サ
イリスタのラッチアップを効果的に防止することができ
る。更に図には示さないが、カソード・エミッタとアノ
ード・エミッタが基板の同じ面に形成された横型サイリ
スタにも本発明を適用することができる。
を埋込み形成した実施例である。この絶縁膜１８は例え
ば、ＳＩＭＯＸ膜である。この実施例によれば、寄生サ
イリスタのラッチアップを効果的に防止することができ
る。更に図には示さないが、カソード・エミッタとアノ
ード・エミッタが基板の同じ面に形成された横型サイリ
スタにも本発明を適用することができる。
【００２２】
【発明の効果】以上説明したように本発明によれば、ｐ
型ベース層にカソード電極とは独立した制御電極を設け
ることによって、ターンオフ能力を向上させた絶縁ゲー
ト型サイリスタを提供することができる。
型ベース層にカソード電極とは独立した制御電極を設け
ることによって、ターンオフ能力を向上させた絶縁ゲー
ト型サイリスタを提供することができる。
【図１】本発明の一実施例に係る絶縁ゲート型サイリス
タのカソード側レイアウトとそのＡ−Ａ′断面図。
タのカソード側レイアウトとそのＡ−Ａ′断面図。
【図２】同実施例の絶縁ゲート型サイリスタの動作を説
明するための信号波形図。
明するための信号波形図。
【図３】他の実施例の絶縁ゲート型サイリスタのカソー
ド側レイアウト図。
ド側レイアウト図。
【図４】図３のＡ−Ａ′断面図。
【図５】図３のＢ−Ｂ′断面図。
【図６】他の実施例の絶縁ゲートサイリスタの断面図。
【図７】他の実施例の絶縁ゲートサイリスタの断面図。
【図８】他の実施例の絶縁ゲートサイリスタの断面図。
【図９】他の実施例の絶縁ゲートサイリスタの断面図。
【図１０】従来の絶縁ゲートサイリスタのカソード側レ
イアウトとそのＡ−Ａ′断面図。
イアウトとそのＡ−Ａ′断面図。
１…高抵抗ｎ型ベース層、 ２…ｐ型ベース層、 ３…ｎ型バッファ層、 ４…ｐ型エミッタ層、 ５…ｎ型エミッタ層、 ６…ｎ型ソース層、 ７…ゲート絶縁膜、 ８…ゲート電極、 ９…カソード電極、 １０…アノード電極、 １１…高濃度ｐ型層、 １２…酸化膜、 １３…制御電極。
フロントページの続き (56)参考文献 特開 昭64−758（ＪＰ，Ａ) 特開 昭63−209169（ＪＰ，Ａ) 特開 平３−70152（ＪＰ，Ａ) 特開 平３−240271（ＪＰ，Ａ) 特開 平４−27164（ＪＰ，Ａ) 特開 平６−268207（ＪＰ，Ａ) ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ ｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．11, Ｎｏ．２（1990−２）ｐ．75−77 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749
Claims (2)
- 【請求項１】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の表面に形成された第２導電型
ベース層と、 前記第２導電型ベース層の表面に形成された第１導電型
エミッタ層と、 前記第２導電型ベース層の表面に前記第１導電型エミッ
タ層と隣接して形成された第１導電型ソース層と前記第
１導電型ベース層に前記第２導電型ベース層とは離れて
形成された第２導電型エミッタ層と、 前記第２導電型ベース層の前記第１導電型エミッタ層と
第１導電型ソース層により挟まれた領域に形成された絶
縁ゲート電極と、 前記第２導電型ベース層にコンタクトして形成された制
御電極と、 前記第１導電型ソース層にコンタクトして形成された第
１の主電極と、 前記第２導電型エミッタ層にコンタクトして形成された
第２の主電極と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 - 【請求項２】前記絶縁ゲート電極と前記制御電極は互い
に交差して複数本ずつストライプ状に配列形成され、前
記第１導電型エミッタ層と前記第１導電型ソース層は、
前記絶縁ゲート電極と前記制御電極により囲まれた領域
に前記制御電極の長手方向に沿って交互に分散されて配
列形成されていることを特徴とする請求項１記載の絶縁
ゲート型サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03232920A JP3110094B2 (ja) | 1991-09-12 | 1991-09-12 | 絶縁ゲート型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03232920A JP3110094B2 (ja) | 1991-09-12 | 1991-09-12 | 絶縁ゲート型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575113A JPH0575113A (ja) | 1993-03-26 |
| JP3110094B2 true JP3110094B2 (ja) | 2000-11-20 |
Family
ID=16946910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03232920A Expired - Fee Related JP3110094B2 (ja) | 1991-09-12 | 1991-09-12 | 絶縁ゲート型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110094B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3255547B2 (ja) * | 1994-03-09 | 2002-02-12 | 株式会社東芝 | 絶縁ゲート付きサイリスタ |
| JP5552249B2 (ja) * | 2009-03-27 | 2014-07-16 | 新電元工業株式会社 | ３端子サイリスタ |
| JP6388467B2 (ja) | 2012-12-03 | 2018-09-12 | サントリーホールディングス株式会社 | 樹脂製容器 |
-
1991
- 1991-09-12 JP JP03232920A patent/JP3110094B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．１１，Ｎｏ．２（１９９０−２）ｐ．７５−７７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575113A (ja) | 1993-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5714774A (en) | Two-gate semiconductor power switching device | |
| EP0280535B1 (en) | Conductivity-modulation metal oxide semiconductor field effect transistor | |
| JP3237555B2 (ja) | 半導体装置 | |
| US5089864A (en) | Insulated gate type semiconductor device | |
| JPH0575110A (ja) | 半導体装置 | |
| JP3356644B2 (ja) | 半導体整流装置の駆動方法 | |
| JPH08139319A (ja) | 半導体装置およびその製造方法 | |
| JPH0793383B2 (ja) | 半導体装置 | |
| JP3119931B2 (ja) | サイリスタ | |
| JPS6188563A (ja) | 半導体スイツチ | |
| JP3491049B2 (ja) | 整流素子およびその駆動方法 | |
| JP3110094B2 (ja) | 絶縁ゲート型サイリスタ | |
| JPH0654796B2 (ja) | 複合半導体装置 | |
| JP2513665B2 (ja) | 絶縁ゲ−ト型サイリスタ | |
| JP3114317B2 (ja) | 半導体装置 | |
| JPH0612823B2 (ja) | 二方向性の電力用高速ｍｏｓｆｅｔ素子 | |
| JP3217552B2 (ja) | 横型高耐圧半導体素子 | |
| JP3249175B2 (ja) | 絶縁ゲート付きサイリスタ及び高耐圧半導体装置 | |
| JPH09129863A (ja) | エミッタ・スイッチ・サイリスタ | |
| JP3215145B2 (ja) | 絶縁ゲート付き電力用半導体素子 | |
| JP3395282B2 (ja) | 定電圧発生装置 | |
| JP2795582B2 (ja) | 静電誘導型半導体装置 | |
| JP3171917B2 (ja) | 絶縁ゲート型自己ターンオフサイリスタ | |
| JPS62144357A (ja) | スイツチング用半導体装置 | |
| JP3110077B2 (ja) | 絶縁ゲート付きサイリスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070914 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090914 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |