JP2795582B2 - 静電誘導型半導体装置 - Google Patents
静電誘導型半導体装置Info
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- JP2795582B2 JP2795582B2 JP4143063A JP14306392A JP2795582B2 JP 2795582 B2 JP2795582 B2 JP 2795582B2 JP 4143063 A JP4143063 A JP 4143063A JP 14306392 A JP14306392 A JP 14306392A JP 2795582 B2 JP2795582 B2 JP 2795582B2
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- semiconductor device
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- electrostatic induction
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Description
【０００１】
【産業上の利用分野】本発明は静電誘導トランジスタや
静電誘導サイリスタ等の静電誘導型半導体装置に係り、
特にその制御電極部分の構造に関するものである。
静電誘導サイリスタ等の静電誘導型半導体装置に係り、
特にその制御電極部分の構造に関するものである。
【０００２】
【従来の技術】近年電力用半導体の分野では応用装置の
高効率化，低騒音化の観点から高周波化に対応できるデ
バイスの要求が高まってきている。静電誘導トランジス
タ（ＳＩＴ）や静電誘導サイリスタ（ＳＩサイリスタ）
に代表される静電誘導型の半導体デバイスはＰＣＩＭ’
８８（Ｊ Nishizawa APPLICATION OF THE POWER STATIC
INDUCTION(SI) DEVICES Proc of PCIM'８８ CONFERENC
E,１−１２,１９８８）等に示されるように他の電力用
デバイスに対して、優れた高周波特性が認められてい
る。しかしながら、これらのデバイスはターンオフ時に
ゲートから大電流を引き抜く必要があり、ゲート回路が
ＭＯＳ型の半導体よりも複雑になるという欠点があっ
た。
高効率化，低騒音化の観点から高周波化に対応できるデ
バイスの要求が高まってきている。静電誘導トランジス
タ（ＳＩＴ）や静電誘導サイリスタ（ＳＩサイリスタ）
に代表される静電誘導型の半導体デバイスはＰＣＩＭ’
８８（Ｊ Nishizawa APPLICATION OF THE POWER STATIC
INDUCTION(SI) DEVICES Proc of PCIM'８８ CONFERENC
E,１−１２,１９８８）等に示されるように他の電力用
デバイスに対して、優れた高周波特性が認められてい
る。しかしながら、これらのデバイスはターンオフ時に
ゲートから大電流を引き抜く必要があり、ゲート回路が
ＭＯＳ型の半導体よりも複雑になるという欠点があっ
た。
【０００３】そこでＳＩＴ（ＳＩサイリスタ）のエミッ
タ（カソード）をＮチャンネルＭＯＳＦＥＴのドレイン
に、ＳＩＴ（ＳＩサイリスタ）のゲートを上記ＭＯＳＦ
ＥＴのソースに接続（カスコード接続と呼ぶ）すること
により、高速のＳＩサイリスタを電圧制御型デバイスと
して簡単に駆動できるという報告がなされている（Ｂ．
Ｊ．Baliga Soliｄ−St．Electron ２５ Ｎo．５ ＰＰ
３４５−３５３，１９８２）。
タ（カソード）をＮチャンネルＭＯＳＦＥＴのドレイン
に、ＳＩＴ（ＳＩサイリスタ）のゲートを上記ＭＯＳＦ
ＥＴのソースに接続（カスコード接続と呼ぶ）すること
により、高速のＳＩサイリスタを電圧制御型デバイスと
して簡単に駆動できるという報告がなされている（Ｂ．
Ｊ．Baliga Soliｄ−St．Electron ２５ Ｎo．５ ＰＰ
３４５−３５３，１９８２）。
【０００４】図４は従来の静電誘導型サイリスタの概略
構成を示すもので、この静電誘導型サイリスタは、Ｐ型
半導体層であるＰ+層（主電極部であるアノード層）
１，Ｎ型半導体層であるＮ-層（ベース層）２、このベ
ース層２に形成されたＰ型半導体層であるＰ層（制御電
極部であるゲート層）４、およびゲート層４に隣接して
Ｎ-層に形成されたＮ+層（主電極部であるカソード層）
３によって構成されている。ここで、Ｐ+層１，Ｎ-層２
およびＰ層４によってトランジスタが形成され、Ｎ-層
２，Ｐ層４およびＮ+層３によって静電誘導トランジス
タが形成され、さらにＰ層（ゲート層）４とＮ+層（カ
ソード層）３の間に位置する部位にチャンネル領域５が
形成される。
構成を示すもので、この静電誘導型サイリスタは、Ｐ型
半導体層であるＰ+層（主電極部であるアノード層）
１，Ｎ型半導体層であるＮ-層（ベース層）２、このベ
ース層２に形成されたＰ型半導体層であるＰ層（制御電
極部であるゲート層）４、およびゲート層４に隣接して
Ｎ-層に形成されたＮ+層（主電極部であるカソード層）
３によって構成されている。ここで、Ｐ+層１，Ｎ-層２
およびＰ層４によってトランジスタが形成され、Ｎ-層
２，Ｐ層４およびＮ+層３によって静電誘導トランジス
タが形成され、さらにＰ層（ゲート層）４とＮ+層（カ
ソード層）３の間に位置する部位にチャンネル領域５が
形成される。
【０００５】図５は静電誘導サイリスタのカスコード接
続の一例を示すもので、６は静電誘導サイリスタ、７は
ＮチャンネルＭＯＳＦＥＴ、８はツェナーダイオード、
Ａはアノード電極、Ｋはカソード電極、Ｇはゲート電極
である。
続の一例を示すもので、６は静電誘導サイリスタ、７は
ＮチャンネルＭＯＳＦＥＴ、８はツェナーダイオード、
Ａはアノード電極、Ｋはカソード電極、Ｇはゲート電極
である。
【０００６】一般にＳＩＴやＳＩサイリスタは、ゲート
逆バイアスを印加しない状態でアノード・カソード間の
電圧を阻止することができるノーマリ・オフ型と阻止で
きないノーマリ・オン型に大別される。
逆バイアスを印加しない状態でアノード・カソード間の
電圧を阻止することができるノーマリ・オフ型と阻止で
きないノーマリ・オン型に大別される。
【０００７】図５に示される様なカスコード接続におい
ては、（１）ノーマリ・オン型のＳＩサイリスタを用い
ても、回路全体では完全にノーマリ・オフ特性を示す。
また、（２）図５の回路構成では、ＳＩサイリスタに充
分なオンゲート電流を供給することができないため、ノ
ーマリ・オフ型のＳＩサイリスタを用いるとターンオン
特性が悪くなる。
ては、（１）ノーマリ・オン型のＳＩサイリスタを用い
ても、回路全体では完全にノーマリ・オフ特性を示す。
また、（２）図５の回路構成では、ＳＩサイリスタに充
分なオンゲート電流を供給することができないため、ノ
ーマリ・オフ型のＳＩサイリスタを用いるとターンオン
特性が悪くなる。
【０００８】これらの理由からノーマリ・オン型のＳＩ
サイリスタが用いられている。
サイリスタが用いられている。
【０００９】ＳＩサイリスタのゲート及びカソードの構
造は図４に示す様にＰ型のゲート拡散層とｎ型のゲート
拡散層を短冊状に交互に配置する方法が広く用いられて
いる。ノーマリ・オン型とノーマリ・オフ型は隣接する
ゲート間隔（チャンネル幅）により主に決定され、チャ
ンネル幅を狭くするとノーマリ・オフ型に、チャンネル
幅を広くするとノーマリ・オン型に特性が変化する。
造は図４に示す様にＰ型のゲート拡散層とｎ型のゲート
拡散層を短冊状に交互に配置する方法が広く用いられて
いる。ノーマリ・オン型とノーマリ・オフ型は隣接する
ゲート間隔（チャンネル幅）により主に決定され、チャ
ンネル幅を狭くするとノーマリ・オフ型に、チャンネル
幅を広くするとノーマリ・オン型に特性が変化する。
【００１０】
【発明が解決しようとする課題】ノーマリ・オン型ＳＩ
サイリスタは内部起電力により生じる空乏層がチャンネ
ル領域全面に広がらないため、ターンオン時はダイオー
ドの順方向特性と同様の優れた特性を示し、上述のカス
コード接続に適合する。しかし、ゲートカソード間に比
較的大きな逆電圧を印加しなければ、電流を遮断するこ
とができないことやチャンネル幅が広いことにより、タ
ーンオフ過程で電流集中を起こしやすく、結果としてノ
ーマリ・オフ型のＳＩサイリスタよりも遮断耐量が劣る
という問題があった。このため２００Ａ以上の電流を遮
断できるようなＳＩサイリスタのカスコードモジュール
を作ることは困難であった。
サイリスタは内部起電力により生じる空乏層がチャンネ
ル領域全面に広がらないため、ターンオン時はダイオー
ドの順方向特性と同様の優れた特性を示し、上述のカス
コード接続に適合する。しかし、ゲートカソード間に比
較的大きな逆電圧を印加しなければ、電流を遮断するこ
とができないことやチャンネル幅が広いことにより、タ
ーンオフ過程で電流集中を起こしやすく、結果としてノ
ーマリ・オフ型のＳＩサイリスタよりも遮断耐量が劣る
という問題があった。このため２００Ａ以上の電流を遮
断できるようなＳＩサイリスタのカスコードモジュール
を作ることは困難であった。
【００１１】前述の様にＳＩＴやＳＩサイリスタでは短
冊状のゲートやカソードを多数配置する方法が採用され
ているが、従来技術ではどの領域も一様に動作させるた
めに各々のゲート及びカソードの幅や間隔は一定にして
きた。しかし実際には製造工程上の濃度やライフタイム
等のバラツキや電極端子からの距離の差（端子までの抵
抗値の差）等により、電気的に面内の均一性を高めるこ
とは難しく、特にノーマリ・オン型のＳＩＴやＳＩサイ
リスタの遮断電流の向上を大きく阻害していた。
冊状のゲートやカソードを多数配置する方法が採用され
ているが、従来技術ではどの領域も一様に動作させるた
めに各々のゲート及びカソードの幅や間隔は一定にして
きた。しかし実際には製造工程上の濃度やライフタイム
等のバラツキや電極端子からの距離の差（端子までの抵
抗値の差）等により、電気的に面内の均一性を高めるこ
とは難しく、特にノーマリ・オン型のＳＩＴやＳＩサイ
リスタの遮断電流の向上を大きく阻害していた。
【００１２】本発明は、上述の問題点に鑑みてなされた
もので、その目的はチャンネル領域のチャンネル幅を変
化させることにより、ターンオフ特性に優れた静電誘導
型半導体装置を提供することである。
もので、その目的はチャンネル領域のチャンネル幅を変
化させることにより、ターンオフ特性に優れた静電誘導
型半導体装置を提供することである。
【００１３】
【課題を解決するための手段】本発明は、上記目的を達
成するために、互に極性の異なる少なくとも２つの半導
体層間に少なくとも１つの接合を有する半導体素子に少
なくとも２つの主電極部と、前記半導体素子の１つの半
導体層に設けられ該１つの半導体層とは同極性又は異極
性である半導体層を有する制御電極部からなるととも
に、該制御電極部とこの制御電極部に隣接する主電極間
にチャンネル領域が形成された半導体装置において、前
記チャンネル領域に該チャンネル幅の広い領域とチャン
ネル幅の狭い領域を交互に構成したことを特徴とする。
成するために、互に極性の異なる少なくとも２つの半導
体層間に少なくとも１つの接合を有する半導体素子に少
なくとも２つの主電極部と、前記半導体素子の１つの半
導体層に設けられ該１つの半導体層とは同極性又は異極
性である半導体層を有する制御電極部からなるととも
に、該制御電極部とこの制御電極部に隣接する主電極間
にチャンネル領域が形成された半導体装置において、前
記チャンネル領域に該チャンネル幅の広い領域とチャン
ネル幅の狭い領域を交互に構成したことを特徴とする。
【００１４】
【作用】本発明の静電誘導型半導体装置によれば、ター
ンオフ過程で、まずチャンネル領域のチャンネル幅の狭
い部分を流れる電流がしゃ断され、次に幅広部分の領域
に電流が分散され、最後に幅広部を流れる電流がしゃ断
される。
ンオフ過程で、まずチャンネル領域のチャンネル幅の狭
い部分を流れる電流がしゃ断され、次に幅広部分の領域
に電流が分散され、最後に幅広部を流れる電流がしゃ断
される。
【００１５】
【実施例】以下に本発明の実施例を図１〜図３を参照し
ながら説明する。
ながら説明する。
【００１６】図１は本発明の実施例による静電誘導型サ
イリスタを示すもので、本実施例においては、主電極部
であるカソード層３の幅は一定とし、制御電極部である
ゲート層４に幅広部４ａと幅狭部４ｂを形成して、チャ
ンネル領域５に幅狭部５ａと幅広部５ｂが形成されてい
る。これにより、チャンネル幅Ｄとｄが形成され、Ｄ＞
ｄとなる。実例としては、Ｄ＝８μｍ，ｄ＝４μｍとす
る。
イリスタを示すもので、本実施例においては、主電極部
であるカソード層３の幅は一定とし、制御電極部である
ゲート層４に幅広部４ａと幅狭部４ｂを形成して、チャ
ンネル領域５に幅狭部５ａと幅広部５ｂが形成されてい
る。これにより、チャンネル幅Ｄとｄが形成され、Ｄ＞
ｄとなる。実例としては、Ｄ＝８μｍ，ｄ＝４μｍとす
る。
【００１７】図２は本発明の他の実施例による静電誘導
型サイリスタを示し、この実施例では、ゲート層４の幅
を一定とし、カソード層３に幅広部３ａと幅狭部３ｂを
形成してチャンネル領域５に幅狭部５ａと幅広部５ｂが
形成されている。
型サイリスタを示し、この実施例では、ゲート層４の幅
を一定とし、カソード層３に幅広部３ａと幅狭部３ｂを
形成してチャンネル領域５に幅狭部５ａと幅広部５ｂが
形成されている。
【００１８】さらに、図３は本発明の更に他の実施例に
よる静電誘導型サイリスタを示し、カソード層３に幅広
部３ａと幅狭部３ｂを形成するとともに、ゲート層４に
もカソード層３の幅広部３ａと幅狭部３ｂにそれぞれ対
向する幅広部４ａと幅狭部４ｂを形成し、チャンネル領
域５に幅狭部５ａと幅狭部５ｂを形成したものである。
したがって、有効面積を殆ど低下させることなく、しゃ
断耐量，ターンオフ特性，ターンオン特性が改善され
る。
よる静電誘導型サイリスタを示し、カソード層３に幅広
部３ａと幅狭部３ｂを形成するとともに、ゲート層４に
もカソード層３の幅広部３ａと幅狭部３ｂにそれぞれ対
向する幅広部４ａと幅狭部４ｂを形成し、チャンネル領
域５に幅狭部５ａと幅狭部５ｂを形成したものである。
したがって、有効面積を殆ど低下させることなく、しゃ
断耐量，ターンオフ特性，ターンオン特性が改善され
る。
【００１９】図１〜図３に示す各静電誘導型サイリスタ
によれば、ターンオフ過程において、まずチャンネル領
域５の幅狭部５ａを流れる電流がしゃ断され、幅広部５
ｂの領域に電流が分散され最後に幅広部５ｂを流れる電
流がしゃ断される。このため、有効カソード面積を低下
させることなくチャンネル本数を増やしたのと同等のし
ゃ断性能を得ることができる。
によれば、ターンオフ過程において、まずチャンネル領
域５の幅狭部５ａを流れる電流がしゃ断され、幅広部５
ｂの領域に電流が分散され最後に幅広部５ｂを流れる電
流がしゃ断される。このため、有効カソード面積を低下
させることなくチャンネル本数を増やしたのと同等のし
ゃ断性能を得ることができる。
【００２０】なお、ターンオフ過程で広いチャンネル領
域への電流の分散を円滑に行わせるためには、広いチャ
ンネル幅（Ｄ）／狭いチャンネル幅（ｄ）を１対２以上
にする必要がある。図１〜図３では静電誘導型サイリス
タについて述べたが、静電誘導トランジスタの場合も同
様な作用，効果が得られる。また、上述の実施例ではチ
ャンネル幅を２種類に変化させたものについて述べた
が、３種類以上変化させても同様な作用効果を期待でき
る。
域への電流の分散を円滑に行わせるためには、広いチャ
ンネル幅（Ｄ）／狭いチャンネル幅（ｄ）を１対２以上
にする必要がある。図１〜図３では静電誘導型サイリス
タについて述べたが、静電誘導トランジスタの場合も同
様な作用，効果が得られる。また、上述の実施例ではチ
ャンネル幅を２種類に変化させたものについて述べた
が、３種類以上変化させても同様な作用効果を期待でき
る。
【００２１】上記実施例の静電誘導型半導体装置によれ
ば、図４に示す従来構造のものに比べてターンオフ時の
電流集中が緩和されるため、しゃ断耐量が２０％以上向
上した。また、ターンオン過程においては、チャンネル
幅の広い領域が逆に点弧しやすい領域となるため、初期
点弧領域が分散されてターンオン特性も改善される。さ
らに、拡散用のマスクパターンを変更するだけで、製造
工程を何ら変えることなく、容易に製造できるので、製
作が容易になる。
ば、図４に示す従来構造のものに比べてターンオフ時の
電流集中が緩和されるため、しゃ断耐量が２０％以上向
上した。また、ターンオン過程においては、チャンネル
幅の広い領域が逆に点弧しやすい領域となるため、初期
点弧領域が分散されてターンオン特性も改善される。さ
らに、拡散用のマスクパターンを変更するだけで、製造
工程を何ら変えることなく、容易に製造できるので、製
作が容易になる。
【００２２】
【発明の効果】本発明は、以上説明したように、Ｎ型半
導体よりなるＮベース層の１方の主面にＰ型半導体より
なるアノード層を形成し、上記主面とは反対側の主面に
Ｐ型半導体よりなるゲートとＮ型半導体よりなるカソー
ド層を交互に配置した自己消弧型半導体（ＳＩサイリス
タ）、またはＮ型半導体からなるＮベース層の１方の主
面にＮ型半導体よりなるドレイン層を形成し、上記主面
とは反対側の主面にＰ型半導体よりなるゲートとＮ型半
導体よりなるソース層を交互に配置した自己消弧型半導
体装置（ＳＩＴ）において、任意のチャンネル領域の幅
が長手方向で変化し、少なくともその幅が広狭２種類以
上有する半導体装置とするものであるから、しゃ断耐量
に優れ、ターンオフ特性とターンオン特性に優れた静電
半導体装置を得ることができる。
導体よりなるＮベース層の１方の主面にＰ型半導体より
なるアノード層を形成し、上記主面とは反対側の主面に
Ｐ型半導体よりなるゲートとＮ型半導体よりなるカソー
ド層を交互に配置した自己消弧型半導体（ＳＩサイリス
タ）、またはＮ型半導体からなるＮベース層の１方の主
面にＮ型半導体よりなるドレイン層を形成し、上記主面
とは反対側の主面にＰ型半導体よりなるゲートとＮ型半
導体よりなるソース層を交互に配置した自己消弧型半導
体装置（ＳＩＴ）において、任意のチャンネル領域の幅
が長手方向で変化し、少なくともその幅が広狭２種類以
上有する半導体装置とするものであるから、しゃ断耐量
に優れ、ターンオフ特性とターンオン特性に優れた静電
半導体装置を得ることができる。
【図１】本発明の実施例による静電誘導型半導体装置の
正面斜視図。
正面斜視図。
【図２】本発明の他の実施例による静電誘導型半導体装
置の正面斜視図。
置の正面斜視図。
【図３】本発明の更に他の実施例による静電誘導型半導
体装置の正面斜視図。
体装置の正面斜視図。
【図４】従来の静電誘導型半導体装置の正面斜視図。
【図５】静電誘導型サイリスタとＭＯＳＦＥＴのカスコ
ード接続図。
ード接続図。
１…アノード層 ２…ベース層 ３…カソード層 ３ａ…カソード層の幅広部 ３ｂ…カソード層の幅狭部 ４…ゲート層 ４ａ…ゲート層の幅広部 ４ｂ…ゲート層の幅狭部 ５…チャンネル領域 ５ａ…チャンネル領域の幅狭部 ５ｂ…チャンネル領域の幅広部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 羽場 方紀 東京都品川区大崎２丁目１番17号 株式 会社明電舎内 (56)参考文献 特開 平３−161975（ＪＰ，Ａ) 実開 昭62−197868（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/74 H01L 29/744 H01L 29/78 H01L 29/80
Claims (2)
- 【請求項１】 互に極性の異なる少なくとも２つの半導
体層間に少なくとも１つの接合を有する半導体素子に少
なくとも２つの主電極部と、前記半導体素子の１つの半
導体層に設けられ該１つの半導体層とは同極性又は異極
性である半導体層を有する制御電極部からなるととも
に、該制御電極部とこの制御電極部に隣接する主電極間
にチャンネル領域が形成された半導体装置において、前
記チャンネル領域に該チャンネル幅の広い領域とチャン
ネル幅の狭い領域を交互に構成したことを特徴とする静
電誘導型半導体装置。 - 【請求項２】 請求項１の静電誘導型半導体装置におい
て、少なくとも前記主電極部又は制御電極部に幅の広い
領域と幅の狭い領域を形成し、任意のチャンネル領域の
幅が前記チャンネル領域の長手方向に変化し、少なくと
もチャンネル領域の幅が広狭２種類以上あることを特徴
とする静電誘導型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4143063A JP2795582B2 (ja) | 1992-06-04 | 1992-06-04 | 静電誘導型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4143063A JP2795582B2 (ja) | 1992-06-04 | 1992-06-04 | 静電誘導型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335553A JPH05335553A (ja) | 1993-12-17 |
| JP2795582B2 true JP2795582B2 (ja) | 1998-09-10 |
Family
ID=15330053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4143063A Expired - Fee Related JP2795582B2 (ja) | 1992-06-04 | 1992-06-04 | 静電誘導型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2795582B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0534116Y2 (ja) * | 1986-06-09 | 1993-08-30 | ||
| JPH03161975A (ja) * | 1989-11-21 | 1991-07-11 | Matsushita Electric Works Ltd | 静電誘導サイリスタ |
-
1992
- 1992-06-04 JP JP4143063A patent/JP2795582B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335553A (ja) | 1993-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |