JPH0864811A - 電力装置集積化構造体 - Google Patents
電力装置集積化構造体Info
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- JPH0864811A JPH0864811A JP7193264A JP19326495A JPH0864811A JP H0864811 A JPH0864811 A JP H0864811A JP 7193264 A JP7193264 A JP 7193264A JP 19326495 A JP19326495 A JP 19326495A JP H0864811 A JPH0864811 A JP H0864811A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】
【課題】 コレクタ−エミッタ飽和電圧が一層低くされ
た電力装置集積化構造体を提供する。 【解決手段】 本発明による電力装置集積化構造体で
は、基板（５）、半導体層（３，４）、第１の不純物添
加領域（２）及び第２の不純物添加領域（１１）の不純
物濃度プロファイルを、第１及び第２のバイポーラ接合
型トランジスタ（Ｔ２，Ｔ２）がこれらトランジスタを
高い注入領域にバイアスするのに十分高い第１及び第２
の共通のベース電流利得をそれぞれ有するように設定
し、基板（５）から半導体層（３，４）へ並びに前記第
２の不純物添加領域（１１）から第１の不純物添加領域
（２）を経て前記半導体層（３，４）へキャリヤを注入
して前記電力ＭＯＳＦＥＴの第２電極の導電率を変調
し、第１の共通ベース電流利得と第２の共通ベース電流
利得との和を１以下とし、第１及び第２のバイポーラ接
合型トランジスタ（Ｔ２，Ｔ１）によって形成される寄
生サイリストがトリガーオンするのを防止するように構
成したことを特徴とする。
た電力装置集積化構造体を提供する。 【解決手段】 本発明による電力装置集積化構造体で
は、基板（５）、半導体層（３，４）、第１の不純物添
加領域（２）及び第２の不純物添加領域（１１）の不純
物濃度プロファイルを、第１及び第２のバイポーラ接合
型トランジスタ（Ｔ２，Ｔ２）がこれらトランジスタを
高い注入領域にバイアスするのに十分高い第１及び第２
の共通のベース電流利得をそれぞれ有するように設定
し、基板（５）から半導体層（３，４）へ並びに前記第
２の不純物添加領域（１１）から第１の不純物添加領域
（２）を経て前記半導体層（３，４）へキャリヤを注入
して前記電力ＭＯＳＦＥＴの第２電極の導電率を変調
し、第１の共通ベース電流利得と第２の共通ベース電流
利得との和を１以下とし、第１及び第２のバイポーラ接
合型トランジスタ（Ｔ２，Ｔ１）によって形成される寄
生サイリストがトリガーオンするのを防止するように構
成したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、低い飽和電圧の電
力装置集積化構造体に関するものである。
力装置集積化構造体に関するものである。
【０００２】
【従来の技術】ドレイン−ソース間電圧が高くなると、
電力ＭＯＳＦＥＴ素子セルが形成されているドレインエ
ピタキシャル層を一層厚くして電力ＭＯＳＦＥＴの耐久
性を高くする必要があることが知られている。このエピ
タキシャル層は低不純物濃度であり、５０Ω／cm程度の
抵抗値を有している。１０００〜２０００Ｖの最大電圧
範囲の場合１００μm の厚さの層が必要になるため、チ
ャネルに直列に相当に高い抵抗が導入され、電力ＭＯＳ
ＦＥＴのオン状態の抵抗ＲOnが増大してしまう。電力Ｍ
ＯＳＦＥＴのＲOnは電力ＭＯＳＦＥＴの降伏電圧ＢＶに
直接関係するため、ＢＶが高くなればなる程、ＲOnも高
くなってしまう。ＢＶが高くなると電力装置の電圧降下
も相当大きくなり、電力損失も大きくなるため、オン抵
抗ＲOnが増大することは欠点となる。
電力ＭＯＳＦＥＴ素子セルが形成されているドレインエ
ピタキシャル層を一層厚くして電力ＭＯＳＦＥＴの耐久
性を高くする必要があることが知られている。このエピ
タキシャル層は低不純物濃度であり、５０Ω／cm程度の
抵抗値を有している。１０００〜２０００Ｖの最大電圧
範囲の場合１００μm の厚さの層が必要になるため、チ
ャネルに直列に相当に高い抵抗が導入され、電力ＭＯＳ
ＦＥＴのオン状態の抵抗ＲOnが増大してしまう。電力Ｍ
ＯＳＦＥＴのＲOnは電力ＭＯＳＦＥＴの降伏電圧ＢＶに
直接関係するため、ＢＶが高くなればなる程、ＲOnも高
くなってしまう。ＢＶが高くなると電力装置の電圧降下
も相当大きくなり、電力損失も大きくなるため、オン抵
抗ＲOnが増大することは欠点となる。
【０００３】高電圧（１０００〜２０００Ｖ）が印加さ
れる分野において電力ＭＯＳＦＥＴの欠点を解消するた
め絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が
導入されている。
れる分野において電力ＭＯＳＦＥＴの欠点を解消するた
め絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が
導入されている。
【０００４】ＩＧＢＴについての基本的な考え方は、ド
レイン層の導電率変調を導入することである。この目的
を達成するため、チィップの基板にドレイン層の導電型
とは反対の導電型の不純物を添加してｐｎ接合を形成す
る。適切なバイアス電圧をゲート電極に印加することに
よってＩＧＢＴをターンオンさせると、キャリヤはエミ
ッタ電極から導電性チャネルを経て流れ、ドリフト層を
経てドリフトする（この理由により、ドレイン層はドリ
フト層とも呼ばれている）。基板−ドリフト層間の接合
は順方向にバイアスされ、反対符号のキャリヤが基板か
らドリフト層に注入され、この結果ドリフト層の導電率
が増大する。
レイン層の導電率変調を導入することである。この目的
を達成するため、チィップの基板にドレイン層の導電型
とは反対の導電型の不純物を添加してｐｎ接合を形成す
る。適切なバイアス電圧をゲート電極に印加することに
よってＩＧＢＴをターンオンさせると、キャリヤはエミ
ッタ電極から導電性チャネルを経て流れ、ドリフト層を
経てドリフトする（この理由により、ドレイン層はドリ
フト層とも呼ばれている）。基板−ドリフト層間の接合
は順方向にバイアスされ、反対符号のキャリヤが基板か
らドリフト層に注入され、この結果ドリフト層の導電率
が増大する。
【０００５】ＩＧＢＴ構造体は寄生３接合装置（すなわ
ち、サイリスタ）と本質的に関連する欠点がある。例え
ば、ｎチャネル装置について考えると、寄生サイリスタ
は、素子セルのソース領域及び本体領域で構成されるエ
ミッタ及びベース並びにドリフト層により構成されるコ
レクタを有するｎｐｎトランジスタと、素子セルの本体
領域、ドリフト層及び基板によりそれぞれ構成されるコ
レクタ、ベース及びエミッタを有するｐｎｐトランジス
タとで構成される。
ち、サイリスタ）と本質的に関連する欠点がある。例え
ば、ｎチャネル装置について考えると、寄生サイリスタ
は、素子セルのソース領域及び本体領域で構成されるエ
ミッタ及びベース並びにドリフト層により構成されるコ
レクタを有するｎｐｎトランジスタと、素子セルの本体
領域、ドリフト層及び基板によりそれぞれ構成されるコ
レクタ、ベース及びエミッタを有するｐｎｐトランジス
タとで構成される。
【０００６】寄生サイリスタがトリガオンすると、ソー
ス領域と基板との間に低抵抗経路が形成され、電力装置
を経て流れる電流は理論的に発散し、寄生サイリスタが
トリガオンするのが阻止される。
ス領域と基板との間に低抵抗経路が形成され、電力装置
を経て流れる電流は理論的に発散し、寄生サイリスタが
トリガオンするのが阻止される。
【０００７】この目的を達成するため、設計者の努力は
寄生ｎｐｎトランジスタが導通状態になることを阻止す
ることについて向けられている。この目的を達成するた
めの１の方法は、共通ベース電流利得αn をできるだけ
減少させることである。この場合、寄生ｎｐｎトランジ
スタのエミッタ及びベースをそれぞれ構成する素子セル
のソース領域及び本体領域の不純物濃度を適切に選択
し、この不純物濃度差が所定の値を超えないようにす
る。寄生ｎｐｎトランジスタが導通状態にならないよう
にする別の方法は、そのベース−エミッタ電圧を零にク
ランプすることである。この場合、本体領域はエミッタ
金属層によりソース領域と短絡される。また、このトラ
ンジスタのベース−エミッタ抵抗Ｒｂｅを小さくするた
め、すなわち素子セルの本体領域に沿う物理的抵抗を小
さくするため、本体領域に高不純物濃度部分を形成する
と共に、ソース領域の長さを適切に制御し、これらソー
ス領域のほぼ全体が本体領域の高不純物濃度部分の内部
に位置するようにする。
寄生ｎｐｎトランジスタが導通状態になることを阻止す
ることについて向けられている。この目的を達成するた
めの１の方法は、共通ベース電流利得αn をできるだけ
減少させることである。この場合、寄生ｎｐｎトランジ
スタのエミッタ及びベースをそれぞれ構成する素子セル
のソース領域及び本体領域の不純物濃度を適切に選択
し、この不純物濃度差が所定の値を超えないようにす
る。寄生ｎｐｎトランジスタが導通状態にならないよう
にする別の方法は、そのベース−エミッタ電圧を零にク
ランプすることである。この場合、本体領域はエミッタ
金属層によりソース領域と短絡される。また、このトラ
ンジスタのベース−エミッタ抵抗Ｒｂｅを小さくするた
め、すなわち素子セルの本体領域に沿う物理的抵抗を小
さくするため、本体領域に高不純物濃度部分を形成する
と共に、ソース領域の長さを適切に制御し、これらソー
ス領域のほぼ全体が本体領域の高不純物濃度部分の内部
に位置するようにする。
【０００８】このようにして形成された構造体の等価回
路は、ｎｐｎトランジスタはほぼ除去されるので、電力
ＭＯＳＦＥＴとｐｎｐトランジスタ（ＭＯＳＦＥＴのド
レイン及びソースがｐｎｐトランジスタのベース及びコ
レクタにそれぞれ接続されている）を具える。
路は、ｎｐｎトランジスタはほぼ除去されるので、電力
ＭＯＳＦＥＴとｐｎｐトランジスタ（ＭＯＳＦＥＴのド
レイン及びソースがｐｎｐトランジスタのベース及びコ
レクタにそれぞれ接続されている）を具える。
【０００９】
【発明が解決しようとする課題】しかしながら、この構
造体において、ドリフト層の導電率の変調は基板からだ
けしか生じない。平均ライフタイム、すなわちドリフト
層でのホールの拡散距離は小さいので（ＩＧＢＴの速度
性能を増大させるため、ドリフト層でのホールのライフ
タイムはライフタイムキラーを導入することによって意
図的に小さくし、高不純物濃度のバッファ層をドリフト
層の底部に形成して、ＩＧＢＴがオフしたときホールの
収集を増強している）、導電率の変調降下は制限され、
出力抵抗が高くなっている。この条件下において、飽和
時のコレクタ−エミッタ電圧（ＶＣＥsat ）はドリフト
層の厚さの２乗に比例し、従って極めて高くなってしま
う。これにより、デバイスにスタティックな損失が生じ
てしまう。
造体において、ドリフト層の導電率の変調は基板からだ
けしか生じない。平均ライフタイム、すなわちドリフト
層でのホールの拡散距離は小さいので（ＩＧＢＴの速度
性能を増大させるため、ドリフト層でのホールのライフ
タイムはライフタイムキラーを導入することによって意
図的に小さくし、高不純物濃度のバッファ層をドリフト
層の底部に形成して、ＩＧＢＴがオフしたときホールの
収集を増強している）、導電率の変調降下は制限され、
出力抵抗が高くなっている。この条件下において、飽和
時のコレクタ−エミッタ電圧（ＶＣＥsat ）はドリフト
層の厚さの２乗に比例し、従って極めて高くなってしま
う。これにより、デバイスにスタティックな損失が生じ
てしまう。
【００１０】上述した従来技術の見地より、本発明の目
的は、コレクタ−エミッタ飽和電圧が従来のＩＧＢＴ構
造体よりも一層低く、スタティック損失が低減された電
力装置集積化構造体を提供することにある。
的は、コレクタ−エミッタ飽和電圧が従来のＩＧＢＴ構
造体よりも一層低く、スタティック損失が低減された電
力装置集積化構造体を提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば、上記課
題は、第１導電型の半導体基板と、この基板上に形成さ
れ、反対の第２導電型の半導体層と、この半導体層に形
成され、第１導電型の複数の第１の不純物添加領域と、
それぞれ第１の不純物添加領域の内部に形成され、第２
導電型の第２の不純物添加領域とを具え、電力装置が、
前記第２の不純物添加領域によって構成される第１の電
極領域、及び前記半導体層によって構成される第２の電
極領域を有する電力ＭＯＳＦＥＴと、前記基板、半導体
層及び第１の不純物添加領域によってそれぞれ構成され
るエミッタ、ベース及びコレクタを有する第１のバイポ
ーラ接合型トランジスタと、前記第２の不純物添加領
域、前記第１の不純物添加領域及び前記半導体層によっ
てそれぞれ構成されるエミッタ、ベース及びコレクタを
有する第２のバイポーラトランジスタとを具える電力装
置集積化構造体において、前記基板、半導体層、第１の
不純物添加領域及び第２の不純物添加領域の不純物濃度
プロファイルを、前記第１及び第２のバイポーラ接合型
トランジスタがこれらトランジスタを高い注入領域にバ
イアスするのに十分高い第１及び第２の共通のベース電
流利得をそれぞれ有するように設定し、前記基板から前
記半導体層へ並びに前記第２の不純物添加領域から前記
第１の不純物添加領域を経て前記半導体層へキャリヤを
注入して前記電力ＭＯＳＦＥＴの第２電極の導電率を変
調し、前記第１の共通ベース電流利得と第２の共通ベー
ス電流利得との和を１以下とし、前記第１及び第２のバ
イポーラ接合型トランジスタによって形成される寄生サ
イリスタがトリガーオンするのを防止するように構成し
たことを特徴とする電力装置集積化構造体により達成さ
れる。
題は、第１導電型の半導体基板と、この基板上に形成さ
れ、反対の第２導電型の半導体層と、この半導体層に形
成され、第１導電型の複数の第１の不純物添加領域と、
それぞれ第１の不純物添加領域の内部に形成され、第２
導電型の第２の不純物添加領域とを具え、電力装置が、
前記第２の不純物添加領域によって構成される第１の電
極領域、及び前記半導体層によって構成される第２の電
極領域を有する電力ＭＯＳＦＥＴと、前記基板、半導体
層及び第１の不純物添加領域によってそれぞれ構成され
るエミッタ、ベース及びコレクタを有する第１のバイポ
ーラ接合型トランジスタと、前記第２の不純物添加領
域、前記第１の不純物添加領域及び前記半導体層によっ
てそれぞれ構成されるエミッタ、ベース及びコレクタを
有する第２のバイポーラトランジスタとを具える電力装
置集積化構造体において、前記基板、半導体層、第１の
不純物添加領域及び第２の不純物添加領域の不純物濃度
プロファイルを、前記第１及び第２のバイポーラ接合型
トランジスタがこれらトランジスタを高い注入領域にバ
イアスするのに十分高い第１及び第２の共通のベース電
流利得をそれぞれ有するように設定し、前記基板から前
記半導体層へ並びに前記第２の不純物添加領域から前記
第１の不純物添加領域を経て前記半導体層へキャリヤを
注入して前記電力ＭＯＳＦＥＴの第２電極の導電率を変
調し、前記第１の共通ベース電流利得と第２の共通ベー
ス電流利得との和を１以下とし、前記第１及び第２のバ
イポーラ接合型トランジスタによって形成される寄生サ
イリスタがトリガーオンするのを防止するように構成し
たことを特徴とする電力装置集積化構造体により達成さ
れる。
【００１２】本発明により、電力ＭＯＳＦＥＴがターン
オンすると、たとえサイリスタのラッチングが回避され
ても、トランジスタ作用がｐｎｐ及びｎｐｎ寄生トラン
ジスタの両方に生ずる。従って、電力ＭＯＳＦＥＴのド
レイン層の導電率は、基板からのキャリヤの注入（少数
キャリヤ）だけでなくソース領域から素子セルの本体領
域に注入されるキャリヤ（多数キャリヤ）によって変調
され、これらキャリヤはドレイン層により収集される。
このように、ドレイン層の導電率の変調は一層効果的に
なり、飽和時のコレクタ−エミッタ電圧（ＶＣＥsat )
はドリフト層の厚さの１／２乗に比例するので、一層低
くくなる。
オンすると、たとえサイリスタのラッチングが回避され
ても、トランジスタ作用がｐｎｐ及びｎｐｎ寄生トラン
ジスタの両方に生ずる。従って、電力ＭＯＳＦＥＴのド
レイン層の導電率は、基板からのキャリヤの注入（少数
キャリヤ）だけでなくソース領域から素子セルの本体領
域に注入されるキャリヤ（多数キャリヤ）によって変調
され、これらキャリヤはドレイン層により収集される。
このように、ドレイン層の導電率の変調は一層効果的に
なり、飽和時のコレクタ−エミッタ電圧（ＶＣＥsat )
はドリフト層の厚さの１／２乗に比例するので、一層低
くくなる。
【００１３】本発明による構造体の電気的等価回路は、
電力ＭＯＳＦＥＴと、サイリスタのような形態で互いに
交差接続したベース及びコレクタを有するｐｎｐトラン
ジスタ及びｎｐｎトランジスタとを具え、これらトラン
ジスタは、ＭＯＳＦＥＴがオンに駆動されると順方向バ
イアスされるが、αn ＋αp ＜１となるため、サイリス
タラッチングは回避される。以下、図面に基き本発明を
詳細に説明する。
電力ＭＯＳＦＥＴと、サイリスタのような形態で互いに
交差接続したベース及びコレクタを有するｐｎｐトラン
ジスタ及びｎｐｎトランジスタとを具え、これらトラン
ジスタは、ＭＯＳＦＥＴがオンに駆動されると順方向バ
イアスされるが、αn ＋αp ＜１となるため、サイリス
タラッチングは回避される。以下、図面に基き本発明を
詳細に説明する。
【００１４】
【発明の実施の形態】例えばｎチャネル型の本発明によ
る電力半導体装置構造体は複数の素子機能ユニット１か
ら成り、これらユニットは“ドリフト層”と称する低不
純物濃度のｎ形半導体層３に形成した多角形形状のｐ形
本体領域２を具える。ｎ形半導体層３は“バッファ層”
と称する高不純物濃度のｎ形半導体層４上に形成され、
このバッファ層であるｎ形半導体層４は高不純物濃度基
板５上に形成する。
る電力半導体装置構造体は複数の素子機能ユニット１か
ら成り、これらユニットは“ドリフト層”と称する低不
純物濃度のｎ形半導体層３に形成した多角形形状のｐ形
本体領域２を具える。ｎ形半導体層３は“バッファ層”
と称する高不純物濃度のｎ形半導体層４上に形成され、
このバッファ層であるｎ形半導体層４は高不純物濃度基
板５上に形成する。
【００１５】各本体領域２は“深い本体領域”と称する
中央の高不純物濃度部分６及び“チャネル領域”と称す
る側方のより低い不純物濃度部分７を具える。各本体領
域２の内部にｎ形の高不純物濃度ソース領域１１を形成
する。
中央の高不純物濃度部分６及び“チャネル領域”と称す
る側方のより低い不純物濃度部分７を具える。各本体領
域２の内部にｎ形の高不純物濃度ソース領域１１を形成
する。
【００１６】ｎ形半導体層３の表面は、“ゲート酸化
膜”と称する薄い酸化層９及び“ゲート層”と称する導
電性材料層１０（一般にポリシリコンから成る）を有す
る導電性の絶縁されたゲート層８を形成する。絶縁され
たゲート層８のレイアウトはメッシュ構造を形成する。
ゲート層１０は電力装置のゲート電極Ｇに接続する。
膜”と称する薄い酸化層９及び“ゲート層”と称する導
電性材料層１０（一般にポリシリコンから成る）を有す
る導電性の絶縁されたゲート層８を形成する。絶縁され
たゲート層８のレイアウトはメッシュ構造を形成する。
ゲート層１０は電力装置のゲート電極Ｇに接続する。
【００１７】絶縁材料層１２により絶縁されたゲート層
８を被覆する。コンタクト窓１３を絶縁材料層１２のユ
ニット１の上側に形成して上側に形成した金属層１４を
ソース領域１１及び深い本体領域６と接触させる。金属
層１４は電力装置のエミッタ電極Ｅを構成する。金属層
１５も基板５の底面に形成して電力装置のコレクタ電極
Ｃを構成する。
８を被覆する。コンタクト窓１３を絶縁材料層１２のユ
ニット１の上側に形成して上側に形成した金属層１４を
ソース領域１１及び深い本体領域６と接触させる。金属
層１４は電力装置のエミッタ電極Ｅを構成する。金属層
１５も基板５の底面に形成して電力装置のコレクタ電極
Ｃを構成する。
【００１８】電気的な見地より、本発明の電力装置構造
体は、ソース領域１１、チャネル領域７及びｎ形層３に
より構成される電力ＭＯＳＦＥＴ（Ｍ）と、ソース領域
１１、本体領域２及びｎ形層３により構成されるｎｐｎ
バイポーラ接合形トランジスタＴ１と、基板５、ｎ形層
３及び本体領域２により構成されるｐｎｐ接合形バイポ
ーラトランジスタＴ２を具える。２個のトランジスタＴ
１及びＴ２はクロス接続して３接合装置、すなわちサイ
リスタを構成する（図３）。
体は、ソース領域１１、チャネル領域７及びｎ形層３に
より構成される電力ＭＯＳＦＥＴ（Ｍ）と、ソース領域
１１、本体領域２及びｎ形層３により構成されるｎｐｎ
バイポーラ接合形トランジスタＴ１と、基板５、ｎ形層
３及び本体領域２により構成されるｐｎｐ接合形バイポ
ーラトランジスタＴ２を具える。２個のトランジスタＴ
１及びＴ２はクロス接続して３接合装置、すなわちサイ
リスタを構成する（図３）。
【００１９】図２に示す種々の半導体領域の不純物濃度
フロファイルＮd 及びＮa は、ｎｐｎトランジスタＴ１
及びｐｎｐトランジスタＴ２が、トランジスタ動作を起
こすのに十分に高いベース電流利得αn 及びαp をそれ
ぞれ有するように設定するが、１以下に設定してサイリ
スタがトリガオンするのを阻止する。好ましくは、この
不純物プロファイルは、αn 及びαp が共に０．５より
若干小さくなるように設定する。既知のＩＧＢＴ構造体
に関し、不純物プロファイルはｎｐｎトランジスタのα
n はほぼ零に設定され、ソース領域１１はより高い不純
物濃度に設定されてトランジスタＴ１のエミッタ効率が
高められている。実際に、通常の構造体においてソース
領域１１のピーク不純物濃度は１０19原子／cm3 程度で
あるが、本発明ではソース領域１１は少なくとも１桁高
いピーク不純物濃度（１０20原子／cm3 ）を有してい
る。さらに、深い本体領域６は一層低い不純物濃度であ
る（通常の構造体の場合、深い本体領域６の不純物プロ
ファイルはソース領域の直下において１０18〜１０19原
子／cm3 程度の不純物濃度である）。
フロファイルＮd 及びＮa は、ｎｐｎトランジスタＴ１
及びｐｎｐトランジスタＴ２が、トランジスタ動作を起
こすのに十分に高いベース電流利得αn 及びαp をそれ
ぞれ有するように設定するが、１以下に設定してサイリ
スタがトリガオンするのを阻止する。好ましくは、この
不純物プロファイルは、αn 及びαp が共に０．５より
若干小さくなるように設定する。既知のＩＧＢＴ構造体
に関し、不純物プロファイルはｎｐｎトランジスタのα
n はほぼ零に設定され、ソース領域１１はより高い不純
物濃度に設定されてトランジスタＴ１のエミッタ効率が
高められている。実際に、通常の構造体においてソース
領域１１のピーク不純物濃度は１０19原子／cm3 程度で
あるが、本発明ではソース領域１１は少なくとも１桁高
いピーク不純物濃度（１０20原子／cm3 ）を有してい
る。さらに、深い本体領域６は一層低い不純物濃度であ
る（通常の構造体の場合、深い本体領域６の不純物プロ
ファイルはソース領域の直下において１０18〜１０19原
子／cm3 程度の不純物濃度である）。
【００２０】通常の電力半導体装置構造体において、バ
ッファ層４を設けて、電力装置がオフに切り換わったと
きｎ形層３中に存在する少数キャリヤの収集を増強し
て、実際には、バッファ層４はｎ形層３の導電率を変調
するホールの拡散長を制限している（即ち、ｐｎｐトラ
ンジスタのαp は小さくなる）。従って、通常の構造体
において、ＩＧＢＴのスイッチング性能とその飽和時の
コレクタ−エミッタ電圧との間にトレードオフが存在す
る。バッファ層４のピーク不純物濃度は１０16原子／cm
3 程度である。本発明の構造体においては、ｎ形層３の
導電率は基板５からこのｎ形層３に注入されるホールに
よって変調されるだけでなく、トランジスタＴ１のコレ
クタに注入される電子によっても変調されるので、この
ようなトレードオフは存在しない。これに対して、バッ
ファ層４の不純物レベルは十分に高くしてｐｎｐトラン
ジスタのエミッタ効率を低減する必要がある。従って、
バッファ層４のピーク不純物濃度は少なくとも１０17〜
１０18原子／cm3 まで増大するので、αp は約０．５の
所望の値をとることになる。従って、本発明による電力
装置はコレクタ−エミッタ飽和電圧が一層低くなるばか
りでなく、通常のＩＧＢＴよりも本質的に一層高速にな
る。
ッファ層４を設けて、電力装置がオフに切り換わったと
きｎ形層３中に存在する少数キャリヤの収集を増強し
て、実際には、バッファ層４はｎ形層３の導電率を変調
するホールの拡散長を制限している（即ち、ｐｎｐトラ
ンジスタのαp は小さくなる）。従って、通常の構造体
において、ＩＧＢＴのスイッチング性能とその飽和時の
コレクタ−エミッタ電圧との間にトレードオフが存在す
る。バッファ層４のピーク不純物濃度は１０16原子／cm
3 程度である。本発明の構造体においては、ｎ形層３の
導電率は基板５からこのｎ形層３に注入されるホールに
よって変調されるだけでなく、トランジスタＴ１のコレ
クタに注入される電子によっても変調されるので、この
ようなトレードオフは存在しない。これに対して、バッ
ファ層４の不純物レベルは十分に高くしてｐｎｐトラン
ジスタのエミッタ効率を低減する必要がある。従って、
バッファ層４のピーク不純物濃度は少なくとも１０17〜
１０18原子／cm3 まで増大するので、αp は約０．５の
所望の値をとることになる。従って、本発明による電力
装置はコレクタ−エミッタ飽和電圧が一層低くなるばか
りでなく、通常のＩＧＢＴよりも本質的に一層高速にな
る。
【００２１】ゲート電極Ｇに適切なバイアス電圧を印加
すると、素子機能ユニット１のチャネル領域７に反転チ
ャネルが形成され、電力装置がターンオンする。電子が
エミッタ電極Ｅから電力装置に注入され、反転チャネル
に沿って流れ、ｎ形半導体層３を基板５に向ってドリフ
トし、基板５においてコレクタ電極Ｃで集められる。バ
ッファ層４−基板５の接合は順方向バイアスとなり、ト
ランジスタＴ２がターンオンする。トランジスタＴ２の
ベース電流によりトランジスタＴ１をターンオンし、ソ
ース領域１１からの電子は縦方向に本体領域２に注入さ
れ、ｎ形層３において収集される。従って、底部からの
キャリヤ（基板５から注入されるホール）及び頂部から
のキャリヤ（トランジスタＴ１のエミッタからコレクタ
に流れる電子）の両方により導電率が変調されることに
なる（図４参照）。図５にｎ形半導体層３における導電
率−変調電子及びホールの濃度プロファイル（それぞれ
l及びｈとして）を示す。
すると、素子機能ユニット１のチャネル領域７に反転チ
ャネルが形成され、電力装置がターンオンする。電子が
エミッタ電極Ｅから電力装置に注入され、反転チャネル
に沿って流れ、ｎ形半導体層３を基板５に向ってドリフ
トし、基板５においてコレクタ電極Ｃで集められる。バ
ッファ層４−基板５の接合は順方向バイアスとなり、ト
ランジスタＴ２がターンオンする。トランジスタＴ２の
ベース電流によりトランジスタＴ１をターンオンし、ソ
ース領域１１からの電子は縦方向に本体領域２に注入さ
れ、ｎ形層３において収集される。従って、底部からの
キャリヤ（基板５から注入されるホール）及び頂部から
のキャリヤ（トランジスタＴ１のエミッタからコレクタ
に流れる電子）の両方により導電率が変調されることに
なる（図４参照）。図５にｎ形半導体層３における導電
率−変調電子及びホールの濃度プロファイル（それぞれ
l及びｈとして）を示す。
【図１】本発明による電力装置集積化構造体の一例の構
成を示す断面図である。
成を示す断面図である。
【図２】図１に示す構造体の種々の半導体領域のドーピ
ングプロファイルを示す線図である。
ングプロファイルを示す線図である。
【図３】本発明による電力装置集積化構造体の等価回路
を示す回路図である。
を示す回路図である。
【図４】電力装置がオンしたときのキャリヤの流れを示
す線図である。
す線図である。
【図５】電力装置がオンしたときの注入されたキャリヤ
の濃度プロファイルを示す線図である。
の濃度プロファイルを示す線図である。
１ ユニット ２ 本体領域 ３ ｎ形半導体層 ４ バッファ層 ５ 基板 ６ 高不純物濃度部分 ７ 低不純物濃度部分 ８ ゲート層 ９ 酸化層 １０ 導電層 １１ ソース領域 １４ 金属層 Ｔ１，Ｔ２ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591063888 コンソルツィオ ペル ラ リセルカ ス ーラ マイクロエレットロニカ ネル メ ッツォジオルノ ＣＯＮＳＯＲＺＩＯ ＰＥＲ ＬＡ ＲＩ ＣＥＲＣＡ ＳＵＬＬＡ ＭＩＣＲＯＥＬ ＥＴＴＲＯＮＩＣＡ ＮＥＬ ＭＥＺＺＯ ＧＩＯＲＮＯ イタリア国 カターニア 95121 カター ニアストラダーレ プリモソーレ 50 (72)発明者 ジュゼッペ フェルラ イタリア国 95126 カターニア ヴィア アシカステーロ 12 (72)発明者 フェルッチオ フリシナ イタリア国 カターニア 95030 サンタ ガタ リ バッティアティ ヴィア トレ トーリ（番地なし)
Claims (7)
- 【請求項１】 第１導電型の半導体基板（５）と、この
基板上に形成され、反対の第２導電型の半導体層（３，
４）と、この半導体層（３，４）に形成され、第１導電
型の複数の第１の不純物添加領域（２）と、それぞれ第
１の不純物添加領域（２）の内部に形成され、第２導電
型の第２の不純物添加領域（１１）とを具え、電力装置
が、 前記第２の不純物添加領域（１１）によって構成される
第１の電極領域、及び前記半導体層（３，４）によって
構成される第２の電極領域を有する電力ＭＯＳＦＥＴ
（Ｍ）と、 前記基板（５）、半導体層（３，４）及び第１の不純物
添加領域（２）によってそれぞれ構成されるエミッタ、
ベース及びコレクタを有する第１のバイポーラ接合型ト
ランジスタ（Ｔ２）と、 前記第２の不純物添加領域（１１）、前記第１の不純物
添加領域（２）及び前記半導体層（３，４）によってそ
れぞれ構成されるエミッタ、ベース及びコレクタを有す
る第２のバイポーラトランジスタ（Ｔ１）とを具える電
力装置集積化構造体において、 前記基板（５）、半導体層（３，４）、第１の不純物添
加領域（２）及び第２の不純物添加領域（１１）の不純
物濃度プロファイルを、前記第１及び第２のバイポーラ
接合型トランジスタ（Ｔ２，Ｔ１）がこれらトランジス
タを高い注入領域にバイアスするのに十分高い第１及び
第２の共通のベース電流利得をそれぞれ有するように設
定し、前記基板（５）から前記半導体層（３，４）へ並
びに前記第２の不純物添加領域（１１）から前記第１の
不純物添加領域（２）を経て前記半導体層（３，４）へ
キャリヤを注入して前記電力ＭＯＳＦＥＴの第２電極の
導電率を変調し、前記第１の共通ベース電流利得と第２
の共通ベース電流利得との和を１以下とし、前記第１及
び第２のバイポーラ接合型トランジスタ（Ｔ２，Ｔ１）
によって形成される寄生サイリスタがトリガーオンする
のを防止するように構成したことを特徴とする電力装置
集積化構造体。 - 【請求項２】 請求項１に記載の電力装置集積化構造体
において、前記半導体層が低不純物濃度層（３）及び前
記基板上に直接形成した高不純物濃度層（４）を有し、
基板（５）と高不純物濃度層（４）との間の不純物濃度
差を、１０3に等しいか又はこれ以下としたことを特徴
とする電力装置集積化構造体。 - 【請求項３】 請求項２に記載の電力装置集積化構造体
において、前記基板（５）が１０20 原子／cm3 程度の
不純物濃度を有し、前記半導体層（３，４）の高不純物
濃度層（４）が１０17原子／cm3 程度又はそれ以上の不
純物濃度を有することを特徴とする電力装置集積化構造
体。 - 【請求項４】 請求項１に記載の電力装置集積化構造体
において、前記第２の不純物添加領域（１１）と第１の
不純物添加領域（２）との間の不純物濃度差を約１０2
程度としたことを特徴とする電力装置集積化構造体。 - 【請求項５】 請求項４に記載の電力装置集積化構造体
において、前記第２の不純物添加領域（１１）が１０20
原子／cm3 程度の不純物濃度を有することを特徴とする
電力装置集積化構造体。 - 【請求項６】 請求項１から５までのいずれか１項に記
載の電力装置集積化構造体において、前記第１導電型を
Ｐ形とし、第２導電型をｎ形としたことを特徴とする電
力装置集積化構造体。 - 【請求項７】 請求項１から５までのいずれか１項に記
載の電力装置集積化構造体において、前記第１導電形を
ｎ形とし、第２導電形をＰ形としたことを特徴とする電
力装置集積化構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830393:8 | 1994-08-02 | ||
| EP94830393A EP0697739B1 (en) | 1994-08-02 | 1994-08-02 | Insulated gate bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864811A true JPH0864811A (ja) | 1996-03-08 |
| JP3469967B2 JP3469967B2 (ja) | 2003-11-25 |
Family
ID=8218502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19326495A Expired - Fee Related JP3469967B2 (ja) | 1994-08-02 | 1995-07-28 | 電力装置集積化構造体 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5631483A (ja) |
| EP (1) | EP0697739B1 (ja) |
| JP (1) | JP3469967B2 (ja) |
| DE (1) | DE69428894T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101908540A (zh) * | 2009-06-02 | 2010-12-08 | 台湾积体电路制造股份有限公司 | 集成电路元件 |
| KR101248658B1 (ko) * | 2011-04-12 | 2013-03-28 | 주식회사 케이이씨 | 절연형 게이트 바이폴라 트랜지스터 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5798554A (en) * | 1995-02-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
| EP0768714B1 (en) * | 1995-10-09 | 2003-09-17 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Construction method for power devices with deep edge ring |
| EP0772242B1 (en) | 1995-10-30 | 2006-04-05 | STMicroelectronics S.r.l. | Single feature size MOS technology power device |
| DE69533134T2 (de) | 1995-10-30 | 2005-07-07 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsbauteil hoher Dichte in MOS-Technologie |
| US6228719B1 (en) | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
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| DE69839439D1 (de) | 1998-05-26 | 2008-06-19 | St Microelectronics Srl | MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte |
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-
1994
- 1994-08-02 DE DE69428894T patent/DE69428894T2/de not_active Expired - Fee Related
- 1994-08-02 EP EP94830393A patent/EP0697739B1/en not_active Expired - Lifetime
-
1995
- 1995-07-28 JP JP19326495A patent/JP3469967B2/ja not_active Expired - Fee Related
- 1995-08-01 US US08/509,881 patent/US5631483A/en not_active Expired - Lifetime
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| DE69428894T2 (de) | 2002-04-25 |
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| JP3469967B2 (ja) | 2003-11-25 |
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