JPS6318675A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は電力用スイッヂング半導体装装置に関するもの
で、特に二重拡散絶縁グー］・縦型電界すｊ果トランジ
スタ（ＶＤ　　ＭＯＳ　　ＦＥＴ）のドレイン領域に接
してこれと反対導電型の領域を積層して成る絶縁グー１
〜バイポーラトランジスタくＩ　ｎ５ｕｌａｔｅｄ　　
Ｇａｔｅ　　３１ｐｏｌａｒ　　Ｔ　ｒａｎｓｉｓｔｅ
ｒ　。

ｒＧＢＴ、或いは１云導度変調型：’ｖｌＯ８ＦＦ下等
と呼ばれることもあり、一般に認められた一定の名称は
ない。　以下ＩＧＢＴと略記する）の特性改善に用いら
れるものである。

（従来の技術） 従来のＩＧＢＴの基本横進を第１０図に示す。

この構造は、ＶＤ　　ＭＯＳ　　ＦＥＴ構造のドレイン
領域１２に接してこの領域と反対の導電型の第１ｍ１ｊ
ｉ１１を付加したものであり、その他の点ではほとんど
従来のＶＤ　　ＭＯＳ　　ＦＥＴと同様である。　以下
Ｎチャネル型のＩＧＢＴを例にして説明する。　例えば
ゲート１５はポリシリコン等を用いて形成し、ボディ領
域１３及びソース領域１４は上記ポリシリコンをマスク
としたダブルディフュージョン　セルファライン技術を
用いて形成される。　Ｐ型の第１領域１１（以下アノー
ド領域という）を付加した点がＶＤ　　ＭＯＳ　　ＦＥ
Ｔと異なる。　なお１６はゲート電極、１７はソース電
（シ、２１はアノード電極である。

ＩＧＢＴのｖ）作は、ＶＤ　　ＭＯＳ　　ＦＥＴの様に
ゲートに電圧を印加し、ゲートの下のボディ領域１３の
表面に反転層を形成することによって、ソース領域から
反転層そしてドレイン領域１２へと多数キャリア（この
例では電子）を流すことでターンオンを始めさせる。　
この点までは全くＶＤ　　ＭＯＳ　　ＦＥＴの動作と同
一である。　しかしＩＧＢＴではドレイン領域に多数キ
ャリアが流入すると、トレイン領域１２とアノード領域
１１との間のＰＮ接合２０が順バイアス状態となり、ア
ノード領域からドレイン領域へ少数キャリア（この例で
は正孔）が注入される。　これによりドレイン領域には
、ソース領域から多数キャリアがアノード領域から少数
キャリアが注入されることになる。　このとき過剰に注
入されたキャリアがこのドレイン領域中の伝導度を変調
し、この領域を流れる電流成分にとって抵抗が著しく低
減されるという効果が生まれる。　これにより従来のＶ
Ｄ　　ＭＯＳ　　ＦＥＴを高耐圧化しようとじたとき、
大きな障害であったドレイン領域中での大きな抵抗成分
の存在が解消され、高耐圧でしかも大電流をゲート電圧
によりスイッチでき、大電流を通電しても小さいオン電
圧となる新しい構造のＩＧＢＴが誕生した。

ＩＧＢＴ（７）ター＞ｔ７もＶＤ　　ＭＯＳ　　ＦＥＴ
と同様、ゲートに印加していた電圧をしきい値電圧以下
に低下させ、ソースからの多数キャリアの流入を止める
ことから始まる。　しかしＩＧＢＴではＶＤ　　ν＋Ｏ
８ＦＥＴと大きく異なり、上述のようにオン状態ではド
レイン領域中に少数キャリアが蓄積されている。　従っ
てＩＧＢＴのターンオフはこの少数キャリアが排出され
るまで完了しない。　−力蓄積されていた多数キャリア
の一部はアノード領域を通って排出されるが、このとぎ
新たに少数キャリアの注入を引き起こしてしまう。　こ
れらの効果により一般的な構造のＩＧＢＴのターンオフ
波形は第１１図の様になり、いわゆる立下がり時間（ｆ
ａｌｌ　ｔｉｍｅ　）　　ｔ、が極めて長いという欠点
を有していた。

ＩＧＢＴのこの欠点を補う方法として既にいくつかの方
法が提案されている。

この欠点を補う第１の方法は、ドレイン領域中のキャリ
アライフタイムを低下させる方法であり、例えば重金Ｅ
（Ｐｔ　、Ａｕ　、　Ｚｎ等）を拡散したり、電子線、
中性子線を照射することによって達成される。　この方
法はライフタイムコントロール技術として確立されてい
るものであり、ＩＧＢＴへの適用も容易に行い得て第１
２図に示した様な高速ターンオフが実現される。

しかしこの第１の方法は大きな欠点をも有している。　
それはキャリアライフタイムの低下に伴うオン電圧の上
昇の問題である。　　Ｉ　ＧＢＴのオン状態は、ソース
領域−反転周一ドレイン領域という３つのＮ型の連続体
と、Ｐ型のアノード領域とからなるいわば接合２Ｑを挾
んだＰＮダイオードと考えることができる。

即ちＩＧＢＴ構造でのキャリアライフタイムの低下の影
響は、ＰＮダイオードでのキャリアライフタイムの低下
の影響として考えればよい。　−般のダイオードは、キ
ャリアライフタイムを低下させると逆回復時間は短くな
るが、順方向電圧降下は増大してしまう。　この関係と
ｒＧＢＴのターンオフ時間とオン電圧との関係は同一で
ある。

さらに逆耐圧１ｏｏｏｖ以上の高耐圧のＩＧＢＴを作ろ
うとすると、この問題はより顕在化してくる。

逆耐圧１０００Ｖ以上の高耐圧ＩＧＢＴを得るには、ド
レイン領域１２としては不純物濃度がｓｘｉｏ１３ａｔ
ｏｍｓ　／ｃｃ以下の真性半導体に近いものが必要とさ
れる。　このときＪＧＢＴのオン状態は、上述のＰＮ接
合ダイオードではなく、いわゆるＰＩＮダイオードと考
えねばならず、Ｉ　　（Ｉ　ｎｔｒｉｎｓｉｃ）苦への
電子と正孔の二重注入の状態と考えるべきである。　こ
のモデルでは、通電電流と順方向電圧降下との関係は、
少数キャリアの拡散長とＩ膚の厚みとの関係で複雑な様
相を呈する。　これは、少数キャリアのライフタイムに
よって１８中の少数キャリアの分布が大きく変わり、あ
まり少数キャリアのライフタイムが小さいと、低いバイ
アスのときに１層中の一部に過剰なキャリアが存在しな
い部分が残ってしまうことなどによる。

第１３図（ａ）は、比較的低耐圧設計されたＩ　Ｇ　３
　Ｔ　４Ｎ　造で、キャリアライフタイムτを変化させ
たときの電流と電圧降下との関係を示したものであり、
第１３図（ｂ）は１ｏｏｏｖ以上の高耐圧設計されたｒ
ＧＢＴ構造の場合の関係を示したものである。　第１３
図（ａ　）に示されたような低耐圧（５００Ｖ〜６００
Ｖ　）の場合に、この方法をとってもあまりオン電圧を
悪化させずにターンオフ時間を短くすることができる。

　本発明者らの実験によれば、例えば８ｍｍＸ８ｍｍの
シリコンチップ上に該ＩＧＢＴを形成し、電子線照射法
を用いてライフタイムを低下させることによって５０Ａ
通電時の順方向電圧降下３ｖで、ターンオフ時間１．２
μｓという特性が得られている。　しかし第１３図（ｂ
）の様に１００ＯＶの耐圧が得られる設計をした場合に
は、５０Ａ通電でターンオフ時間１．２μｓを得るため
のライフタイム低下を行うと、順方向電圧降下は６■を
越してしまう。　また１５００Ｖ酎圧の設計では、同上
のチップサイズではＴＯＡ通電でも６■を越してしまう
ことが確認されている。

これでは前述したＩＧＢＴの最大の利点である大電流を
低電圧降下で通電するという初期の目的は達成されない
ことになる。

ＩＧＢＴのターンオフ時間を短くする第２の方法として
第１４図に示す方法も知られている。

この方法は、＠１０図に示した一般的な構造のＩ　ＧＢ
Ｔのドレイン領域１２とアノードａＭ１１の間に、ドレ
イン領域と同一の導電型（この例ではＮ型）でかつ′ａ
度がドレイン領域より高いバッファ層５１を形成してお
くものである。　このバッファ層は、ドレイン領域内に
蓄積されていた多数キャリアがターンオフ時に７ノード
領域へ抜は出ようとするときに電位Ｉｉａ壁となり、ア
ノード領域への多数キャリアの流入を押さえ、それによ
ってアノード領域からドレイン１Ｍへ再注入される少数
キャリアを但減する働きをもつ。　またこのバッファ層
は、ドレイン領域内に蓄積された少数キャリアの再結合
を助ける働きを持っている。

それらの効果により第１４図の構成のＩＧＢＴは高速タ
ーンオフ特性を有するようになる。　本発明者らの実験
によれば、バッファ層５１として不純物濃度ｌｘ　１０
”　ａｔｏｍｓ　／　ｃｃの層を厚さ１０μｍないし２
０μｍに形成した５００Ｖ耐圧設計のＩＧＢＴでは、ラ
イフタイムコントロールを行わずに５０Ａ通電時、順方
向電圧降下２．２■で、ターンオフ時間２．１μｓが得
られている。　これはバッファ層を形成しない時のター
ンオフ時間１６μｓに比較して茗しく高速化されている
。　さらに適当なライフタイムコントロールを加えるこ
とによって、５０Ａ通電時、順方向電圧降下３．ＯＶで
、ターンオフ時間９００　ｎｓが達成された。　さらに
このバッファ層濃度を１ｘ　１０”　ａｔｏｍｓ　／　
ｃｃ程度に一部げ、厚さも３０μｍ程度と厚くすること
により、より高速ターンオフ特性を有するＩＧＢＴを作
ることもできる。

しかしこのように形成したＩ　ＧＢＴのターンオフＩｎ
間はライフタイムコントロールを行わずに９００　ｎｓ
程度になるが、順方向電圧降下は４Ｖ位になってしまう
。　即ちバッファ層の不純物濃度が増せば増す程、多数
キャリアに対する電位障壁が高くなり高速化がはかれる
一方、アノード領域から注入された少数キャリアのバッ
ファ層中の輸送効率が低下する。　このためバッファ層
を通過してドレイン領域に分布する少数キャリアの総量
が低下し伝導度変調効果が減少する。　ひいては順方向
電圧降下の増大を招く。

（発明が解決しようとする問題点） 以上詳ｉ！　したように−殻構造のＩＧＢＴは、ＶＤ　
　ＭＯＳ　　ＦＥＴに比し高耐圧でしかも大電流を通電
しても小さいオン電圧が得られる。　しかし一方でター
ンオフ時間が長くなるという欠点がある。　この欠点を
改善するため、ドレイン領域のキャリアのライフタイム
を低下させる方法或いはアノード領域とドレイン領域と
の間に前記バッファ層を介在させる方法がよくしられて
いる。

この２つの方法は、基本的にはドレイン領域の少数キャ
リアの拡散長を低下させる方法であり、高速ターンオフ
を実現しようとすると、順方向電圧降下の増大という犠
牲を払わねばならない。　そして１ｏｏｏｖ以上の高耐
圧設計の場合には、ドレイン領域は真性半導体に近く、
極めて低温度でかつ厚いドレイン領域となり、表面ボデ
ィ領域近傍までの全域にわたって少数キャリアを分布さ
せることは難しく、トレイン領域仝戚での伝導度変調が
得られない。　実用的なターンオフ時間を得ようとする
と、オン電圧の増大という犠牲は無視できないものとな
り、ＩＧＢＴ本来の低いオン電圧という特徴は失われる
。

本発明の目的は、ＩＧＢＴの構造に改善を加えて、本来
のｒＧＢＴ構造のもつ優れた特性、即ち大電流を通電し
ても低オン電圧で済む特性を維持したまま、ターンオフ
時間が長いという欠点を克服する新ノ、Ｑな構造の高速
半導体装置を提供することである。

［発明の構成］ （問題点を解決するための手段） 本発明は、ＶＤ　　ＭＯＳ　　ＦＥＴ構造のドレイン領
域に接して、これと反対導電型の第１領域（Ｎ型チャネ
ルのときアノード領域という）を積層して成るＩＧＢＴ
において、ドレイン［と同じ導電型で高濃度の第２領域
をドレイン領域に埋め込み、かつこの第２領域と電気的
に接続された電極金属層（以後第２ゲート電極という）
が基板のいずれかの主面側に取り出されていることを特
徴とする半導体装置である。

（作用） 前記構成のＩＧＢＴ（例えばＮ型チャネルとする）を使
用するときには、第２ゲート電権とアノード電極又はソ
ース電極との間に外部電気回路を接続し、ターンオフ時
にドレイン領域内に蓄積された過剰キャリアが速やかに
減少するようにする。

例えばターンオフ時に、第１ゲートへのオフ信号と同期
させて、外部電気回路から第２ゲート電極とアノード′
上極間に、第２領域とアノード領域とが逆バイアスされ
る極性の信号を印加する。　これにより第２ゲート電極
からは多数キャリアの電子が外部電気回路に引き出され
ると同時に、静電誘導効果により電位障壁が高くなり、
アノード領域からの正孔注入は閉止され、極めて速いタ
ーンオフが実現される。

（実施例） 第１図に本発明の半導体装置の第１の実施例を示す。　
以下の図面において同じ符号は同一部分若しくは対応す
る部分をあられす。　なお説明の便宜上Ｎヂャネル型の
場合を例として説明する。

第１図において、ソース電極金属層１７（以下ソース電
極という）、ゲート電極金属層１６（以下第１ゲート電
極とい））及びゲートポリシリコン層１５は半導体基板
の第１主面２２上に形成され、第１主面に対向する第２
主面２３側のＮ−型ドレインｆｎｌｌｉ！１２に接して
第１領域（以下Ｐ＋型アノード領域という）１１が積層
されている。　Ｎ−型ドレイン領域１２には、これと同
じ導電型で高濃度の不純物温度を有するＮ＋型の第２領
域（以下Ｎ＋型ゲート領域という）６１が、格子状に形
成されている。　即ち第１図中、島領域の如く示されて
いる複数の領域６１は、一体の連続した領域である。　
６２は、Ｎ＋型ゲート領領域１とオーミックコンタクト
をした電惨金属層（第２ゲート電極）であり、Ｎ＋型ゲ
ート領域６１は第２ゲ−ト電１１ｉ　６２を介して外部
電気回路に接続される。

次にこの実施例の製造工程の一例を第２図を参照して説
明する。　まずＰ１型シリコン塁板１１に低濃度例えば
不純物濃度が６ｘ　１０”　ａｔｏｍｓ　／ｃｃ程度の
Ｎ−型頭１１６３を気相成長法により５μｍないし１５
μｍの厚さで形成する。　しかる後、このＮ−型領域６
３の表面に熱酸化膜７１を形成し、光蝕刻法を用いてＮ
＋型ゲートｖＡ域６１を拡散形成すべき開孔をあける（
第２図（ａ　）参照）。

次にＮ“型不純物Ａｓ　ＳＳｂ　、Ｐ等の不純物のいず
れかを、該開孔部からＮ−型領域６３中に導入する。　
Ａｓをイオンインプランテーション法で導入する方法が
、Ｎ“型ゲートｇＡ域６１を精密に制御して形成する上
で好ましい。　続いて表面の熱酸化膜をすべて除去して
、第２回目の気相成長を行い、低不純物濃度（例えば６
ｘ　ＩＱ”　ａｔｏｍｓ　／ＣＣ）のＮ−型ドレイン領
域１２を１００μｍないし２００μｍ厚形成する（第２
図（ｂ）参照）。　第１回目と第２回目の気相成長によ
り形成されたＮ−型層６３とＮ−型領域１２はそれぞれ
ともに低不純物）震度とすることが望ましいが、必ずし
も両名の濃度が一致する必要はない。　次にこの後の工
程では、従来のＶＤ　　ＭＯＳ　　ＦＥＴを形成する工
程がそのまま適用できる。　即らＮ−型ドレイン領１１
ｉ！１２の主表面上に１０００人程度０薄い酸化膜を形
成し、その上にポリシリコンをＣＶＤ法により３０００
ス程度の厚さに成長させ、光蝕刻法でそのポリシリコン
層にパターンを形成する。　続いてＰ型の不純物を、該
パターニングされたポリシリコンをマスクとして、Ｎ−
型ドレイン領域１２内に拡散し、Ｐボディ領域１３を形
成し、次にＮ型の不純物を同じくポリシリコンをマスク
として選択拡散し、Ｎ＋型ンース須域１４を形成する。

　第１図の実施例では、しかる後に、第２ゲート７［６
２を取り出す目的で、表面からＮ＋型ゲート領域の深さ
まで３ｉ表面をエツチングして切欠部６５を形成し、該
領域がこの切欠部６５に露出する様にする。　次に第１
ゲート、第２ゲート、ソースそしてアノードのそれぞれ
の電極金属層形成予定領域に、抵抗接触する金属電極（
例えばＡ１電極）を形成ることにより、第１図に示す実
施例の装置が完成する。

第３図に本発明の第２の実施例を示す。　第１図の場合
には第２ゲート電極取出し用切欠部６５が、ボディ領域
１３とドレイン領域１２の間の接合に逆バイアスを印加
したとき、拡がる空乏層が達しない領域に形成してあり
、切欠部側面に表面保護膜等を形成する必要はないので
工程が簡略である。　−力筒３図の場合には、切欠部６
５の側面に上記接合が露出するので表面保護膜の形成が
さらに必要とされるが、反面第１図の場合より高耐圧設
計が可能となる点で優れている。

第４図に本発明の第３の実施例を示す。　第２グー１〜
電極６２を取り出すための切欠部を設ける替りに、Ｎ＋
型ゲート領域６１と同じ導電型の領域６７を、第１主面
２２側から不純物を拡散することにより形成したもので
ある。　この場合、第１主而が平坦に形成されるので、
第１主面上のソース電極１７及び第１．第２ゲート電極
１６゜６２形成のための金属配線パターンを微細に形成
するのに好ましい。　しかし高耐圧スイッチング素子と
する為には、Ｎ−型ドレイン領域１２の厚さは、６０μ
ｍＦ１度以上必要とされるので、領域６７を形成する為
には、深い不純物拡散が必要となる。　この拡散時にＮ
＋型ゲー１〜ｇＪ域６１内にある高１度不純物が再拡散
してしまうので、格子状の　Ｎ＋型ゲート領域６１の開
孔部６４を制御性良く微細に形成することは不可能であ
る。

第５図に本発明の第４の実施例を示す。　第２ゲート電
極６２が基板の第２主面２３側に形成せられている。　
前記第３の実施例（第４図）の場合、本実施例と同様、
第２ゲート電極を第２主面に形成することもできる。　
しかしながら、第１゜第２．第３の実施例は、第２ゲー
トを第２主面に形成する第４の実施例に比し、次の点で
凌れている。　即ち、第１．第２．第３の実施例では、
ゲート、第２ゲート、ソースの各電極はげべて第１主面
側に形成され、アノード電極だけが反対側の第２主面に
形成されている。　従ってこれらの実施例に示された半
導体チップを外囲器内に組み込み、アウターリードを取
り出そうとする時に、この半導体チップのアノード電極
面を半田付は法により支持導体基板に容易にダイボンデ
ィングができ、さらに第１ゲート、第２ゲート、ソース
の各電極の取出しは、従来の金属ｉａ１接続法（ワイヤ
ボンディング）が適用できる。

第６図に本発明の第５の実施例を示す。　これは第１の
実施例の変形例である。　この例では第１の実施例のＮ
−型領域６３が省かれている。

そのため本例の製造工程は、第１の実施例の製造工程中
筒１同目の気相成長によりＮ−型領域６３を形成する工
程が省略できる。　しかし反面ドレイン領域１２とアノ
ード領１ｉｉｔ１１の間の接合の逆耐圧が減少し、両者
間に印加し１ｑる逆電圧の最大値を規制することになる
。　したがって本実施例では、第２ゲート電極とアノー
ド電極間に低い逆電圧を印加しただけで、十分な静電誘
導効果が得られ電位降壁が形成される様に、Ｎ＋型ゲー
ト領１或６１の開孔部６４は極めて小さい径であること
が必要になってくる。

第７図に本発明の第６の実ｆｉｊ、　ｔＪを示す。　第
１の実施例にさらに、Ｎ＋型ゲート領域６１とアノード
領域１１との間の接合表面をメサエッチングし、適切な
保護樹脂で被覆することにより、Ｎ＋型ゲート領域とア
ノード領域との間の逆耐圧が向上し、両者間に印加し１
！７る逆電圧を向上させることもでさる。　このことは
、この半導体装置のドライブ回路の設：ｉ”の余裕度を
増すことになり好ましい。

以上の実施例はＮ−型ドレイン領域を気相成長法で形成
する場合について述べたが別な製造方法も可能である。

　即ちシリコンウェーハ接着技術を用いる方法である。

　この技術は下記方法によって２枚のシリコン基板を一
体化し、かつ両シリコン基板間に形成される界面抵抗を
無視できる程小さくする技術である。

実際の方法は、２枚のシリコンウェーへの被接着面を予
め鏡面研磨して、表面粗さ５００ｘ以下としておき、必
要に応じてそのシリコンウェーハの表面状態によっては
、Ｈ２０２＋Ｈ２ＳＯａ→ＨＦ→稀ＨＦによる前処理工
程を引き続き行う。

これによりシリコンウェーハ表面の脱脂および被着する
スティンフィルムを除去する。　次にこのシリコンウェ
ーハ鏡面を清浄な水で数分程度水洗し、室温でスピンナ
ー処理のような製水処理を実施する。　この処理工程で
は、前記シリコンウェーハ鏡面に吸着していると想定さ
れる水分はそのまま残し、過剰な水分を除去するもので
あり、この吸着水分が殆ど揮散する１００℃以上の加熱
乾燥は避ける。　これらの処理を経たシリコンウェーハ
を、例えばクラス１以下の清浄な大気雰囲気中に設置し
て、その鏡面間に異物が実質的に介在しない状態で相互
に密着して接合する。　なおこのようにして接合したシ
リコンウェーハを２００℃以上、好ましくは１０００℃
〜１２００℃で加熱処理することにより、接着強度を増
大することができる。

この方法によるシリコン接着界面は、電気的かつ熱的な
伝導障壁は形成せず、かつ物理的接着強度も強く、あた
かも単一のシリコン単結晶の如く取り扱うことができる
複合基板が得られる。

この技術を用いて、第１の実施例の装置を製造する工程
について、Ｎチャネル型を例にして第８図に基づいて説
明する。　まずＰ＋型基板１１（Ｐ＋型アノード領域）
上にＮ−型領域６３を気相成長させた基板（第８図＜ａ
　＞参照）を用意する。　これはＮ−型基板にＰ４型不
純物を拡散により形成してもよい。　この基板とは別に
、第８図（ｂ）に示したように、Ｎ−型基板１２を用意
し、その−主面の格子状Ｎ＋型ゲート’ＡＭとサベき部
分にＮ＋型不純物を導入する。　この方法としては、Ｎ
−型Ｊｌ主面にバターニングしたレジスト膜（樹脂膜）
を形成してＪ５き、そのレジスト膜をマスクとしてイオ
ンインプランテーション法により、Ａｓ、Ｐなどの不純
物を選択的に導入する方法が好ましい。　この方法によ
れば、不純物を導入したＮ−型基板ウニ−への表面に凹
凸が形成されることがなく、以降のシリコンウェーハ接
着工程で何ら不都合を生じない。　このようにして用意
した２枚のシリコンウェーハ（第８図（ａ　）と第８図
（ｂ））を、第１の基板のＮ−型領域６３側の主面と第
２の基板のＮ＋型領領域６１形成した側の主面とを対向
させて、前述のシリコンウェーハ接着技術により一体化
し、第８図（Ｃ）のような複合基板が得られる。　この
際、２つの基板の接着界面には半導体結晶不連続層６６
が形成されるが、この唐６６は電気的及び熱的な伝導辞
壁とはならない。　続いて必要に応じてＮ−型ドレイン
領域１２の厚さを調整し、しかる後、第１の実施例の製
造工程で説明したようにＮ−型ドレイン領域中にＶＤ　
　ＭＯＳ　　ＦＥＴＩ造を形成する。　なおＰチャネル
型を形成する場合には前記中の導電型をそれぞれ逆にし
てやればよい。

先に説明した二重気相成長を用いた場合と、後に説明し
たシリコンウェーハ接着技術を用いた場合でも結果的に
は殆ど同一の構造体を形成することができる。　しかし
ながら下記の点で後者が優れている。

第１の点は生産安定性である。　本半導体装置は高耐圧
、高速応答を目的としているので、一般にＮ−型ドレイ
ン領域１２の濃度は、１ｘ１０′４ａｔｏ＋ｎｓ　／ｃ
ｃ以下となる（典型的には、５ｘ１０１３ａｔｏｍｓ　
／ｃｃｒある）。　一方Ｎ＋９グー１−Ｊ域６１は、第
２ゲート電極６２からの抵抗が充放電時定数を大きくす
るので、極力高濃度とし抵抗を低くしておく必要がある
。　その目的からは、１ｘ　１０”　ａｔｏｍｓ　／　
ｃｃ以上、好ましくは１ｘｌＯ”ａｔｏｍｓ　／ｃｃ以
上が望まれる。　二重気相成長を用いる場合には、前記
のように第１気相成長後、表面の一部にこの高濃度　Ｎ
＋型ゲー１〜領域を形成した後に低濃度の第２の気相成
長を行うことになるが、これは極めて難しい。　低濃度
の第２気相成長開始時に、高濃度Ｎ＋型ゲート領域から
の不純物オートドープ現象により、Ｎ＋型ゲートｆｆｉ
域の開孔部６４に高濃度層が形成されてしまう可能性が
極めて高い。　このオートドープ現象はＮ”型ゲート領
域の不純物濃度が高ければ高い程顕著になる。　一方濃
度を下げていけば、オートドープ現象は押さえられるが
、前記のように高速応答性が低下する結果となる。　他
方シリコンウェーハ接着技術を用いると、オートドープ
現象はなく、Ｎ＋＋ゲート領域を極めて高濃度に形成す
ることができる。

第２の点は、シリコン接着技術を用いた場合、２枚のシ
リコンウェーハの接着界面に半導体結晶不連続層が形成
されるが、この不連続領域ではキャリアのライフタイム
が極めて短い。　このキャリアライフタイムの短い領域
によって、Ｎ−型ドレイン領域に蓄積されていたキャリ
アが、ターンオフ時に再結合して消滅することになる。

　従ってＮ＋＋ゲート領域の静電誘導効果に加えて、こ
の領域の存在によってざらに高速応答可能な素子となる
。

次に前記構造のＩＧＢＴの動作例について第１図を参照
して説明する。

通常この半導体装置のアノード電極２１に工業ライン電
圧等の高電圧が印加され、ソースＴｉ極１７は接地して
おく。　このようなオフ状態では、Ｎ−型ドレイン領域
１２とＰ型ボディ領域１３との接合から延びる空乏層に
よってこの電圧が負担され、アノード・ソース間は遮断
される。　従つて本発明のＮ＋型ゲー］−領域６１は、
静電誘導トランジスタ（ＳＩＴ）の第１ゲートの如く逆
方向電圧印加によって、あえてゲートを遮断する必要は
ない。　これは別な言い方をすればゲート領域６１は第
２ゲート電極６２とアノード電極２１間の逆方向電圧印
加によってピンチオフしなくてもよいということであり
、ゲート領域６１の開孔部６４をあまり狭くしておく必
要はない。　また素子を遮断状態に保つために、第２ゲ
ート電極６２とアノード電極間に逆方向電圧を印加し続
ける必要はない。　従って遮断された後では、第２ゲー
ト電極はアノード電極と同電位に保っておけばよい。　
この半導体装置をターンオン（通電状態へ移行）ざぜる
には、第１ゲート電極に正の電圧を印加し、ボディ領域
１３の表面に反転Ｇ（チャネル）を形成してやればよい
。　これにより、ソース電極１７からＮ＋＋ソース領域
１４、ぞして前記ボディ領域表面の反転層を経由してＮ
−型ドレイン領域１２に多数キャリアが流入し、ドレイ
ン領１４１２中を走行し、ゲート領域の開孔部６４を経
てＮ−型領域６３まで到達する。　前記のように遮断後
、アノード電極と第２ゲート°電極間を同電位としてお
けば、ゲート領域の開孔部には何ら電位障壁は存在しな
い。　領域６３に到達した多数キャリアは、アノード領
域と領域６３との間に形成されていた拡散電位による電
位障壁を下げ、アノード領域からの少数キャリアの注入
を誘起する。　一方注入された少数キャリアは低濃度ド
レイン領域内を飽和速度で走行し、ドレイン領域全域に
拡がり、過剰なキャリアがドレイン領域中に蓄積するこ
とにより伝導度が変調されながら通電状態に至る。　こ
の様な使用方法では、この半導体装置のターンオンはＩ
ＧＢＴと全く同様に行うことができる。　さらにターン
オン時間を短くしたい場合には、第１ゲート電極への正
電圧の印加に同期させて少なくとも瞬間的にゲート領域
６１とアノード領域１１間を順バイアスすればよい。

これによりドレイン領域１２中にはソース領域からの多
数キャリアの注入とアノード領域からの少数キャリアの
注入が同時に起こり、従来のＩＧＢＴより速くドレイン
領域内にキャリア蓄積が生じ伝導度変調が起こるのでタ
ーンオン時間が速くなる。　また同時にアノードとソー
ス間の電圧降下速度は従来の１ＧＢＴより速くなるので
、本発明の半導体装置のターンオンのときのパワー損失
は従来のＩＧＢＴに比して格段に小さくなる。

ターンオフのときは、第１ゲート電極に′０″または負
電圧を与えて反転層を解消して、ソース領域からドレイ
ン領域への多数キャリアの流入を止める。　このとき第
２ゲート電極とアノード電極間にも前記第１ゲート電極
への信号と同期させて逆バイアスを印加する。　これに
よってゲート領域６１からは電子が引き出されると同時
に静電誘導効果により電位障壁が高くなりアノード領域
からの少数キャリアの注入もなくなりターンオフ時間が
減少する。

第９図は本発明の半導体装置の前記動作時の電圧電流波
形の１例を示す。　同図（ａ　’）は第１ゲート入力制
御信号（ゲート・ソース間）、（ｂ）は第２ゲート入力
制御信号（ゲート・アノード間）、（Ｃ）はアノード・
ソース間主電流、（ｄ　）はアノード・ソース間電圧の
それぞれの波形を示す。

なお前記動作例では第２ゲート電極に第９図（ｂ）に示
す制御信号を印加したが、一般のスイッチング素子で用
いられるダイオード、コンデンサ、抵抗等からなるター
ンオン特性又はターンオフ特性改善回路を第２ゲート電
極とアノード電極又はソース電極との間に接続使用する
ことも可能である。

第１の実施例の半導体装置の特性の１例は次の通りであ
る。　８ｍｍ　Ｘ８ｍｍのシリコンチップで逆耐圧１ｏ
ｏｏｖで５０Ａ通電時の順方向電圧降下は１．７■、タ
ーンオン時間４０ｎｓ、ターンオフ時間４５０　ｎｓ、
フォールタイム２００　ｎｓである。　また逆耐圧１８
００■のものでは５０Δ通電時の順方向電圧降下２．１
■、ターンオン時間５０ｎｓ、ターンオフ時間６００　
ｎｓ、フォールタイム３２０　ｎｓが得られた。

本発明の半導体装置は新しくゲート電極を設けたので、
一般のＭＯＳ　　ＦＥＴに比し入力損失は僅か増加する
が、第２ゲートを利用することにより高速スイッチング
特性が得られていることがわかる。

［発明の効果］ 本来のＩＧＢＴは高耐圧、大電流でしかも順方向電圧降
下が小さいという優れた特性を持つが一方ターンオフ時
間が長いという欠点がある。　従来技術では高速スイッ
チング特性を１りるのに、トレイン領域のキャリアのラ
イフタイムを短くする等、すべて順方向電圧降下の増加
という犠牲の上におこなっていた。　本発明ではドレイ
ン領域に新しくゲート領域を設け、第２ゲート電極を介
して外部電気回路によってターンオン又はターンオフ時
のドレイン領域のキャリアの流入流出を行うようにした
ため、良好な高速スイッチング特性が１１られ、ターン
オフ時間が長いという欠点も克服された。　又本発明で
はドレイン領域中のキャリアライフタイムは本来のＩＧ
ＢＴと同様長いので、少数キャリアの拡散長が長く、例
えば前記実施例の結果より明らかなように逆耐圧１８０
０Ｖという極めて真性半導体に近い低不純物潤度のドレ
イン領域の場合でも順方向電圧降下は小さく、本来のＩ
ＧＢＴ構造の持つ優れた特性を維持できる。

【図面の簡単な説明】

第１図は本発明の半導体装置の第１の実施例を示す断面
図、第２図はこの半導体装置の＃Ａ造工稈を示す断面図
、第３図ないし第７図はそれぞれ本発明の半導体装置の
第２ないし第６の実施例を示す断面図、第８図は本発明
の半導体装置の他の製造工程を示す断面図、第９図は本
発明の半導体装置の動作時の電圧、電流波形の１例を示
す図、第１０図は従来の半導体装置（ＩＧＢＴ）の断面
図、第１１図ないし第１３図は従来の半導体装置くＩＧ
ＢＴ）の電気特性を示すグラフ、第１４図は他の従来の
半導体装置（ＩＧＢＴ＞の断面図である。 １１・・・反対導電型の第１領域（Ｐ“型アノード領Ｖ
ｉ）、　１２・・・一導電型ドレイン領域（Ｎ″型トド
レイン領域　１６・・・ゲート電極金属層（第１ゲート
電極）、　１７・・・ソース電極金属層（ソース電極）
、　２２・・・半導体基板の第１主面、２３・・・半導
体基板の第２主面、　６１・・・第２領域（Ｎ＋型ゲー
ト領域）　、６２・・・電極金属層〈第２ゲート電極）
、　６５・・・切欠部、　６６・・・半導体結晶不連続
層。 （注）（）内は実施例における名称である。 特許出願人　株式会社　東　　芝 １６ケート電Ｊも該層ｃ才１ケ−）１丞ン入 第１図 第２図 第６　図 第７図 第８図 第９図

Claims (1)

1. 【特許請求の範囲】 １　半導体基板の第１主面上にソース電極金属層とゲー
   ト電極金属層とを設けた二重拡散絶縁ゲート縦型電界効
   果トランジスタの前記主面に対向する第２主面側の一導
   電型ドレイン領域に接して反対導電型の第１領域を積層
   して成る半導体装置において、前記一導電型ドレイン領
   域にこれより高濃度の一導電型の第２領域を有し、この
   第２領域と電気的に接続された電極金属層が前記基板の
   いずれかの主面側に導出されていることを特徴とする半
   導体装置。 ２　前記第２領域は、格子状に形成されている特許請求
   の範囲第１項記載の半導体装置。 ３　前記第２領域は、前記第１領域と接していない特許
   請求の範囲第１項又は第２項記載の半導体装置。 ４　前記基板の第１主面及び第２主面のいずれか１つの
   主面側に切欠部が設けられ、前記第２領域の一部分がこ
   の切欠部に露出する特許請求の範囲第１項ないし第３項
   のいずれか１項に記載の半導体装置。 ５　前記ゲート電極金属層、前記第２領域に接続される
   前記電極金属層及びソース電極金属層は第１主面側に形
   成され、前記第１領域に接続される電極金属層は第２主
   面側に形成されている特許請求の範囲第１項ないし第４
   項のいずれか１項に記載の半導体装置。 ６　前記第２領域に交叉して半導体結晶不連続層を有す
   る特許請求の範囲第１項ないし第５項のいずれか１項に
   記載の半導体装置。