JPH0467343B2 - - Google Patents

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JPH0467343B2
JPH0467343B2 JP59052810A JP5281084A JPH0467343B2 JP H0467343 B2 JPH0467343 B2 JP H0467343B2 JP 59052810 A JP59052810 A JP 59052810A JP 5281084 A JP5281084 A JP 5281084A JP H0467343 B2 JPH0467343 B2 JP H0467343B2
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Akio Nakagawa
Kiminori Watanabe
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Tokyo Shibaura Electric Co Ltd
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は電力用スイツチング素子として用いら
れる導電変調型MOSFETに関する。
〔発明の技術的背景とその問題点〕
近年、電力用スイツチング素子として、DSA
（Diffusion Self Align）法によりソースおよび
チヤネル領域を形成するパワーMOSFETが市場
に現われている。しかしこの素子は1000〔Ｖ〕以
上の高耐圧ではオン抵抗が高くなつてしまい、大
電流を流すことが難しい。これに代る有力な素子
として、ドレイン領域にソースとは逆の導電型層
を設けることにより高抵抗層に導電変調をおこさ
せてオン抵抗を下げるようにした、いわゆる導電
変調型MOSFETがある。その基本的な構造を第
１図に示す。１はp+型Si基板であつてこの上に低
不純物濃度のn-型層２が形成され、このn-型層
２の表面にDSA法によりｐ型ベース層３とn+型
ソース層４が形成されている。即ちｐ型ベース層
３を拡散形成した窓をそのままn+型ソース層４
の拡散窓の一部として用いて二重拡散することに
より、ｐ型ベース層３の端部に自己整合的にチヤ
ネル領域５を残した状態でn+ソース層４が形成
される。そして、チヤネル領域５上にはゲート絶
縁膜６を介してゲート電極７が形成され、ソース
層４上にはベース層３上に同時にコンタクトする
ソース電極８が形成される。p+型基板１の裏面
にはドレイン電極９が形成されている。
この導電変調型MOSFETでは、ソース層４か
らチヤネル領域５を通つてn-型層に注入される
電子電流に対して、p+型基板１からn-型層２へ
の正孔注入がおこり、この結果n-型層２には多
量のキヤリア蓄積による導電変調がおこる。n-
型層２に注入された正孔電流はｐ型ベース層３の
ソース層４直下を通り、ソース電極８へ抜ける。
この構造はサイリスタと似ているがサイリスタ
動作をしない。ソース電極８がｐ型ベース層３と
n+型ソース層４を短絡してサイリスタ動作を阻
止しており、ゲート・ソース間電圧を零とすれば
素子はターンオフする。またこの構造は従来のパ
ワーMOSFETとも似ているが、ドレイン領域に
従来のパワーMOSFETとは逆の導電型層を設け
てバイポーラ動作を行わせている点で異なる。
この導電変調型MOSFETは、高耐圧化した場
合にも、従来のパワーMOSFETに比べて導電変
調の結果として十分に低いオン抵抗が得られる。
しかしながらこの導電変調型MOSFETにも未
だ問題がある。即ち素子を流れる電流密度が大き
くなると、ソース層４の下の横方向抵抗による電
圧降下が大きくなる。そしてｐ型ベース層３と
n+型ソース層４の間の接合が順バイアスされる
ようになるとサイリスタ動作に入り、ゲートソー
ス間バイアスを零にしても素子がオフしないいわ
ゆるラツチアツプ現象を生じる。
この問題を解決するために、従来は第２図に示
すように深いp+型層１０を拡散形成して、ｐ型
ベース層３の抵抗を下げることが行われている。
しかしこの方法では、p+型層１０のうちａの
部分は横方向拡散により形成される。またｂの部
分は、チヤネル領域５の不純物濃度を上げないよ
うに、余裕としてとつておくことが必要である。
これらの理由から、n+型ソース層４の直下の領
域を十分に低抵抗化することができない。
〔発明の目的〕
本発明は上記の点に鑑みなされたもので、ソー
ス層直下を効果的に低抵抗化して、大電流領域ま
でラツチアツプ現象を生じないようにした導電変
調型MOSFETを提供することを目的とする。
〔発明の概要〕
本発明は、第１導電型のドレイン層、これに接
する低不純物濃度で第２導電型の第１ベース層、
この第１ベース層表面に選択的に形成された第１
導電型の第２ベース層、この第２ベース層表面に
選択的に拡散形成された第２導電型のソース層、
このソース層と第１ベース層に挟まれた領域の第
２ベース層表面をチヤネル領域としてこの上にゲ
ート絶縁膜を介して形成されたゲート電極とを有
する導電変調型MOSFETにおいて、ソース層の
チヤネル側端部を除く領域に重なるように第２ベ
ース層内にその表面からソース層より深く拡散形
成された第１導電型の高不純物濃度層を有するこ
とを特徴とする。
〔発明の効果〕
本発明によれば、ベース層の横方向抵抗を下げ
るための高不純物濃度層をベース層内部に局限し
て浅く形成するから、この高不純物濃度層の横方
向拡散を小さくすることができ、チヤネル領域近
くまで十分に低抵抗化することができる。また本
発明において、ソース層を3000Å以下、好ましく
は1000〜2500Åと十分に浅くすれば、次のような
効果も得られる。第１に、ソース層が浅いとベー
ス層へのキヤリア注入効率が著るしく低くなり、
サイリスタ動作しにくくなる。第２に、ソース層
を浅くした分だけその下を低抵抗化するための高
不純物濃度層も浅くすることができ、例えばソー
ス層形成後にイオン注入法を用いてその直下にの
み高不純物濃度層を形成することもできる。
ただしラツチアツプ電流を十分増大させる効果
を得るためには高濃度不純物層はベース拡散層の
濃度より充分高くなければならない。ベースとソ
ース接合直下のベースの不純物濃度はFETのし
きい値電圧を１〜3Vにするためにおよそ７×
1016cm-3になつている。充分シート抵抗を下げる
ためにはベース・ソース接合直下で少くともこれ
より１ケタ以上高い７×1017cm-3以上の不純物濃
度が必要である。
例えば７×1016cm-3よりも十分高い１×1019cm-
３の濃度の層（p+層）をソースの下に形成した場
合には、ソース層下の抵抗のうち高濃度p+層の
部分の抵抗は十分低くなるので大部分の抵抗は
p+高濃度層のいれられないチヤンネル近辺のソ
ース層下の抵抗だけとなり、この部分によつて実
現可能な最大のラツチアツプ電流密度が決まる。
この値はおよそ1800A／cm2である。
こうして本発明によれば、1000〔Ａ／cm2〕以上
の電流密度でもラツチアツプ現象を生じない導電
変調型MOSFETを実現することができる。また
本発明によれば、ソース層に重なるよう第２ベー
ス層表面から高不純物濃度層が拡散形成されるた
めに、ソース抵抗が大きくなり、素子チツプ内の
電流バランスがよくなる、高不純物濃度層により
ソース電極の第２ベース層に対するオーミツクコ
ンタクトが良好になる、といつた効果が得られ
る。
〔発明の実施例〕
本発明の一実施例の導電変調型MOSFETを第
３図に示す。これを製造工程に従つて説明する
と、まずドレイン層となるp+型Si基板１１を用意
し、これにエピタキシヤル成長により低不純物濃
度で比抵抗５０〔Ω−cm〕以上の第１ベース層と
してn-型層１２を100〔μm〕程度形成する。次に
このn-型層１２の表面を酸化してゲート酸化膜
１３を形成し、その上に5000〔Å〕のポリSi膜に
よるゲート電極１４を形成する。この後、ゲート
電極１４をマスクとしてボロンを８〔μm〕程度拡
散して第２ベース層としてｐ型ベース層１５を形
成する。次いで、ゲート電極１４による窓より小
さい窓を持つレジストパターンを形成し、これを
マスクとしてドーズ量１×1015cm-2のボロンをイ
オン注入し、これを熱拡散させてp+型層１７を
形成する。引き続きゲート電極１４による窓の中
央部をマスクで覆い、これとゲート電極をマスク
としてドーズ量５×1015cm-2のAsイオン注入を行
い、これを熱拡散させてn+型ソース層１６を形
成する。n+型ソース層１６とn-型層１２に挟ま
れた領域のｐ型ベース層１６の表面がチヤネル領
域２０となる。p+型層１７は、チヤネル領域２
０側端部を除いてn+型ソース層１６に重なり、
n+型ソース層１６より深く形成された状態とな
る。ただしp+型層１７はｐ型ベース層１５の内
部に局限される。この後、CVDにより全面に酸
化膜（図示せず）を形成し、これにコンタクト穴
をあけてＡ膜の蒸着、パターニングによりソー
ス電極１８を形成する。最後に基板１１の裏面に
Ｖ−Ni−Au膜の蒸着によりドレイン電極１９を
形成して完成する。
この実施例によれば、p+型層１７はn+型ソー
ス層１６よりは深いが、ｐ型ベース層１５内に浅
く形成され、その接合の直下の不純物濃度も十分
７×1017cm-3より大きい、例えば５×1018cm-3と
することができる。従つてソース層１６の直下を
チヤネル領域２０の近くまで十分に低抵抗化する
ことができる。この結果、1000〔Ｖ〕以上の高耐
圧を有し、しかもこの場合は1000〔Ａ／cm2〕程度
までサイリスタ動作しない、オン抵抗の十分低い
（例えば１cm2のFETで0.02Ωの）導電変調型
MOSFETが得られる。
本発明は各部の導電型を上記実施例とは逆にし
た場合にも勿論有効である。
さらに、本発明はn-層１２を基板とするウエ
ハにp+層１１を拡散によつて形成した基板を用
いて形成した導電変調型FETにも有効である。
【図面の簡単な説明】
第１図および第２図は従来の導電変調型
MOSFETを示す図、第３図は本発明の一実施例
の導電変調型MOSFETを示す図である。 １１……p+型Si基板、１２……n-型層、１３
……ゲート酸化膜、１４……ゲート電極、１５…
…ｐ型ベース層、１６……n+型ソース層、１７
……p+型層、１８……ソース電極、１９……ド
レイン電極、２０……チヤネル領域。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電型のドレイン層と、 このドレイン層に接する低不純物濃度で第２導
    電型の第１ベース層と、 この第１ベース層の表面に選択的に形成された
    第２導電型の第２ベース層と、 この第２ベース層の表面に選択的に拡散形成さ
    れた第１導電型のソース層と、 このソース層と前記第１ベース層に挟まれた領
    域の第２ベース層表面をチヤネル領域としてこの
    上にゲート絶縁膜を介して形成されたゲート電極
    と、 前記ソース層のチヤネル側端部を除く領域に重
    なるように前記第２ベース層内にその表面から前
    記ソース層より深く拡散形成された第１導電型の
    高不純物濃度層と、 前記ドレイン層にコンタクトするドレイン電極
    と、 前記ソース層と前記第１導電型の高不純物濃度
    層に同時にコンタクトするソース電極と、 を備えたことを特徴とする導電変調型
    MOSFET。
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