JPS63141375A - 絶縁ゲ−ト電界効果トランジスタ - Google Patents
絶縁ゲ−ト電界効果トランジスタInfo
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- JPS63141375A JPS63141375A JP61288386A JP28838686A JPS63141375A JP S63141375 A JPS63141375 A JP S63141375A JP 61288386 A JP61288386 A JP 61288386A JP 28838686 A JP28838686 A JP 28838686A JP S63141375 A JPS63141375 A JP S63141375A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高入力インピーダンス、高速スイッチング特性
を有し、かつ大電力化が可能なパワースイッチング半導
体装置に関する。
を有し、かつ大電力化が可能なパワースイッチング半導
体装置に関する。
はじめにパワースイッチング半導体装置として従来知ら
れているバイポーラトランジスタ、絶禄ゲート形トラン
ジスタについて、これらの構造を第5図、第6図の素子
断面図で示す。
れているバイポーラトランジスタ、絶禄ゲート形トラン
ジスタについて、これらの構造を第5図、第6図の素子
断面図で示す。
第5図のバイポーラ形トランジスタにおいて1はベース
電極、2はベース領域(P)、 3はエミッタ電極、
4はエミッタ領域(N)、 5はコレクタ領域(N−
) 、 6はコレクタ領域5より高不純物濃度のコ
レクタ領域(N”) 、 7はコレクタ電極を表し
ている。このバイポーラ形トランジスタはエミッタ領域
4からの少数キアリア注入をベース電流により励起し、
大半の少数キャリアをベース領域2を通過してコレクタ
に集めるという電流制御方式のため、入力インピーダン
スが低く、高速スイッチング動作が困難であり、二次降
伏現象により動作領域にも制限がある。
電極、2はベース領域(P)、 3はエミッタ電極、
4はエミッタ領域(N)、 5はコレクタ領域(N−
) 、 6はコレクタ領域5より高不純物濃度のコ
レクタ領域(N”) 、 7はコレクタ電極を表し
ている。このバイポーラ形トランジスタはエミッタ領域
4からの少数キアリア注入をベース電流により励起し、
大半の少数キャリアをベース領域2を通過してコレクタ
に集めるという電流制御方式のため、入力インピーダン
スが低く、高速スイッチング動作が困難であり、二次降
伏現象により動作領域にも制限がある。
第6図の絶縁ゲート形トランジスタは8はゲート電極、
9はゲート酸化膜、10はソース電極、11はソース領
域(N”) 、 12はチャンネル領域(P)。
9はゲート酸化膜、10はソース電極、11はソース領
域(N”) 、 12はチャンネル領域(P)。
13は低不純物濃度のドレイン領域(N−) 、 1
4は高不純物濃度のドレイン領域(N”) 、 15は
ドレイン電極を表している。この絶縁ゲート形トランジ
スタは電圧駆動形スイッチング素子であって、高入力イ
ンピーダンス、高速スイッチング特性を有するパワース
イッチング素子として有望なものである。ところが、絶
縁ゲートトランジスタはチャンネル誘起により、ソース
・ドレイン間を多数キャリアが流れるユニポーラ形のた
め低抵抗化し難く大電力用としては適さない。
4は高不純物濃度のドレイン領域(N”) 、 15は
ドレイン電極を表している。この絶縁ゲート形トランジ
スタは電圧駆動形スイッチング素子であって、高入力イ
ンピーダンス、高速スイッチング特性を有するパワース
イッチング素子として有望なものである。ところが、絶
縁ゲートトランジスタはチャンネル誘起により、ソース
・ドレイン間を多数キャリアが流れるユニポーラ形のた
め低抵抗化し難く大電力用としては適さない。
第7図は以上の素子を改良した伝導度変調形の絶縁ゲー
ト形トランジスタの構造を示したものであり、第6図と
共通部分を同一符号で表しである。
ト形トランジスタの構造を示したものであり、第6図と
共通部分を同一符号で表しである。
第7図が宋6図と異なる所はドレイン領域からの少数キ
ャリアの注入が起こるように第7図では第6図のドレイ
ン領域14とは逆導電形のドレイン領域16(P”)
を設けたことにあり、従来の絶縁ゲート形トランジスタ
動作に加えて、ドレイン領域13(N−〉に伝導度変調
を起こさせ、電流密度を大きくし、低抵抗化、大電力化
を可能にしたものである。この素子はN−P−N−P構
造をもつためサイリスク動作を起こしやすく、ラフチア
ツブ現象の発生を抑制する必要性からその改良形も開発
されている。
ャリアの注入が起こるように第7図では第6図のドレイ
ン領域14とは逆導電形のドレイン領域16(P”)
を設けたことにあり、従来の絶縁ゲート形トランジスタ
動作に加えて、ドレイン領域13(N−〉に伝導度変調
を起こさせ、電流密度を大きくし、低抵抗化、大電力化
を可能にしたものである。この素子はN−P−N−P構
造をもつためサイリスク動作を起こしやすく、ラフチア
ツブ現象の発生を抑制する必要性からその改良形も開発
されている。
第8図は第7図の構造の改良形であり、第7図と共通部
分を同一符号で表しであるが、その改良点は、チャンネ
ル領域12の下部にチャンネル領域12と同じ導電形の
低抵抗層17(P”)を設けることにより、チャンネル
近傍を通りソース領域11(N’)べ至る少数キャリア
の注入をできるだけ緩和し、ソース・ドレイン間のホー
ル電流による電圧降下を低減してラッチアップの発生を
防止しようとしたことにある。
分を同一符号で表しであるが、その改良点は、チャンネ
ル領域12の下部にチャンネル領域12と同じ導電形の
低抵抗層17(P”)を設けることにより、チャンネル
近傍を通りソース領域11(N’)べ至る少数キャリア
の注入をできるだけ緩和し、ソース・ドレイン間のホー
ル電流による電圧降下を低減してラッチアップの発生を
防止しようとしたことにある。
なお以上Nチャンネル素子の場合を説明してきたが、P
チャンネル素子ではN形とP形をすべ゛て反転したもの
となる。
チャンネル素子ではN形とP形をすべ゛て反転したもの
となる。
しかしながら、第6図ないし第8図に示したいずれの改
良形素子にふいても現状では十分に改良された構造とは
言い難い。その最大の原因は例えば第8図においてチャ
ンネル領域12の下部もしくは内部に低抵抗層17を設
けるとき、この構造ではチャンネル部をつぶすことな(
チャンネル領域12のうち、ソース領域11からドレイ
ン領域13に至る多数キャリアの電流経路部以外を低抵
抗層17で完全に取り囲むことは素子の製造工程上困難
であることおよびチャンネル部に影響を及ぼすことなく
低抵抗層17を限りなく低抵抗化しようとするのが不可
能なことから、ソース・ドレイン間の少数キャリア電流
による電圧降下を低減することに限界があることである
。
良形素子にふいても現状では十分に改良された構造とは
言い難い。その最大の原因は例えば第8図においてチャ
ンネル領域12の下部もしくは内部に低抵抗層17を設
けるとき、この構造ではチャンネル部をつぶすことな(
チャンネル領域12のうち、ソース領域11からドレイ
ン領域13に至る多数キャリアの電流経路部以外を低抵
抗層17で完全に取り囲むことは素子の製造工程上困難
であることおよびチャンネル部に影響を及ぼすことなく
低抵抗層17を限りなく低抵抗化しようとするのが不可
能なことから、ソース・ドレイン間の少数キャリア電流
による電圧降下を低減することに限界があることである
。
さらに第6図ないし第8図に示したいずれの構造におい
てもチャンネル長を制御するために、チャンネル領域1
2とソース領域11の形成がゲート電極8を拡散マスク
とした二重拡散で行われ、これら各領域を形成するのに
使用される不純物材料および拡散条件が制限されるので
、チャンネル長の制御が困難であるという問題もある。
てもチャンネル長を制御するために、チャンネル領域1
2とソース領域11の形成がゲート電極8を拡散マスク
とした二重拡散で行われ、これら各領域を形成するのに
使用される不純物材料および拡散条件が制限されるので
、チャンネル長の制御が困難であるという問題もある。
本発明の目的は商人力インピーダンス、高速スイッチン
グ特性を有する絶縁ゲート形トランジスタの特徴を最大
限に利用するとともに、その欠点である低電流密度に対
して伝導度変調を生ずるような構造をもち、しかも伝導
度変調形の絶縁ゲート形トランジスタに備わるサイリス
ク動作、ラッチアップの発生を防止し、製造工程上の不
都合を伴うことなく、商人力インピーダンス、大電力化
を満足するような新規な絶縁ゲート電界効果トランジス
タを提供することにある。
グ特性を有する絶縁ゲート形トランジスタの特徴を最大
限に利用するとともに、その欠点である低電流密度に対
して伝導度変調を生ずるような構造をもち、しかも伝導
度変調形の絶縁ゲート形トランジスタに備わるサイリス
ク動作、ラッチアップの発生を防止し、製造工程上の不
都合を伴うことなく、商人力インピーダンス、大電力化
を満足するような新規な絶縁ゲート電界効果トランジス
タを提供することにある。
上記問題を解決するため本発明の絶縁ゲート電界効果ト
ランジスタは第1図の通り構成したものである。すなわ
ち第1図において、本発明は一導電形を有する半導体ド
レイン領域18.このドレイン領域18とは逆導電形の
伝導度変調領域20.ドレイン領域18と同じ導電形を
有するチャンネル領域21、伝導度変調領域20と同じ
導電形を有するソース領域30がこの順に堆積され、チ
ャンネル領域21の中でチャンネル層以外の部分がチャ
ンネル領域21と同じ導電形を有する低抵抗層23とソ
ース領域30とからなり、少なくともチャンネル領域2
1の側面を全面にわたって覆いソース領域30と伝導度
変調領域20の側面上まで延びるゲート絶縁膜25.こ
のゲート絶縁膜25上に設けられたゲート電極26を具
備した構造としたものである。
ランジスタは第1図の通り構成したものである。すなわ
ち第1図において、本発明は一導電形を有する半導体ド
レイン領域18.このドレイン領域18とは逆導電形の
伝導度変調領域20.ドレイン領域18と同じ導電形を
有するチャンネル領域21、伝導度変調領域20と同じ
導電形を有するソース領域30がこの順に堆積され、チ
ャンネル領域21の中でチャンネル層以外の部分がチャ
ンネル領域21と同じ導電形を有する低抵抗層23とソ
ース領域30とからなり、少なくともチャンネル領域2
1の側面を全面にわたって覆いソース領域30と伝導度
変調領域20の側面上まで延びるゲート絶縁膜25.こ
のゲート絶縁膜25上に設けられたゲート電極26を具
備した構造としたものである。
以上の素子構成において、オン状態ではゲート電極26
にしきい値以上の電圧を印加することにより、ゲート絶
縁膜25と半導体チャンネル形成領域21との界面にチ
ャンネルが形成され、ソース領域30からの多数キャリ
アの注入と半導体ドレイン領域18からの少数キャリア
の注入が伝導度変調領域20に同時に起こり、伝導度変
調領域20を流れる電流密度を高める作用をもたらし、
さらにチャンネル層以外のチャンネル部分21の全部に
わたって低抵抗層23を設けることにより、ドレイン領
域18から注入された少数キャリア電流による電圧降下
を低減し、サイリスク構造を有しているにも拘らず、一
方のトランジスタ動作を事実上防止することができ、ラ
ッチアップが起こりにくい構造としであるために、本ト
ランジスタは高入力インピーダンス、高速スイッチング
特性をもち、大電力化を可能にするものである。
にしきい値以上の電圧を印加することにより、ゲート絶
縁膜25と半導体チャンネル形成領域21との界面にチ
ャンネルが形成され、ソース領域30からの多数キャリ
アの注入と半導体ドレイン領域18からの少数キャリア
の注入が伝導度変調領域20に同時に起こり、伝導度変
調領域20を流れる電流密度を高める作用をもたらし、
さらにチャンネル層以外のチャンネル部分21の全部に
わたって低抵抗層23を設けることにより、ドレイン領
域18から注入された少数キャリア電流による電圧降下
を低減し、サイリスク構造を有しているにも拘らず、一
方のトランジスタ動作を事実上防止することができ、ラ
ッチアップが起こりにくい構造としであるために、本ト
ランジスタは高入力インピーダンス、高速スイッチング
特性をもち、大電力化を可能にするものである。
本発明は第1図の構成と上記の作用をもつものであり、
以下のごとく製造される。第2図、第3図、第4図は本
発明の素子の主要な工程順を示したものである。
以下のごとく製造される。第2図、第3図、第4図は本
発明の素子の主要な工程順を示したものである。
まずP+基板18の上に順次N+層19.N一層20゜
2層21をエピタキシアル成長させたシリコンウェハの
2層21の表面を酸化し、所望の部分以外の酸化膜を除
去して拡散マスクとする酸化膜22を形成する(第2図
A)。この拡散マスク22を用い、2層21を貫通しN
一層20まで到達するP”拡散層23を形成する(第2
図B)。このP゛拡散層23を覆うように酸化膜または
レジスト24を形成する(第2図C)。酸化膜またはレ
ジスト24をマスクとして2層21の一部を残して貫通
し、N一層20の途中まで達するように選択的にエツチ
ング除去する(第2図D)。表面にゲート酸化膜25.
ポリシリコン膜26を順次形成し、 ソースおよびP+
ベース層23とのコンタクト形成部以外をレジスト27
で覆う(第3図E)。このレジスト27をマスクとして
ソースおよびP°ベース層23とのコンタクト形成部2
8を露出させる(第3図F)。露出したP゛ベース層2
3上のN+ソース形成領域以外をレジスト29でマスク
する(第3図G)。このレジスト29をマスクとしてイ
オン注入してN゛ソース領域30を形成した後、レジス
)27.29を除去する(第4図H)。表面保護膜とし
てCVD酸化膜31を形成する(第4図■)。N+ソー
ス領域30およびP+ベース層23とのコンタクトホー
ル32およびゲート電極26とのコンタクトホール33
を形成する(第4図J)。その後、八lを蒸着し、配線
34を形成し、裏面電極35を設けることにより、第1
図に示した構造のものが得られる。
2層21をエピタキシアル成長させたシリコンウェハの
2層21の表面を酸化し、所望の部分以外の酸化膜を除
去して拡散マスクとする酸化膜22を形成する(第2図
A)。この拡散マスク22を用い、2層21を貫通しN
一層20まで到達するP”拡散層23を形成する(第2
図B)。このP゛拡散層23を覆うように酸化膜または
レジスト24を形成する(第2図C)。酸化膜またはレ
ジスト24をマスクとして2層21の一部を残して貫通
し、N一層20の途中まで達するように選択的にエツチ
ング除去する(第2図D)。表面にゲート酸化膜25.
ポリシリコン膜26を順次形成し、 ソースおよびP+
ベース層23とのコンタクト形成部以外をレジスト27
で覆う(第3図E)。このレジスト27をマスクとして
ソースおよびP°ベース層23とのコンタクト形成部2
8を露出させる(第3図F)。露出したP゛ベース層2
3上のN+ソース形成領域以外をレジスト29でマスク
する(第3図G)。このレジスト29をマスクとしてイ
オン注入してN゛ソース領域30を形成した後、レジス
)27.29を除去する(第4図H)。表面保護膜とし
てCVD酸化膜31を形成する(第4図■)。N+ソー
ス領域30およびP+ベース層23とのコンタクトホー
ル32およびゲート電極26とのコンタクトホール33
を形成する(第4図J)。その後、八lを蒸着し、配線
34を形成し、裏面電極35を設けることにより、第1
図に示した構造のものが得られる。
このような構造とすることにより、Pベース層21の大
部分はP゛ベース層23とN゛ソース層30となり、ゲ
ート酸化膜25との界面近傍のみがわずかにPベース層
21として残る。すなわち、MOSゲートに電圧を印加
し、反転層が形成される領域以外の大部分はP+ベース
層23およびN゛ソース層30となっているからN+ソ
ース領域30.Pベース層21゜N−伝導度変調領域2
0で形成されるトランジスタ動作を抑制することができ
、その結果ラッチアップ電流を大きくとれるという利点
がある。
部分はP゛ベース層23とN゛ソース層30となり、ゲ
ート酸化膜25との界面近傍のみがわずかにPベース層
21として残る。すなわち、MOSゲートに電圧を印加
し、反転層が形成される領域以外の大部分はP+ベース
層23およびN゛ソース層30となっているからN+ソ
ース領域30.Pベース層21゜N−伝導度変調領域2
0で形成されるトランジスタ動作を抑制することができ
、その結果ラッチアップ電流を大きくとれるという利点
がある。
伝導度変調型のMOSFETは従来チャンネル形成領域
のチャンネル部分をつぶすことなく、ソース領域からド
レイン領域への多数キャリアの電流経路を低抵抗層で完
全に取り囲み、ソース領域に至る少数キャリアの注入を
緩和し、少数キャリア電流による電圧降下を低減してラ
ッチアップの発生を防止するように構成することが製造
上不可能であっだのに対して、本発明ではチャンネル形
成領域をシリコン基板に対して突出した構造として、そ
の突出部側面にMOSゲートを形成しゲート酸化膜との
界面近傍すなわち反転層が形成される部分以外の大部分
を低抵抗層とソース領域とからなるようにしたために、
ソース領域−チヤンネル形成領域−伝導度変調領域の間
で発生する寄生トランジスタ動作を極力防止し、ラフチ
アツブ電流を大きくすることができ、また素子製造上も
チャンネル形成領域の幅をエピタキシアル層の厚さで決
定できるから、チャンネル長の設定制御が極めて容易で
あるという利点を有するものである。その結果高入力イ
ンピーダンス、高速スイッチング特性を有し、大電力化
が可能な絶縁ゲート電界効果トランジスタを得ることが
できた。
のチャンネル部分をつぶすことなく、ソース領域からド
レイン領域への多数キャリアの電流経路を低抵抗層で完
全に取り囲み、ソース領域に至る少数キャリアの注入を
緩和し、少数キャリア電流による電圧降下を低減してラ
ッチアップの発生を防止するように構成することが製造
上不可能であっだのに対して、本発明ではチャンネル形
成領域をシリコン基板に対して突出した構造として、そ
の突出部側面にMOSゲートを形成しゲート酸化膜との
界面近傍すなわち反転層が形成される部分以外の大部分
を低抵抗層とソース領域とからなるようにしたために、
ソース領域−チヤンネル形成領域−伝導度変調領域の間
で発生する寄生トランジスタ動作を極力防止し、ラフチ
アツブ電流を大きくすることができ、また素子製造上も
チャンネル形成領域の幅をエピタキシアル層の厚さで決
定できるから、チャンネル長の設定制御が極めて容易で
あるという利点を有するものである。その結果高入力イ
ンピーダンス、高速スイッチング特性を有し、大電力化
が可能な絶縁ゲート電界効果トランジスタを得ることが
できた。
第1図は本発明の絶縁ゲート電界効果トランジスタの構
成断面図、第2図、第3図、第4図はその主な製造工程
図、第5図は従来のバイポーラ型トランジスタの断面図
、第6図は同じく絶縁ゲート形トランジスタの断面図、
57図は同じく伝導度変調形の絶縁ゲートトランジスタ
の断面図、第8図は第7図の改良形の伝導度変調領域縁
ゲートトランジスタの断面図である。 8.26 ゲート電極、9.25 ゲート絶縁膜、11
.30 ソース領域、12.21 チャンネル領域
、13、19.20・伝導度変調領域、14.16.1
8 ドレイン領域、17.23 低抵抗層、31−
CV D R化m、34 A1配線、35 裏面電
極。 12 図 ′l!j5図 第 6 図 第7図 第8図
成断面図、第2図、第3図、第4図はその主な製造工程
図、第5図は従来のバイポーラ型トランジスタの断面図
、第6図は同じく絶縁ゲート形トランジスタの断面図、
57図は同じく伝導度変調形の絶縁ゲートトランジスタ
の断面図、第8図は第7図の改良形の伝導度変調領域縁
ゲートトランジスタの断面図である。 8.26 ゲート電極、9.25 ゲート絶縁膜、11
.30 ソース領域、12.21 チャンネル領域
、13、19.20・伝導度変調領域、14.16.1
8 ドレイン領域、17.23 低抵抗層、31−
CV D R化m、34 A1配線、35 裏面電
極。 12 図 ′l!j5図 第 6 図 第7図 第8図
Claims (1)
- 【特許請求の範囲】 1)伝導度変調形の絶縁ゲート電界効果トランジスタで
あって、一導電形を有するドレイン領域、該ドレイン領
域とは逆導電形の伝導度変調領域、前記ドレイン領域と
同じ導電形を有するチャンネル領域、前記伝導度変調領
域と同じ導電形を有するソース領域がこの順に堆積され
、前記チャンネル領域の中でチャンネル層以外の部分が
前記チャンネル領域と同じ導電形を有する低抵抗層と前
記ソース領域とからなり、少なくとも前記チャンネル領
域の側面を全面にわたって覆い前記ソース領域と前記伝
導度変調領域の側面上まで延びるゲート絶縁膜、該ゲー
ト絶縁膜上に設けられたゲート電極を備えたことを特徴
とする絶縁ゲート電界効果トランジスタ。 2)特許請求の範囲第1項記載の電界効果トランジスタ
において、前記チャンネル領域と前記伝導度変調領域の
一部が前記伝導度変調領域から突出して形成されたこと
を特徴とする絶縁ゲート電界効果トランジスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61288386A JPS63141375A (ja) | 1986-12-03 | 1986-12-03 | 絶縁ゲ−ト電界効果トランジスタ |
US07/127,229 US4851889A (en) | 1986-12-03 | 1987-12-01 | Insulated gate field effect transistor with vertical channel |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61288386A JPS63141375A (ja) | 1986-12-03 | 1986-12-03 | 絶縁ゲ−ト電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
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JPS63141375A true JPS63141375A (ja) | 1988-06-13 |
Family
ID=17729528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61288386A Pending JPS63141375A (ja) | 1986-12-03 | 1986-12-03 | 絶縁ゲ−ト電界効果トランジスタ |
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