JPH0472670A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH0472670A JPH0472670A JP27880690A JP27880690A JPH0472670A JP H0472670 A JPH0472670 A JP H0472670A JP 27880690 A JP27880690 A JP 27880690A JP 27880690 A JP27880690 A JP 27880690A JP H0472670 A JPH0472670 A JP H0472670A
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- 239000012535 impurity Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000000969 carrier Substances 0.000 abstract description 11
- 238000000034 method Methods 0.000 abstract description 2
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ワイドベースバイポーラトランジスタのベー
ス電流をＭＯＳＦＥＴによって供給する絶縁ゲート型バ
イポーラトランジスタに関する。
ス電流をＭＯＳＦＥＴによって供給する絶縁ゲート型バ
イポーラトランジスタに関する。
電力用スイッチング素子としてｎチャネル型絶縁ゲート
型バイポーラトランジスタ（ＩＧＢＴ）が一般に使われ
始めている。これは、ｎチャネル縦型ＭＯ５ＦＥＴのド
レイン電極側に ９４層を付加したものと言うことがで
きる。しかしこの素子はオン電圧は小さくなるが、少数
キャリアである正孔がベース層に多数存在するため、タ
ーンオフ時間が長いという欠点がある。そこで、ドレイ
ン電極側全面にではなく、その−邪にのみｐ“層を形成
するドレインショート構造を用いることで、ターンオフ
時、少数キャリアである正孔をすばやく掃き出させ、タ
ーンオフ時間を短くするものが知られている。すなわち
、第２図に示すようにｎ−基板ｌの表面部に選択的にｐ
゛層２形成し、さらにこのｐ°層２の表面部に選択的に
ｎ゛層３形成する。そして、 ｐ゛層２うちのｎ−層１
とｎ−層３ではさまれた表面領域をチャネル領域として
この上にゲート絶縁膜４を介してゲート端子Ｇに接続さ
れるゲート電極５を形成する。さらに、ｐ゛層２ｎ゛層
３接触し、ソース端子Ｓに接続されるソース電極６を絶
縁膜７を介して形成する。
型バイポーラトランジスタ（ＩＧＢＴ）が一般に使われ
始めている。これは、ｎチャネル縦型ＭＯ５ＦＥＴのド
レイン電極側に ９４層を付加したものと言うことがで
きる。しかしこの素子はオン電圧は小さくなるが、少数
キャリアである正孔がベース層に多数存在するため、タ
ーンオフ時間が長いという欠点がある。そこで、ドレイ
ン電極側全面にではなく、その−邪にのみｐ“層を形成
するドレインショート構造を用いることで、ターンオフ
時、少数キャリアである正孔をすばやく掃き出させ、タ
ーンオフ時間を短くするものが知られている。すなわち
、第２図に示すようにｎ−基板ｌの表面部に選択的にｐ
゛層２形成し、さらにこのｐ°層２の表面部に選択的に
ｎ゛層３形成する。そして、 ｐ゛層２うちのｎ−層１
とｎ−層３ではさまれた表面領域をチャネル領域として
この上にゲート絶縁膜４を介してゲート端子Ｇに接続さ
れるゲート電極５を形成する。さらに、ｐ゛層２ｎ゛層
３接触し、ソース端子Ｓに接続されるソース電極６を絶
縁膜７を介して形成する。
一方、ｎ−基板１の裏面部の一部にｐ゛層８形成し、ｎ
−基板１の裏面およびｐ゛層８表面に接触し、ドレイン
端子りに接続されるドレイン電極９を形成する。
−基板１の裏面およびｐ゛層８表面に接触し、ドレイン
端子りに接続されるドレイン電極９を形成する。
この素子は、ソース電極６を接地し、ゲート電極５とド
レイン電極９に正の電圧を与えると、ｎ−層１． ｐ
＋層２． ｎ＋層３． ゲート電極５およびソース電極
６から構成させるＭＯＳＦＥＴがオンし、前記チャネル
を介してｎ−層１に電子が流れ込む。この電子の注入に
よる電位降下により、ｐ゛層８らｎ−層１に正孔の注入
がおこり、９層１では伝導度変調がおこることでこの領
域の抵抗が低くなる。
レイン電極９に正の電圧を与えると、ｎ−層１． ｐ
＋層２． ｎ＋層３． ゲート電極５およびソース電極
６から構成させるＭＯＳＦＥＴがオンし、前記チャネル
を介してｎ−層１に電子が流れ込む。この電子の注入に
よる電位降下により、ｐ゛層８らｎ−層１に正孔の注入
がおこり、９層１では伝導度変調がおこることでこの領
域の抵抗が低くなる。
口発明が解決しようとする課題〕
上記した従来のドレインショート絶縁ゲート型バイポー
ラトランジスタでは、ターンオンの時に、伝導度変調が
おこる前に一時的に大きな電圧がソース・ドレイン間に
加わることがある。これは、ターンオン時の損失を増大
させることとなり好ましくない。
ラトランジスタでは、ターンオンの時に、伝導度変調が
おこる前に一時的に大きな電圧がソース・ドレイン間に
加わることがある。これは、ターンオン時の損失を増大
させることとなり好ましくない。
本発明の目的は、この問題を解決して、ターンオン時に
ソース・ドレイン間に一時的に大きな電圧が発生せず、
ターンオン損失の少ない絶縁ゲート型バイポーラトラン
ジスタを提供することにある。
ソース・ドレイン間に一時的に大きな電圧が発生せず、
ターンオン損失の少ない絶縁ゲート型バイポーラトラン
ジスタを提供することにある。
上記の目的を達成するために、本発明は、第一導電型の
第一領域と、その第一領域の一面側の表面部に選択的に
形成された第二導電型の第二領域と、その第二導電型の
表面部に選択的に形成された高不純物濃度で第一導電型
の第三領域と、第一領域の他面側の表面部に選択的に形
成された第二導電型の第四領域を有する半導体素体の第
二領域表面部の第一領域と第三領域にはさまれた部分を
チャネル領域として絶縁膜を介してゲート電極が形成さ
れ、第一領域表面および第三領域表面に共通にソース電
極が、第一領域表面および第四領域゛表面に共通にドレ
イン電極がそれぞれ接触する絶縁ゲート型バイポーラト
ランジスタにおいて、第四領域の第一領域ドレイン電極
接触面から遠い部分の深さが近い部分の深さより深くさ
れたものとする。
第一領域と、その第一領域の一面側の表面部に選択的に
形成された第二導電型の第二領域と、その第二導電型の
表面部に選択的に形成された高不純物濃度で第一導電型
の第三領域と、第一領域の他面側の表面部に選択的に形
成された第二導電型の第四領域を有する半導体素体の第
二領域表面部の第一領域と第三領域にはさまれた部分を
チャネル領域として絶縁膜を介してゲート電極が形成さ
れ、第一領域表面および第三領域表面に共通にソース電
極が、第一領域表面および第四領域゛表面に共通にドレ
イン電極がそれぞれ接触する絶縁ゲート型バイポーラト
ランジスタにおいて、第四領域の第一領域ドレイン電極
接触面から遠い部分の深さが近い部分の深さより深くさ
れたものとする。
ターンオン状態において、チャネルから供給されたキャ
リアは、第−領域中を、第二導電型の第四領域と第一導
電型の第一領域との間の接合に沿って流れることにより
電位降下が生じ、第四領域から第一領域へ少数キャリア
の注入が生じる。本発明により第、凹領域について第一
領域のドレイン電極接触面より遠い側の領域が深くなっ
ていることによって、従来のドレインショート絶縁ゲー
ト型バイポーラトランジスタに比べ、チャネルから供給
されたキャリアが接合に沿って流れる距へが長くなるた
め電位降下が大きくなり、少数キャリアの注入がいち早
く生じる。その結果、第一領域が伝導度変調を受けやす
くなり、ソース・ドレイン間に一時的に大きな電圧が加
わることなく、ターンオン時の損失が低減できる。
リアは、第−領域中を、第二導電型の第四領域と第一導
電型の第一領域との間の接合に沿って流れることにより
電位降下が生じ、第四領域から第一領域へ少数キャリア
の注入が生じる。本発明により第、凹領域について第一
領域のドレイン電極接触面より遠い側の領域が深くなっ
ていることによって、従来のドレインショート絶縁ゲー
ト型バイポーラトランジスタに比べ、チャネルから供給
されたキャリアが接合に沿って流れる距へが長くなるた
め電位降下が大きくなり、少数キャリアの注入がいち早
く生じる。その結果、第一領域が伝導度変調を受けやす
くなり、ソース・ドレイン間に一時的に大きな電圧が加
わることなく、ターンオン時の損失が低減できる。
以下、第１図を引用して本発明の一実施例について説明
する。第１図に示したドレインンヨート絶縁ゲート型バ
イポーラトランジスタを第２図のものと比較すると、ド
レイン電極９に接触するｐ°層８の一部により深いｐ゛
層８１が形成されている点が異なっている。このような
素子は、次の方法で製造される。
する。第１図に示したドレインンヨート絶縁ゲート型バ
イポーラトランジスタを第２図のものと比較すると、ド
レイン電極９に接触するｐ°層８の一部により深いｐ゛
層８１が形成されている点が異なっている。このような
素子は、次の方法で製造される。
まず、 ｎ−基板１にゲート酸化膜４を形成したのち、
ゲート電極５を形成し、同一マスクを用いて ｐ゛層２
形成するためのイオン注入を行う。
ゲート電極５を形成し、同一マスクを用いて ｐ゛層２
形成するためのイオン注入を行う。
そして、逆の側からｐ′＋層８および８１を形成するた
めのイオン注入を行う。ｐ゛層８ｐ゛層８１およびｐ゛
層２同時に熱拡散した後、ゲート電極５をマスクとして
ｎ゛層３イオン注入法と熱拡散法により形成する。つ
づいてＰＳＧからなる絶縁膜７を形成し、その後、絶縁
膜７の表面を覆い、絶縁膜７の開口部てｐ゛層２よびｎ
″Ｎ３に接触するソース電極６を形成する。最後に、反
対側の面にドレイン電極９を形成し、この素子は完成す
る。なお、図示しないがｎ−基板１の下面には、ドレイ
ン電極との接触をよくするため、イオン注入により極ｔ
で浅いｎ＋層を形成しておく。
めのイオン注入を行う。ｐ゛層８ｐ゛層８１およびｐ゛
層２同時に熱拡散した後、ゲート電極５をマスクとして
ｎ゛層３イオン注入法と熱拡散法により形成する。つ
づいてＰＳＧからなる絶縁膜７を形成し、その後、絶縁
膜７の表面を覆い、絶縁膜７の開口部てｐ゛層２よびｎ
″Ｎ３に接触するソース電極６を形成する。最後に、反
対側の面にドレイン電極９を形成し、この素子は完成す
る。なお、図示しないがｎ−基板１の下面には、ドレイ
ン電極との接触をよくするため、イオン注入により極ｔ
で浅いｎ＋層を形成しておく。
第３図は、上記実施例により製造されたドレインショー
ト絶縁ゲート型バイポーラトランジスタおよび従来のド
レインンヨート絶縁ゲート型バイポーラトランジスタの
電圧（ドレイン・ソース間電圧）−電流（ドレイン電流
）特性をそれぞれ（ａ）および（ｂ）に示す図である。
ト絶縁ゲート型バイポーラトランジスタおよび従来のド
レインンヨート絶縁ゲート型バイポーラトランジスタの
電圧（ドレイン・ソース間電圧）−電流（ドレイン電流
）特性をそれぞれ（ａ）および（ｂ）に示す図である。
ここで測定に用いられた素子は、 ｐ゛層８１の有無の
みが異なっているだけで、その他の素子構造、不純物濃
度はすべて同じにしである。例えば、上記実施例により
製造されたドレインンヨート絶縁ゲート型バイポーラト
ランジスタは、ｎ−基板１は比抵抗＋００Ω・ｃｍ、厚
さ３００μｍ、 ｐ”層２はｘ、−５μｍ０表面不純
物濃度１．ＯＸｌ０１７／ｃｄ、 ｐ°層８はｘ、−２
μｍ１表面不純物濃度１． ＯＸ １０” ／ ｃｔｌ
、そしてｐ゛層８１はＸｊ＝６μｍ１表面不純物濃度６
． ＯｘｌＱ” ／ ｃｉである。
みが異なっているだけで、その他の素子構造、不純物濃
度はすべて同じにしである。例えば、上記実施例により
製造されたドレインンヨート絶縁ゲート型バイポーラト
ランジスタは、ｎ−基板１は比抵抗＋００Ω・ｃｍ、厚
さ３００μｍ、 ｐ”層２はｘ、−５μｍ０表面不純
物濃度１．ＯＸｌ０１７／ｃｄ、 ｐ°層８はｘ、−２
μｍ１表面不純物濃度１． ＯＸ １０” ／ ｃｔｌ
、そしてｐ゛層８１はＸｊ＝６μｍ１表面不純物濃度６
． ＯｘｌＱ” ／ ｃｉである。
第３図（ａ）から明らかなように、本発明に基づいて製
造された素子はソース・ドレイン間に一時的に大きな電
圧を生じることなくな紗らかに電流が上昇してゆく。そ
れにくらべて従来型の素子では、１３図（ｂ）に示すよ
うにソース・ドレイン間に大きな電圧のとびが生じたの
ち、電流が上昇してゆくのがわかる。第４図は、上記２
種類の素子のターンオン時の損失の分布を示した図であ
る。これによると、本発明に基づく素子の損失は１５μ
Ｊで、従来型の素子の約１／３に改善されていることが
わかる。
造された素子はソース・ドレイン間に一時的に大きな電
圧を生じることなくな紗らかに電流が上昇してゆく。そ
れにくらべて従来型の素子では、１３図（ｂ）に示すよ
うにソース・ドレイン間に大きな電圧のとびが生じたの
ち、電流が上昇してゆくのがわかる。第４図は、上記２
種類の素子のターンオン時の損失の分布を示した図であ
る。これによると、本発明に基づく素子の損失は１５μ
Ｊで、従来型の素子の約１／３に改善されていることが
わかる。
なお、以上の説明はｎ型とｐ型を入れ換えても成り立つ
のは明らかである。
のは明らかである。
本発明によれば、表面のＭＯ３構造により高抵抗の第一
導電型の領域に注入されたキャリアが裏面側の深い第二
導電型の領域との間の接合に沿って流れ、次いて浅い第
二導電型の領域との間の接合に沿って流れて、ドレイン
電極に達することにより、流れる距離が長くなって電位
降下が大きくなり、裏面側の第二導電型の領域から第一
導電型の領域への少数キャリアの注入が促進されるた約
、ターンオン時の伝導度変調のおこる時期が早くなり、
電圧の上昇が避けられている。この結果、ターンオン時
の損失の小さいドレインンヨート絶縁ゲート型バイポー
ラトランジスタが得られた。
導電型の領域に注入されたキャリアが裏面側の深い第二
導電型の領域との間の接合に沿って流れ、次いて浅い第
二導電型の領域との間の接合に沿って流れて、ドレイン
電極に達することにより、流れる距離が長くなって電位
降下が大きくなり、裏面側の第二導電型の領域から第一
導電型の領域への少数キャリアの注入が促進されるた約
、ターンオン時の伝導度変調のおこる時期が早くなり、
電圧の上昇が避けられている。この結果、ターンオン時
の損失の小さいドレインンヨート絶縁ゲート型バイポー
ラトランジスタが得られた。
第１図は本発明の一実施例の絶縁ゲート型バイポーラト
ランジスタの断面図、第２図は従来のゲートショート絶
縁ゲート型バイポーラトランジスタの断面図、第３図は
本発明の一実施例および従来型の絶縁ゲート型バイポー
ラトランジスタの電圧・電流特性をそれぞれ（ａ）、ら
）に示す線図、第４図は同じ（画素子のターンオン損失
の分布を示す線図である。 １ｎ−基板、２． ８．８１− ｐ”層、３−ｎ”層、
４ ゲート絶縁膜、５ ゲート電極、６ ソース電極、 ドレイン電極。 第２図 第１図 第３図 第４図
ランジスタの断面図、第２図は従来のゲートショート絶
縁ゲート型バイポーラトランジスタの断面図、第３図は
本発明の一実施例および従来型の絶縁ゲート型バイポー
ラトランジスタの電圧・電流特性をそれぞれ（ａ）、ら
）に示す線図、第４図は同じ（画素子のターンオン損失
の分布を示す線図である。 １ｎ−基板、２． ８．８１− ｐ”層、３−ｎ”層、
４ ゲート絶縁膜、５ ゲート電極、６ ソース電極、 ドレイン電極。 第２図 第１図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １）第一導電型の第一領域と、その第一領域の一面側の
表面部に選択的に形成された第二導電型の第二領域と、
その第二導電型の表面部に選択的に形成された高不純物
濃度で第一導電型の第三領域と、第一領域の他面側の表
面部に選択的に形成された第二導電型の第四領域を有す
る半導体素体の第二領域表面部の第一領域と第三領域に
はさまれた部分をチャネル領域として絶縁膜を介してゲ
ート電極が形成され、第一領域表面および第三領域表面
に共通にソース電極が、第一領域表面および第四領域表
面に共通にドレイン電極がそれぞれ接触するものにおい
て、第一領域ドレイン電極接触面から遠い側の第四領域
の部分の深さが近い側の前記領域の部分の深さより深く
されたことを特徴とする絶縁ゲート型バイポーラトラン
ジスタ。 ２）第一導電型の第一領域と、その第一領域の一面側の
表面部に選択的に形成された第二導電型の第二領域と、
その第二導電型の表面部に選択的に形成された高不純物
濃度で第一導電型の第三領域と、第一領域の他面側の表
面部に選択的に形成された第二導電型の第四領域を有す
る半導体素体の第二領域表面部の第一領域と第三領域に
はさまれた部分をチャネル領域として絶縁膜を介してゲ
ート電極が形成され、第一領域表面および第三領域表面
に共通にソース電極が、第一領域表面および第四領域表
面に共通にドレイン電極がそれぞれ接触するものにおい
て、第一領域のドレインとの接触面に第一導電型の高不
純物濃度の浅い層が形成されると共に、第一領域ドレイ
ン電極接触面から遠い側の第四領域の部分の深さが近い
側の前記領域の部分の深さより深くされたことを特徴と
する絶縁ゲート型バイポーラトランジスタ。 ３）請求項２に記載のトランジスタにおいて、ドレイン
電極に接触する第一導電型の高不純物濃度の層がイオン
注入により形成されていることを特徴とする絶縁ゲート
型バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278806A JP2808882B2 (ja) | 1990-05-07 | 1990-10-17 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-117184 | 1990-05-07 | ||
| JP11718490 | 1990-05-07 | ||
| JP2278806A JP2808882B2 (ja) | 1990-05-07 | 1990-10-17 | 絶縁ゲート型バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0472670A true JPH0472670A (ja) | 1992-03-06 |
| JP2808882B2 JP2808882B2 (ja) | 1998-10-08 |
Family
ID=26455352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2278806A Expired - Lifetime JP2808882B2 (ja) | 1990-05-07 | 1990-10-17 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808882B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6077753A (en) * | 1997-07-04 | 2000-06-20 | Telefonaktiebolaget Lm Ericsson | Method for manufacturing vertical bipolar transistor having a field shield between an interconnecting layer and the field oxide |
| JP2004363477A (ja) * | 2003-06-06 | 2004-12-24 | Sanken Electric Co Ltd | 絶縁ゲート型半導体装置 |
| JP2005123622A (ja) * | 2003-10-14 | 2005-05-12 | Samsung Electronics Co Ltd | 可撓性印刷回路基板及びこれを有する液晶表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120369A (en) * | 1980-12-02 | 1982-07-27 | Gen Electric | Gate enhanced rectifier |
| JPS59132672A (ja) * | 1983-01-19 | 1984-07-30 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
-
1990
- 1990-10-17 JP JP2278806A patent/JP2808882B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120369A (en) * | 1980-12-02 | 1982-07-27 | Gen Electric | Gate enhanced rectifier |
| JPS59132672A (ja) * | 1983-01-19 | 1984-07-30 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6077753A (en) * | 1997-07-04 | 2000-06-20 | Telefonaktiebolaget Lm Ericsson | Method for manufacturing vertical bipolar transistor having a field shield between an interconnecting layer and the field oxide |
| US6239475B1 (en) * | 1997-07-04 | 2001-05-29 | Telefonaktiebolaget Lm Ericsson (Publ) | Vertical bipolar transistor having a field shield between the metallic interconnecting layer and the insulation oxide |
| JP2004363477A (ja) * | 2003-06-06 | 2004-12-24 | Sanken Electric Co Ltd | 絶縁ゲート型半導体装置 |
| JP2005123622A (ja) * | 2003-10-14 | 2005-05-12 | Samsung Electronics Co Ltd | 可撓性印刷回路基板及びこれを有する液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2808882B2 (ja) | 1998-10-08 |
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