JP3120440B2 - 半導体双方向スイッチ - Google Patents
半導体双方向スイッチInfo
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- JP3120440B2 JP3120440B2 JP02199191A JP19919190A JP3120440B2 JP 3120440 B2 JP3120440 B2 JP 3120440B2 JP 02199191 A JP02199191 A JP 02199191A JP 19919190 A JP19919190 A JP 19919190A JP 3120440 B2 JP3120440 B2 JP 3120440B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 この発明は、半導体双方向スイッチに関し、特に半導
体双方向スイッチにおけるラッチアップ耐圧向上や寄生
MOS抑制などの技術に関する。
体双方向スイッチにおけるラッチアップ耐圧向上や寄生
MOS抑制などの技術に関する。
〔従来技術〕 従来の半導体双方向スイッチとしては、例えば米国特
許第4,558,243号に記載されているものがある。
許第4,558,243号に記載されているものがある。
第６図は上記の半導体双方向スイッチの断面図であ
る。第６図の装置は、Ｐ形基板224の上にｎ形ドリフト
領域222を成長させ、この中にｎ形ドリフト領域222を共
有し、かつ同一のデバイス構造を持つ２つのDMOSトラン
ジスタT1とT2を形成し、それらをドレイン・トウ・ドレ
インで直列接続したものである。なお、ｎ形ドリフト領
域222はT1とT2の共通ドレインとして機能していること
になる。
る。第６図の装置は、Ｐ形基板224の上にｎ形ドリフト
領域222を成長させ、この中にｎ形ドリフト領域222を共
有し、かつ同一のデバイス構造を持つ２つのDMOSトラン
ジスタT1とT2を形成し、それらをドレイン・トウ・ドレ
インで直列接続したものである。なお、ｎ形ドリフト領
域222はT1とT2の共通ドレインとして機能していること
になる。
上記の装置においては、２つのゲートG1、G2に、各ソ
ース248,250に対して正の電圧VGを印加すると、T1、T2
のチャネル214、216が形成され、２つのソース248と250
間は導通状態（オン）となる。一方、２つのゲートG1、
G2に0Vか負電圧を印加すれば、チャネル214、216がカッ
トされ、２つのソース248と250間は非導通状態（オフ）
となる。
ース248,250に対して正の電圧VGを印加すると、T1、T2
のチャネル214、216が形成され、２つのソース248と250
間は導通状態（オン）となる。一方、２つのゲートG1、
G2に0Vか負電圧を印加すれば、チャネル214、216がカッ
トされ、２つのソース248と250間は非導通状態（オフ）
となる。
上記の構成では、２つのDMOSトランジスタT1、T2のソ
ース248と250間には、２つのPN接合218と220とが互いに
逆向きに入っており、それによって逆阻止特性を持つこ
とから交流のスイッチング用途に使用することが出来る
ものである。
ース248と250間には、２つのPN接合218と220とが互いに
逆向きに入っており、それによって逆阻止特性を持つこ
とから交流のスイッチング用途に使用することが出来る
ものである。
しかし、上記第６図の構成では、オフ時に寄生MOSに
よるリーク電流が多いという問題があり、それを改良し
た装置として米国特許第4,571,606号が提案されてい
る。
よるリーク電流が多いという問題があり、それを改良し
た装置として米国特許第4,571,606号が提案されてい
る。
第７図は上記の改良された装置の断面図である。
前記第６図の装置においては、２つのチャネル領域20
6と208とにおいて、ｎ形ドリフト領域204を基体とした
寄生ＰチャネルMOSFETが出来やすく、これがオフ時のリ
ークの原因となっていた。そこで第７図に示す装置のよ
うに、２つのトランジスタT1、T2の間に表面から深い絶
縁物110を埋め込むことにより、寄生MOSをカットするこ
とが出来る。
6と208とにおいて、ｎ形ドリフト領域204を基体とした
寄生ＰチャネルMOSFETが出来やすく、これがオフ時のリ
ークの原因となっていた。そこで第７図に示す装置のよ
うに、２つのトランジスタT1、T2の間に表面から深い絶
縁物110を埋め込むことにより、寄生MOSをカットするこ
とが出来る。
また、上記の絶縁物110の埋め込みは、さらにデバイ
スの耐圧向上とスイッチング過渡時の少数キャリヤ注入
に対しても効果を発揮している。すなわち、第７図にお
いて、T2のソース146に正電位、T1のソース144に負電位
が印加されている場合で考えると、ソース146と144間の
電位差はほとんどT1のチャネル領域122とn-ドリフト領
域104の間のPN接合にかかり、空乏層がn-ドリフト領域1
04側へせり出すが、埋込絶縁層110で遮蔽されてT1のチ
ャネル領域124へは届きにくくなる。そのため、パンチ
スルー耐圧が向上することになる。
スの耐圧向上とスイッチング過渡時の少数キャリヤ注入
に対しても効果を発揮している。すなわち、第７図にお
いて、T2のソース146に正電位、T1のソース144に負電位
が印加されている場合で考えると、ソース146と144間の
電位差はほとんどT1のチャネル領域122とn-ドリフト領
域104の間のPN接合にかかり、空乏層がn-ドリフト領域1
04側へせり出すが、埋込絶縁層110で遮蔽されてT1のチ
ャネル領域124へは届きにくくなる。そのため、パンチ
スルー耐圧が向上することになる。
また、このデバイスがオンからオフへ移るためには、
２つのゲートG1、G2にそれぞれ閾値電圧以上の電圧VGを
印加してやればよい。しかし、タイミング上の問題や外
部からのノイズ等によってゲートG1の方が早く立ち上が
ったときには、チャネル140の導通によってT2のチャネ
ル領域124からn-ドリフト領域104へ少数キャリヤである
ホール（正孔）が注入される。絶縁物110がないと、上
記のホールT1のチャネル領域122へ拡散して流れ込み、
ラッチアップを引き起こす危険があるが、第７図の構造
では深い絶縁物110の存在によってホールのチャネル領
域122への拡散がかなり妨げられるので、ラッチアップ
耐量が改善される、という利点もある。
２つのゲートG1、G2にそれぞれ閾値電圧以上の電圧VGを
印加してやればよい。しかし、タイミング上の問題や外
部からのノイズ等によってゲートG1の方が早く立ち上が
ったときには、チャネル140の導通によってT2のチャネ
ル領域124からn-ドリフト領域104へ少数キャリヤである
ホール（正孔）が注入される。絶縁物110がないと、上
記のホールT1のチャネル領域122へ拡散して流れ込み、
ラッチアップを引き起こす危険があるが、第７図の構造
では深い絶縁物110の存在によってホールのチャネル領
域122への拡散がかなり妨げられるので、ラッチアップ
耐量が改善される、という利点もある。
ところで、第６図および第７図に示した半導体双方向
スイッチは、原理的に２つのMOSFETを直列接続している
ため、サイリスタのようにPN接合のフォワードドロップ
がない点は優れているものの通常のMOSFETなどと比べて
単位面積当たりのオン抵抗が高くなるという欠点があ
る。特に、第７図の構成では、前述のような優れた効果
がある反面、オン抵抗を悪化させるという欠点を含んで
いる。すなわち、第７図の構造においては、両方のチャ
ネル140、142が導通しているときは絶縁物110の下のn-
ドリフト領域104は通路が狭くなっているため、抵抗増
加の原因になってしまう。
スイッチは、原理的に２つのMOSFETを直列接続している
ため、サイリスタのようにPN接合のフォワードドロップ
がない点は優れているものの通常のMOSFETなどと比べて
単位面積当たりのオン抵抗が高くなるという欠点があ
る。特に、第７図の構成では、前述のような優れた効果
がある反面、オン抵抗を悪化させるという欠点を含んで
いる。すなわち、第７図の構造においては、両方のチャ
ネル140、142が導通しているときは絶縁物110の下のn-
ドリフト領域104は通路が狭くなっているため、抵抗増
加の原因になってしまう。
また、前述のラッチアップ抑制に対しても次にのごと
き問題がある。すなわち、Ｐ形基板108をフローティン
グで使う場合を考えると、Ｐ形基板108にホールが流れ
込むことによってここの電位上昇をきたし、Ｐ形基板10
8がn-ドリフト領域104より高電位となってＰ形基板108
からn-ドリフト領域104へ再度ホール注入が起こってし
まう。そのため、最終的にはチャネル領域122へホール
が流れ込み、124−104−108−104−140−126（pnpnpn）
の６層サイリスタとしてラッチアップを引き起こしてし
まうという欠点があった。
き問題がある。すなわち、Ｐ形基板108をフローティン
グで使う場合を考えると、Ｐ形基板108にホールが流れ
込むことによってここの電位上昇をきたし、Ｐ形基板10
8がn-ドリフト領域104より高電位となってＰ形基板108
からn-ドリフト領域104へ再度ホール注入が起こってし
まう。そのため、最終的にはチャネル領域122へホール
が流れ込み、124−104−108−104−140−126（pnpnpn）
の６層サイリスタとしてラッチアップを引き起こしてし
まうという欠点があった。
特に、この種のデバイスのオン抵抗を下げるためにセ
ル密度を上げる、すなわちT1、T2を微細化すると共にお
互いの距離ｄを近づけていった場合には、上記の点が極
めて大きな障害になっていた。
ル密度を上げる、すなわちT1、T2を微細化すると共にお
互いの距離ｄを近づけていった場合には、上記の点が極
めて大きな障害になっていた。
上記のように、従来技術においては、オフ時の寄生
MOSによるリーク電流の増大、オン抵抗の増大、ラ
ッチアップ耐圧の低下、等の問題があった。
MOSによるリーク電流の増大、オン抵抗の増大、ラ
ッチアップ耐圧の低下、等の問題があった。
本発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、半導体双方向スイッチにおい
て寄生MOSのカット、少数キャリヤの再結合促進、
電導パスの確保、を実現することの出来る構造を提供
することを目的とするものである。
めになされたものであり、半導体双方向スイッチにおい
て寄生MOSのカット、少数キャリヤの再結合促進、
電導パスの確保、を実現することの出来る構造を提供
することを目的とするものである。
上記の目的を達成するため、本発明においては、特許
請求の範囲に記載するように構成している。
請求の範囲に記載するように構成している。
すなわち、本発明においては、ドリフト領域の下方
に、ドレイン領域と同一導電形でドレイン領域よりも不
純物濃度の高い高濃度領域を配設し、さらに半導体双方
向スイッチを構成する２つのトランジスタの間を第１導
電形の導電性のチャネルカット領域で仕切るように構成
したものである。
に、ドレイン領域と同一導電形でドレイン領域よりも不
純物濃度の高い高濃度領域を配設し、さらに半導体双方
向スイッチを構成する２つのトランジスタの間を第１導
電形の導電性のチャネルカット領域で仕切るように構成
したものである。
〔作用〕 半導体双方向スイッチを構成する２つのトランジスタ
が導通状態になった場合には、上記の高濃度領域と導電
性チャネルカット領域とが共に電導路となるので、従来
に比べて大幅にオン抵抗を下げることが出来る。また、
従来問題となっていた少数キャリヤ注入時のラッチアッ
プは、上記の高濃度領域および導電性チャネルカット領
域の中で少数キャリヤ再結合が起こるので完全に防止さ
れる。従って微細化によってセル密度を向上させること
が出来るので、さらにオン抵抗を下げることが可能にな
る。
が導通状態になった場合には、上記の高濃度領域と導電
性チャネルカット領域とが共に電導路となるので、従来
に比べて大幅にオン抵抗を下げることが出来る。また、
従来問題となっていた少数キャリヤ注入時のラッチアッ
プは、上記の高濃度領域および導電性チャネルカット領
域の中で少数キャリヤ再結合が起こるので完全に防止さ
れる。従って微細化によってセル密度を向上させること
が出来るので、さらにオン抵抗を下げることが可能にな
る。
第１図は、本発明の一実施例の断面図である。
第１図において、１は高不純物濃度のN+ドリフト領
域、２はＮドリフト領域、３はＰ形のチャネル領域、４
はN+ソース領域である。また、チャネル表面にはゲート
酸化膜５を介してゲート配線６が設けられている。ま
た、８は本発明の要点であるところの導電性チャネルカ
ット領域であり、図の上方から見れば各々のトランジス
タの周囲を取り囲んでいる。具体的には非単結晶体であ
るポリSi（金属でも可）、またはアモルファスSiを用い
て構成する。導電形はＮドリフト領域２と同じＮ形であ
る。
域、２はＮドリフト領域、３はＰ形のチャネル領域、４
はN+ソース領域である。また、チャネル表面にはゲート
酸化膜５を介してゲート配線６が設けられている。ま
た、８は本発明の要点であるところの導電性チャネルカ
ット領域であり、図の上方から見れば各々のトランジス
タの周囲を取り囲んでいる。具体的には非単結晶体であ
るポリSi（金属でも可）、またはアモルファスSiを用い
て構成する。導電形はＮドリフト領域２と同じＮ形であ
る。
上記のような非単結晶体は、構造的に多量の深い準位
（トラップ）を作るので、少数キャリヤは導電性チャネ
ルカット領域８の中で再結合して消滅すると共に、濃く
不純物ドープしておけば反転層も形成されにくくなる。
一方、電子に対してはＮドリフト領域２と同一導電形で
あることから自由に往来できる。したがって、前記〜
の目的を達成することが出来る。
（トラップ）を作るので、少数キャリヤは導電性チャネ
ルカット領域８の中で再結合して消滅すると共に、濃く
不純物ドープしておけば反転層も形成されにくくなる。
一方、電子に対してはＮドリフト領域２と同一導電形で
あることから自由に往来できる。したがって、前記〜
の目的を達成することが出来る。
なお、他の方法としては、例えば電子線を使って選択
的に欠陥を導入しても良い。
的に欠陥を導入しても良い。
またＮドリフト領域２の厚みが比較的薄くて良い場合
（例えば数10Vクラスの交流用途の場合は、数μｍあれ
ば必要の耐圧が得られる）には、直接高濃度のＮ形不純
物のドーピングでも代用することが出来る。このような
高濃度のＮ形不純物は寄生Ｐチャネルの発生を抑えると
ともに、少数キャリヤの再結合を促進してラッチアップ
を防止する。またデバイスのオン抵抗を下げることも出
来る。また、Ｎドリフト領域２の厚さが薄ければ拡散深
さを浅くできるので、ドーピングによる横方向拡散も実
用上問題ないレベルに抑えることが出来る。
（例えば数10Vクラスの交流用途の場合は、数μｍあれ
ば必要の耐圧が得られる）には、直接高濃度のＮ形不純
物のドーピングでも代用することが出来る。このような
高濃度のＮ形不純物は寄生Ｐチャネルの発生を抑えると
ともに、少数キャリヤの再結合を促進してラッチアップ
を防止する。またデバイスのオン抵抗を下げることも出
来る。また、Ｎドリフト領域２の厚さが薄ければ拡散深
さを浅くできるので、ドーピングによる横方向拡散も実
用上問題ないレベルに抑えることが出来る。
次に作用を説明する。
第２図はデバイスの配線状態を示す図であり、（ａ）
は断面図、（ｂ）は等価回路図を示す。
は断面図、（ｂ）は等価回路図を示す。
第２図において、互いに隣合うDMOSトランジスタT1、
T2は前記の導電性チャネル領域８で分離されている。等
価回路で示すと従来と同様にドレイン・トウ・ドレイン
のMOS2個で構成されている。使用方法は従来と同様であ
る。
T2は前記の導電性チャネル領域８で分離されている。等
価回路で示すと従来と同様にドレイン・トウ・ドレイン
のMOS2個で構成されている。使用方法は従来と同様であ
る。
ゲートG1、G2にゲート電圧VGが印加されると、T1、T2
のチャネルがオンして導通状態になる。この際、導電性
チャネルカット領域８をN+ドリフト領域１も電導路とな
るので、従来に比べて大幅にオン抵抗を下げることが出
来る。また、従来問題となっていた少数キャリヤ注入時
のラッチアップは、導電性チャネルカット領域８および
N+ドリフト領域１の中で少数キャリヤ再結合が起こるの
で完全に防止される。従って微細化によってセル密度を
向上させることが出来るので、さらにオン抵抗を下げる
ことが可能になる。
のチャネルがオンして導通状態になる。この際、導電性
チャネルカット領域８をN+ドリフト領域１も電導路とな
るので、従来に比べて大幅にオン抵抗を下げることが出
来る。また、従来問題となっていた少数キャリヤ注入時
のラッチアップは、導電性チャネルカット領域８および
N+ドリフト領域１の中で少数キャリヤ再結合が起こるの
で完全に防止される。従って微細化によってセル密度を
向上させることが出来るので、さらにオン抵抗を下げる
ことが可能になる。
次に、第３図は、本発明の第２の実施例の断面図であ
る。
る。
この実施例は、チャネル領域3aの底部をN+ドリフト領
域１と接するように拡散した構造を有する。
域１と接するように拡散した構造を有する。
この構造においては、チャネル領域3aとN+ドリフト領
域１との間に出来るPN接合は、ソースコンタクトの真下
に位置するので、耐圧を超える過大なサージ電圧に対し
てダイナミック抵抗rdの小さいクランピングツェナダイ
オードとして使用することが出来る。また、過渡的にチ
ャネル領域3aとＮドリフト領域２とが順バイアス状態に
なったときには、チャネル領域3aから再結合レートの速
いN+ドリフト領域１へ直接ホールが注入されるので、ラ
ッチアップ防止上有利である。また、これら少数キャリ
ヤに起因するストレージタイムの短縮にも寄与する。
域１との間に出来るPN接合は、ソースコンタクトの真下
に位置するので、耐圧を超える過大なサージ電圧に対し
てダイナミック抵抗rdの小さいクランピングツェナダイ
オードとして使用することが出来る。また、過渡的にチ
ャネル領域3aとＮドリフト領域２とが順バイアス状態に
なったときには、チャネル領域3aから再結合レートの速
いN+ドリフト領域１へ直接ホールが注入されるので、ラ
ッチアップ防止上有利である。また、これら少数キャリ
ヤに起因するストレージタイムの短縮にも寄与する。
次に、第４図は、本発明の第３の実施例の断面図であ
る。この実施例は、前記第３図の実施例を発展させたも
ので、チャネル領域３から高濃度のボディ領域をセル中
心に設けた構造である。このような構造により、さらに
ツェナダイオードのダイナミック抵抗rd′を下げること
が出来るので、第３図で説明した効果を大きくすること
が出来る。
る。この実施例は、前記第３図の実施例を発展させたも
ので、チャネル領域３から高濃度のボディ領域をセル中
心に設けた構造である。このような構造により、さらに
ツェナダイオードのダイナミック抵抗rd′を下げること
が出来るので、第３図で説明した効果を大きくすること
が出来る。
次に、第５図は、前記第１図の装置の製造工程一例を
示す図である。なお、本発明の構造を製造する方法は、
本例に限らないことは勿論である。
示す図である。なお、本発明の構造を製造する方法は、
本例に限らないことは勿論である。
以下、第５図に示す製造方法を簡単に説明する。
まず、（ａ）に示すごとく、N/N+基板を用意し、異方
性エッチング（例えば、リアクティブ・イオン・エッチ
ング）によって、導電性チャネルカット領域８の形成予
定部に溝11を設ける。この溝11は、図示のごとく、N+ド
リフト領域１の一部にまで形成する。なお、N+ドリフト
領域１は一枚の半導体基板に限るものではなく、通常の
集積回路などへの応用ではN+埋込層であっても良いこと
はもちろんである。
性エッチング（例えば、リアクティブ・イオン・エッチ
ング）によって、導電性チャネルカット領域８の形成予
定部に溝11を設ける。この溝11は、図示のごとく、N+ド
リフト領域１の一部にまで形成する。なお、N+ドリフト
領域１は一枚の半導体基板に限るものではなく、通常の
集積回路などへの応用ではN+埋込層であっても良いこと
はもちろんである。
次に、（ｂ）に示すごとく、Ｎ形にドープしたアモル
ファスシリコンまたはポリシリコンのデポジションとエ
ッチングバックによって、上記の溝11内に導電性チャネ
ルカット領域８を形成し、その後、表面を酸化してゲー
ト酸化膜５を形成する。
ファスシリコンまたはポリシリコンのデポジションとエ
ッチングバックによって、上記の溝11内に導電性チャネ
ルカット領域８を形成し、その後、表面を酸化してゲー
ト酸化膜５を形成する。
なお、導電性チャネルカット領域８としてN+拡散を利
用するときは、上記（ａ）の工程をとばし、ここで選択
的にイオン注入拡散を実施することによって形成するこ
とが出来る。また、電子線照射を用いるときは後述の電
極工程（ｆ）の終了後に選択的に照射すれば良い。
用するときは、上記（ａ）の工程をとばし、ここで選択
的にイオン注入拡散を実施することによって形成するこ
とが出来る。また、電子線照射を用いるときは後述の電
極工程（ｆ）の終了後に選択的に照射すれば良い。
次に、（ｃ）に示すごとく、ポリシリコンをデポジシ
ョンした後、パターニングしてゲート配線６を形成し、
次にゲート配線６をマスクとしてボロンのイオン注入を
行ない、チャネル領域３を形成する。
ョンした後、パターニングしてゲート配線６を形成し、
次にゲート配線６をマスクとしてボロンのイオン注入を
行ない、チャネル領域３を形成する。
次に、（ｄ）に示すごとく、選択的にリンやヒ素をイ
オン注入してソース領域４を形成する。
オン注入してソース領域４を形成する。
次に、（ｅ）に示すごとく、層間絶縁膜（例えばPS
G）７をデポジットした後、コンタクト穴12を開口す
る。
G）７をデポジットした後、コンタクト穴12を開口す
る。
次に、（ｆ）に示すごとく、電極となる金属を蒸着し
た後、パターニングすることによって配線９を形成す
る。
た後、パターニングすることによって配線９を形成す
る。
その後、シンターリングによって配線９と半導体との
オーミックコンタクトを形成すれば第１図の装置が完成
する。
オーミックコンタクトを形成すれば第１図の装置が完成
する。
以上説明してきたように、この発明によれば、各トラ
ンジスタをドリフト領域と同一導電形のチャネルカット
領域とN+ドリフト領域とで囲うことによって半導体双方
向スイッチを構成する対のMOSトランジスタを分離する
ように構成したことにより、ラッチアップや寄生MOSを
防止し、オン抵抗をさらに低減することが出来る、とい
う効果が得られる。
ンジスタをドリフト領域と同一導電形のチャネルカット
領域とN+ドリフト領域とで囲うことによって半導体双方
向スイッチを構成する対のMOSトランジスタを分離する
ように構成したことにより、ラッチアップや寄生MOSを
防止し、オン抵抗をさらに低減することが出来る、とい
う効果が得られる。
また、第３図の実施例は、上記共通の効果に加えて、
アバランシェ耐量の改善とラッチアップ防止、ストレー
ジ時間の短縮という効果が得られ、第４図の実施例にお
いては第３図の実施例を上回る効果が得られる。
アバランシェ耐量の改善とラッチアップ防止、ストレー
ジ時間の短縮という効果が得られ、第４図の実施例にお
いては第３図の実施例を上回る効果が得られる。
第１図は本発明の第１の実施例の断面図、第２図は第１
図の実施例における配線図および等価回路図、第３図は
本発明の第２の実施例の断面図、第４図は本発明の第３
の実施例の断面図、第５図は本発明の製造工程の一例を
示す断面図、第６図および第７図はそれぞれ従来例の断
面図である。 〈符号の説明〉 １……N+ドリフト領域 ２……Ｎドリフト領域 ３……Ｐ形のチャネル領域 3a……構造の異なるチャネル領域 ４……N+ソース領域 ５……ゲート酸化膜 ６……ゲート配線 ７……絶縁膜 ８……導電性チャネルカット領域 ９……金属配線 10……ボディ領域 11……導電性チャネルカット領域形成用の溝 12……コンタクトホール 13……チャネル
図の実施例における配線図および等価回路図、第３図は
本発明の第２の実施例の断面図、第４図は本発明の第３
の実施例の断面図、第５図は本発明の製造工程の一例を
示す断面図、第６図および第７図はそれぞれ従来例の断
面図である。 〈符号の説明〉 １……N+ドリフト領域 ２……Ｎドリフト領域 ３……Ｐ形のチャネル領域 3a……構造の異なるチャネル領域 ４……N+ソース領域 ５……ゲート酸化膜 ６……ゲート配線 ７……絶縁膜 ８……導電性チャネルカット領域 ９……金属配線 10……ボディ領域 11……導電性チャネルカット領域形成用の溝 12……コンタクトホール 13……チャネル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 21/76 H01L 27/08 331 H01L 27/088
Claims (1)
- 【請求項１】第１導電形のドレイン領域中に形成された
第２導電形のチャネル領域と、上記チャネル領域中に形
成された第１導電形のソース領域と、上記ソース領域、
上記チャネル領域および上記ドレイン領域の表面を覆う
ように形成された絶縁ゲートと、を有する第１のMISFET
部と、 上記第１導電形のドレイン領域を共有し、上記第１のMI
SFET部と同一の構造を有する第２のMISFET部と、から構
成され、 上記第１のMISFETのソースをスイッチの一方の端子と
し、上記第２のMISFETのソースをスイッチの他方の端子
として成る半導体双方向スイッチにおいて、 上記第１導電形のドレイン領域の下方に、ドレイン領域
と同一導電形でドレイン領域よりも不純物濃度の高い層
であって、上記半導体双方向スイッチの導通時には導通
路となり、少数キャリア注入時にはその中で少数キャリ
アの再結合が起こる第１導電形層を設け、 さらに上記第１のMISFET部と第２のMISFET部との間に、
表面から上記第１導電形層に達する第１導電形の導電性
の領域であって、上記半導体双方向スイッチの導通時に
は導通路となり、少数キャリア注入時にはその中で少数
キャリアの再結合が起こるチャネルカット領域を設けた
ことを特徴とする半導体双方向スイッチ。
Priority Applications (1)
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| JP02199191A JP3120440B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体双方向スイッチ |
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| JP02199191A JP3120440B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体双方向スイッチ |
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| JPH0485956A JPH0485956A (ja) | 1992-03-18 |
| JP3120440B2 true JP3120440B2 (ja) | 2000-12-25 |
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ID=16403659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP3120440B2 (ja) |
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-
1990
- 1990-07-30 JP JP02199191A patent/JP3120440B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH0485956A (ja) | 1992-03-18 |
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