KR920005513B1 - 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체 장치 및 그 제조방법 - Google Patents

기생트랜지스터가 동작하기 어려운 구조를 가진 반도체 장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

기생트랜지스터가 동작하기 어려운 구조를 가진 반도체 장치 및 그 제조방법
제1도는 본 발명의 반도체 장치의 제1실시예의 2중 확산형 MOSFET의 모식적 단면도.
제2도는 (a) 내지 (c)는 제1도의 MOSFET의 제조방법을 설명하기 위한 일련의 단면도.
제3도는 제1도의 2중확산형 MOSFET의 기생트랜지스터의 주요부분 단면도.
제4도는 본발명의 반도체 장치의 제2실시예의 2중확산형 MOSFET의 모식적 단면도.
제5도는 본발명의 장치의 제3실시예의 2중확산형 MOSFET의 모식적 단면도.
제6도는 본발명의 반도체 장치의 제4실시예의 2중확산형 MOSFET의 모식적 단면도.
제7도는 본발명의 반도체 장치의 제5실시예의 IGBT의 모식적 단면도.
본발명은, 2중확산형 MOSFET등의 반도체에 관한 것으로, 특히 이 반도체 장치에 형성되는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체 장치에 관한 것이다. 2중 확산형 MOSFET 혹은 IGBT(insulated gate bipolar transistor)등의 반도체 장치에서는, 내부에 기생트랜지스터가 형성된다. 이 기생트랜지스터가 동작하면, 장치 본래의 기능을 방해하고 동작조건등에 의해서는 그 장치를 파괴하기에 이르게 된다. 상기와 같은 2중확산형 MOSFET는 바이폴라 트랜지스터보다도 고속동작을 요구하는 분야에 널리 사용되고 있다.
예를들면 전동기 제어분야에 사용되고 있다. 이 전동기 제어와 같은 유도성 부하를 스위칭 동작한 경우, MOSFET내에 존재하는 기생트랜지스터가 동작하여 이 MOSFET를 파괴하기 이르는 경우가 있다. 이 파괴는, 유도성 부하를 스위칭 동작시켰을 때에 발생하는 전압및 전류의 급격한 변화로 기생바이폴라 트랜지스터의 베이스 영역에 전류가 홀더, 이에 따라서 이 기생트랜지스터가 동작하여 부분적으로 과대한 전류가 흐르기 때문이다. 따라서 이 기생트랜지스터를 동작하기 어려운 과제 해결에 대한 필요성 매우 큰것이다.
본 발명은, 2중확산형 MOSFET혹은 IGBT들의 반도체 장치에 구조적으로 존재하는 기생 바이폴라 트랜지스터의 동작이 발생하기 난하도록 하여 장치의 내괴내구량을 향상시킬 수 있는 반도체 장치및 그 제조방법을 제공하는 것을 목적으로 한것이다.
상기 목적을 달성하기 위하여 본발명의 기생트랜지스터가 동작하기 난한 구조를 가진 반도체 장치는, 일방의 주면측에 1도전형 영역을 가진 반도체 기판과 ; 상기 1도전형 영역내에 선택적으로 형성되는 반대도전형 제1베이스영역과 ; 상기 제1베니스영역내에 선택적으로 형성하여 불순물 농도가 사이 제1베이스영역의 그것보다도 높은 반대도전형 제2베이스 영역과 ; 상기 제1베이스 영역과 상기 제2베이스 영역에 걸쳐서 이들 영역내에 선택적으로 형성되는 1도전형 소스영역으로서, 이 소스영역은 저농도 영역과 고농도 영역등을 가지며, 상기 고농도 영역은 그 전영역이 상기 제2베이스 영역내에 형성되어 있는 것과 같은 1도전형 소스영역과 상기 제1베이스영역중, 상기 반도체 기판의 상기 1도전형 영역과 상기 저농도 영역등에 끼워지며, 또 상기 기판의 주면에 노출하는 부분인 찬넬영역에 게이트 절연막을 통하여 대향한 게이트 전극등을 구비한 것이다.
또 본 발명에 의한 기생 트랜지스터가 동작하기 난한구조를 가진 반도체 장치의 제조방법은, 반도체 기판이 일방 주면측에 1도전형 영역을 형성하는 공정과 ; 상기 1도전형 영역위에 게이트 산화막을 통하여 다결정 실리콘막을 퇴적하고, 선택엣칭으로 게이트 산화막및 게이트 전극을 형성하는 공정과 ; 상기 다결정 실리콘막으로된 게이트 전극을 마스크로서, 불순물을 확산하므로서 상기 1도전형 영역내에 반대도전형 제1베이스 영역을 형성하는 공정과 ; 상기 제1베이스 영역에, 선택엣칭으로 반대도전형 제2베이스 영역이 되는 영역을 트여놓고, 이 트인구멍부에서 불순물을 주입하므로, 불순물 농도가 상기 제1베이스 영역의 그것보다도 높고 또 깊이가 얕은 반대도전형 제2베이스 영역을 형성하는 공정과 ; 불순물을 확산하므로서, 상기 베이스 영역내에, 그 전영역이 상기 제2베이스 영역내로 형성되도록 1도전형 고농도 소스영역을 형성하는 공정과 ; 불순물을 확산함으로서, 상기 제1베이스 영역내로, 상기 고농도 소스영역과 연접 구성한 1도전형 저농도 소스영역을 형성하는 공정과 ; 상기 게이트 전극을 층간절연막을 통하여 씌움과 동시에, 상기 고농도 소스영역및 상기 제2베이스 영역과 오믹크 접촉하도록 소스전극을 형성하는 공정등을 구비한 것이다.
이하 제1도의 모식적 단면도를 따라 본발명의 반도체 장치의 제1실시예를 설명한다.
반도체 기판(1)은 일방의 주면측에 1도전형 영역을 갖는다. 본 실시예에 있어서는, N형 고농도 기판(이하 N+기판이라한다.) 1에 N-에피택셜(epitaxial)층 (이하 N-드레인영역이라 한다) 2를 적층한 것을 기판(1)로 한다. 이 기판(1)의 타면측에는, 드레인전극(3)이 피착되어 있다. 상기 N-드레인영역(2)내에는, 반대도전형 제1베이스영역(이하 P 베이스 영역이라 한다 : 14)이 선택적으로 확산형성되어 있다. 이들 P 베이스 영역(14)및 P+베이스영역(15)에 걸쳐서 1도전형 소스영역(이하소스영역이라 한다 : 16)이 형성되어 있다. 이 소스영역(16)은, 저농도 영역(이하 N 소스 영역이라 한다 : 16a)과, 고농도 영역(이하 N+소스라 한다 : 16b)등으로 되어 있다.
여기서 N+소스영역(16b)의 전영역과 N 소스영역(16a)의 일부는, P+베이스 영역(15)내에 형성되어 있다. N소스영역(16a)과 N-드레인 영역(2)에 끼워지는 P베이스영역(14)의 찬넬영역(7)위에는 게이트 산화막(8)과, 그것을 통한 게이트 전극(9)이 형성되어 있다. 또 이 게이트 전극(9)의 위에는 층간 절연막(10)이 형성되며, 이 층간 절연막(10)을 통하여 게이트전극(9)을 씌움과 동시에, N+소스영역(16b) 및 P+베이스 영역(15)과 오믹크 접촉을 하는 소스전극(11)이 형성되어 있다.
다음에, 제2도의 (a) 내지 (c)의 단면도를 따라 이러한 구성의 MOSFET의 제조방법을 개략적으로 설명한다. 먼저 N+기판(1)위에, 기상성장에 따라 N-에피택설층(2)을 퇴적한다. 다음에 이 N-에피택설층(2)의 표면에 산화막을 형성하고, PEP(Photo Etching Process)기술로 이산화막을 트여놓고, 게이트 산화를 실시한다. 그리고 그위에, 다결정 실리콘막을 퇴적하고 PEP기술에 의하여 게이트 산화막(8)및 게이트 전극(9)을 형성한다. 다음에 다결정 실리콘막으로된 게이트 전극(9)을 마스크로 하여 예를들면 보론(B)을 확산하여 P 베이스영역(14)을 형성한다. 이 P 베이스영역(14)의 표면농도는, 약 1017atoms/㎤ 정도이다.
다음에, PEP 기술에 의하여 P+형성 영역이 되는 영역을 트여놓고 이 트인부로부터 불순물을 주입하고, P+베이스 영역(15)을 형성한다. 이 P+베이스 영역(15)의 표면농도는 1019atoms/㎤ 이상, 예를들면 5×109atoms/㎤ 이다. 이 시점의 상태를 제2도(a)에 표시한다. 다음에 공지의 방법으로, P+베이스 영역(15)내에 N+소스영역(16b)을 확산형성한다. 이 N+소스영역(16b)의 표면농도는 1019atoms/㎤ 이상, 예를들면 5×10(11) atoms/㎤로 한다.
또 이 N+소스영역(16b)의 깊이는, 1㎛이하 예를들면 0.5㎛로 한다. 이 시점의 상태를 제2도(b)에 표시한다. 다음에 공지에 방법에 의하여 이 N+소스영역(16b)에 연접하고 또 P베이스영역(14)와 P+베이스영역(15)에 걸쳐 저농도의 N 소스영역(16a)을 확산형성한다. 이 N 소스영역(16a)의 표면농도는 1018내지 1019atoms/㎤ 정도이다. 이 N 소스영역(16a)의 깊이는 0.5㎛ 이하 예를들면 0.3㎛으로 한다. 또이의 깊이는 되도록 얕은 것이 바람직하다. 이 시점상태를 제2도(c)에 표시한다.
그 다음, 층간 절연막(10)을 형성하고 콘택트 구멍을 트여놓고 소스전극(11)을 형성함으로서, 제1도에 표시한 MOSFET를 얻게된다. 이와 같이 하여 얻어진 MOSFET에는 상술한 기생 바이폴라 트랜지스터가 존재한다. 제3도는 이 기생트랜지스터가 존재하는 MOSFET의 부분단면도와 그 위에, 이 기생트랜지스터의 등가회로를, 개략의 대응위치에 포개서 도시한 것이다. 즉, 소스영역(16)을 에미터영역, P 베이스영역(14)및 P+베이스 영역(15)을 기생트랜지스터의 베이스영역, N-드레인 영역(2)을 콜렉터영역으로 하는 기생 바이폴라 트랜지스터가 존재한다.
종래의 MOSFET의 소스영역은, 1개의 확산공정으로 형성하며, 소스전극과 양호한 접촉을 갖도록 고농도로 되어 있다. 따라서 P베이스영역내에 형성되는 소스영역도 고농도로 된다. 여기서 기생바이폴라 트랜지스터의 에미터 주입효율은, 소스영역이 농도가 커짐에 따라서 커지게되므로, 종래의 MOSFET는, 소스영역이 고농도이어서, 에미터 주입효율이 커진다. 따라서 상기 기생바이폴라 트랜지스터가 동작하기 쉽다. 또 소스영역이 고농도로 형성되므로, 그 깊이가 깊어지고, 베이스 넓힘 저항이 커진다. 따라서 상기 기생바이폴라 트랜지스터가 다시 동작하기 쉽게 된다.
본 발명은, 소스영역(16)이, N 소스영역(16a)와 N+소스영역(16b)등으로 구성되고, N+소스영역(16b)의 전영역이 P+베이스 영역(15)내에 형성되어 있는 것을 특징으로 하는 것이다.
본 발명에 있어서는, P베이스영역(14)내에 형성되는 N소스영역(16a)과, P+베이스 영역(15)내의 N+소스영역(16b)과를 별개로 형성하므로서, 소스전극(11)과 접촉할 N+소스영역(16b)은 종래보다도 충분히 고농도로 형성할 수 가 있다. 따라서 이 N+소스영역(16b)과 소스전극(11)과 옴 접촉저항치도 작아지고 따라서 순차 전달되는 어드미턴스(gm)의 MOSFET가 만들어진다. 타방, P베이스영역(14)내에 형성되는 N소스영역(16a)은, N+소스영역(16b)에 비하여 저농도이므로, P 베이스영역(14)내의 N 소스영역(16a)의 깊이는, 종래의 N+소스영역의 그것보다도 얕아진다. 따라서 P베이스 영역(14)내의 넓힘 저항도 종래보다도 작아지고, 기생바이폴라 트랜지스터를 종래보다도 동작하기 난하게 할 수 가 있다. 또 N 소스영역(16a)은 저농도이므로, 기생바이폴라 트랜지스터의 에미터 주입효율도 종래보다 낮게눌을 수 가 있다. 따라서 이 기생바이폴라 트랜지스터는 다시 동작하기 난하게 된다.
이와같이 본 발명은 넓힘 저항을 작게할 수 있음과 동시에 에미터 주입효율도 작게 할 수 있어서 이들이 서로 어울려 종래의 반도체 장치에 있어서의 것보다도 훨씬 기생바이폴라 트랜지스터를 동작하기 난하게 할 수 가 있다.
제4도는 본발명의 제2실시예를 표시한 것으로, 제1도와 동일 부분에는 같은 부호를 붙이고 설명은 생략한다. 즉, 이 제2실시예에서는, 소스영역(26)이 N 소스영역(26a)과 N+소스영역(26b)등으로 구성되는 것은 상기 제1실시예와 같다. 그러나, N소스영역(26a)은, 상기 제1실시예에서는 P베이스영역(14)과 P+베이스영역(15)의 양영역내에 형성되어 있음에 대해, 본 실시예에서는, 전영역이 P베이스영역(24)내에 형성되어 있다. 즉, N소스영역(26a)은, 그 전영역이 P베이스영역(24)내에 형성되며, N+소스영역(26b)은 그 전영역이 P+베이스영역(25)내에 형성되어 있다. 이러한 구성이라도 상기 제1실시예와 같은 효과를 갖는 것이다.
제5도 및 제6도는 본발명의 제3, 제4실시예를 도시한 것으로, P베이스영역이 2단으로된 경우의 것이다. 소스영역에 관하여, 제3실시예는 제1도의 제1실시예의 경우와 같으며, 또 제4실시예는 제4도의 제2실시예의 경우와 같다. 이들과 같이, P베이스 영역의 깊이를 다시 깊게함으로서, 상기 넓힘 저항이 다시 작아지므로, 상기 제1실시예 이상의 효과를 얻을 수 가 있다.
또 일본국 특허출원(출원번호 : 특원소 61-277856호)에 표시된 제조방법을 본발명의 반도체 장치에 적용하면, 제2도(c)에 표시한 P+베이스영역(15)의 측면과 N소스영역(26a)의 측면과의 거리(m)를 최소로 함이 가능하다. 즉, N 소스영역(26a)과 P베이스영역(14)과의 2중확산 마스크로 하는 게이트전극(9)과 P+베이스영역(15)의 불순물 확산층등을 자기정합적(Selfer Line)으로 분리형성하는 상기방법을 적용함으로서, N+소스영역(16b)의 곧바로 아래에 P+베이스영역(15)을 형성할 수 가 있다. 이에따라, 게이트 역치전압을 정하는 찬넬영역(7)의 농도로 P+베이스영역(15)의 농도가 영향을 미침이 없이 상기 거리(m)를 최소로 할 수 가 있다.
이와같이 상기 거리(m)를 작게하므로서 베이스 저항을 다시 작게할 수 있으므로, 기생트랜지스터는 다시 동작하기 난해지고 바람직한 효과를 얻는다. 이상 실시예는, N 찬넬 MOSFET에 관하여 설명했으나, P형과 N형을 교환한 P찬넬 MOSFET에 대하여는, 본발명은 적용할 수 가 있다. 또 제7도에 표시한 바와같이 2중 확산종형 MOSFET의 반도체기판(1)의 타방의 주면에 P+형 영역을 부가한 IGBT에 대하여도 본발명은 적용가능하다.
이상과 같이 본발명의 반도체 장치에 있어서는, 소스영역(16)을 저농도 영역과 고농도 영역과의 연접구성으로 하고 주로 기생트랜지스터 작용을 실행케 하는 P베이스영역(14)에 저농도 소스영역(16a)을 형성하여, P+베이스 영역(15)에 고농도 소스영역(16b)의 전영역이 형성하도록 되어 있다. 이에따라 기생바이폴라 트랜지스터의 에미터주입효율은 낮게눌러져, 베이스넓힘 저항도 감소하므로, 기생바이폴라 트랜지스터의 동작을 발생시키기 어렵게 된다. 따라서 기생바이폴라 트랜지스터 동작에 따른 파괴의 발생이 없게 되고 극히 파괴에 강한 반도체 장치를 얻게 된다. 또 본발명에 있어서는 고농도 소스영역의 농도를 충분히 높은 값으로 할 수 가 있으므로, 순차전달 어드미턴스(gm)등의 특성이 개선할 수 가 있다.

Claims (17)

  1. 일방 주면측에 1도전형 영역(2)을 가진 반도체기판(1)과 ; 상기 1도전형 영역(2)내에 선택적으로 형성된 반대도전형 제1베이스 영역(14 ; 24)과 ; 상기 제1베이스영역(14 ; 24)내에 선택적으로 형성되고, 불순물 농도가 상기 제1베이스영역(14 ; 24)의 그것보다도 높은 반대도전형 제2베이스 영역(15 ; 25)과 ; 상기 제1베이스 영역(14 ; 24)과 상기 제2베이스영역(15 ; 25)에 걸쳐서, 이들 영역내에 선택적으로 형성되는 1도전형 소스영역(16)으로서, 이 소스영역은, 저농도영역(16a ; 26a)과 고농도영역(16b ; 26b)등을 가지며, 상기 고농도영역(16b ; 26b)은 그 전영역이 상기 제2베이스영역(15 ; 25)내에 형성되는 것과 같은 1도전형 소스영역(16)과 ; 상기 제1베이스 영역(14 ; 24)중, 상기 반도체기판(1)의 상기 1도전형 영역(2)과 상기 저농도 영역(16a ; 26a)에 끼워지며, 또 상기 기판(1)의 주면에 노출하는 부분인 찬넬영역(7)에 게이트 절연막(8)을 통하여 대향한 게이트 전극(9)을 구비한것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치.
  2. 제1항에 있어서, 상기 저농도 영역(16a ; 26a)의 깊이는 상기 고농도 영역(16b ; 26b)의 깊이보다도 얕은 것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치.
  3. 제2항에 있어서, 상기 저농도 영역(16a ; 26a)의 깊이는, 0.3㎛ 이하이며, 상기 고농도 영역(16b ; 26b)의 깊이는 0.5㎛ 이하임을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치.
  4. 제1항에 있어서, 상기 저농도영역(16a ; 26a)은, 그 일부만이 상기 제2베이스영역(15)내에 형성되고, 그 이외의 부분은 상기 제1베이스영역(14)내에 형성되는 것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치.
  5. 제1항에 있어서, 상기 저농도 영역(16a ; 26a)은, 그 전영역이 상기 제1베이스영역(24)내에 형성되는 것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치.
  6. 제1항에 있어서, 상기 고농도 영역(16b ; 26b)은, 1019atoms/㎤이상의 표면농도를 갖는것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치.
  7. 제6항에 있어서, 상기 고농도 영역(16b ; 26b)은 5×1019atoms/㎤이상의 표면농도를 갖는 것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치.
  8. 제1항에 있어서, 상기 저농도영역(16a ; 26a)은 1018atoms/㎤ 내지 1019atoms/㎤의 표면농도를 갖는 것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치.
  9. 제1항에 있어서, 상기 제1베이스 영역(14 ; 24)의 깊이는 상기 제2베이스영역(15 ; 25)의 깊이보다도 깊게 형성되는 것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치.
  10. 반도체기판(1)의 일방주면측에 1도전형 영역(20을 형성하는 공정과 ; 상기 1도전형 영역(2) 위에 산화막을 통하여 다결정 실리콘막을 퇴적하고, 선택엣칭에 의하여 게이트 산화막(8)및 게이트전극(9)을 형성하는 공정과 ; 상기 다결정 실리콘막으로된 전극(9)을 마스크로 하여 불순물을 확산하므로서, 상기 1도전형영역(2)내에 반대도전형 제1베이스영역(14 ; 24)을 형성하는 공정과 ; 상기 제1베이스 영역(14 ; 24)에 선택엣칭으로서 반대도전형 제2베이스영역(15 ; 25)이 되는 영역을 트여놓고, 이 트인부에서 불순물을 주입함으로서, 그 불순물 농도가 상기 제1베이스영역(14 ; 24)의 그것보다도 높고 도 깊이가 얕은 반대도전형 제2베이스영역(15 ; 25)을 형성하는 공정과 ; 불순물을 확산함으로서, 상기 제2베이스영역(15 ; 25)내에 그 전영역이 상기 제2베이스영역(15 ; 25)내에 형성하도록 1도전형 고농도 소스영역(16b ; 26b)을 형성하는 공정과 ; 불순물을 확삼함으로서, 상기 제1베이스영역(14 ; 24)내에 상기 고농도 소스영역(16b ; 26b)과 연접구성한 1도전형 저농도 소스영역(16a ; 26a)을 형성화는 공정과 ; 상기 게이트전극(9)을 층간 절연박(10)을 통하여 씌움과 동시에, 상기 고농도 소스영역(16b ; 26b)및 상기 제2베이스영역(15 ; 25)과 오믹크 접촉하도록, 소스전극(11)을 형성하는 공정등을 구비함을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치의 제조방법
  11. 제10항에 있어서, 상기 저농도 소스영역(16a ; 26a)을 형성하는 공정은, 상기 저농도 소스영역(16a ; 26a)의 깊이가 상기 고농도 소스영역(16b ; 26b)의 깊이보다도 얕도록 상기 저농도 소스영역(16a ; 26a)을 형성하는 것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치의 제조방법.
  12. 제11항에 있어서, 상기 고농도 소스영역(16b ; 26b)을 형성하는 공정은, 상기 고농도 소스영역(16b ; 26b)의 깊이가 0.5㎛ 이하가 되도록 상기 고농도 소스영역(16b ; 26b)을 형성하고, 상기 저농도 소스영역(16a ; 26a)을 형성하는 공정은, 상기 저농도 소스영역(16a ; 26a)의 깊이가 0.3㎛이하가 되도록 상기 저농도소스영역(16a ; 26a)을 형성하는 것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치의 제조방법.
  13. 제10항에 있어서, 상기 저농도 소스영역(16a)을 형성하는 공정은, 상기 저농도 소스영역(16a)의 일부만을 상기 제2베이스 영역(15)내에 형성하고, 그 이외의 부분은 상기 제1베이스 영역(14)내에 형성하는 것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치의 제조방법.
  14. 제10항에 있어서, 상기 저농도 소스영역(26a)을 형성하는 공정은, 상기 저농도 소스영역(26a)의 전영역을 상기 제1베이스 영역(24)내에 형성하는 것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치의 제조방법
  15. 제10항에 있어서, 상기 고농도 소스영역(16b ; 26b)을 형성하는 공정은, 상기 고농도형 소스영역(16b ; 26b)이 1019atoms/㎤이상의 표면농도를 갖도록, 상기 고농도 소스영역(16b ; 26b)을 형성하는 것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치의 제조방법.
  16. 제15항에 있어서, 상기 고농도 소스영역(16b ; 26b)을 형성하는 공정은, 상기 고농도 소스영역(16b ; 26b)이 5×1019atoms/㎤이상의 표면농도를 갖도록, 상기 고농도 소스영역(16b ; 26b)을 형성하는 것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치의 제조방법
  17. 제10항에 있어서, 상기 저농도 소스영역(16a ; 26a)을 형성하는 공정은, 상기 저농도 소스영역(16a ; 26a)이 1018atoms/㎤ 내지 1019의농도를 갖도록, 상기 저농도 소스영역(16a ; 26a)을 형성하는 것을 특징으로 하는 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체장치의 제조방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02239670A (ja) * 1989-03-14 1990-09-21 Fujitsu Ltd 半導体装置
US5234851A (en) * 1989-09-05 1993-08-10 General Electric Company Small cell, low contact assistance rugged power field effect devices and method of fabrication
DE69029942T2 (de) * 1990-10-16 1997-08-28 Sgs Thomson Microelectronics Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom
US5164802A (en) * 1991-03-20 1992-11-17 Harris Corporation Power vdmosfet with schottky on lightly doped drain of lateral driver fet
US5223732A (en) * 1991-05-28 1993-06-29 Motorola, Inc. Insulated gate semiconductor device with reduced based-to-source electrode short
DE4216810C2 (de) * 1991-05-31 1999-09-16 Fuji Electric Co Ltd Steuerschaltung für einen Leitfähigkeitsänderungs-MISFET
US5268586A (en) * 1992-02-25 1993-12-07 North American Philips Corporation Vertical power MOS device with increased ruggedness and method of fabrication
EP0658940A1 (de) * 1993-11-23 1995-06-21 Siemens Aktiengesellschaft Durch Feldeffekt steuerbares Halbleiterbauelement
US5405794A (en) * 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
FR2742583B1 (fr) * 1995-12-18 1998-04-24 Sgs Thomson Microelectronics Transistor a effet de champ a grille isolee et a canal diffuse
KR0175276B1 (ko) * 1996-01-26 1999-02-01 김광호 전력반도체장치 및 그의 제조방법
EP0791965A3 (en) * 1996-02-26 1998-09-16 SILICONIX Incorporated Vertical four terminal transistor
JP3209091B2 (ja) * 1996-05-30 2001-09-17 富士電機株式会社 絶縁ゲートバイポーラトランジスタを備えた半導体装置
KR100256109B1 (ko) * 1997-05-07 2000-05-01 김덕중 전력 반도체 장치
JPH1167786A (ja) * 1997-08-25 1999-03-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6121089A (en) * 1997-10-17 2000-09-19 Intersil Corporation Methods of forming power semiconductor devices having merged split-well body regions therein
CN1139134C (zh) * 1998-01-22 2004-02-18 三菱电机株式会社 绝缘栅型双极型半导体装置
DE19808348C1 (de) * 1998-02-27 1999-06-24 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
KR100278661B1 (ko) * 1998-11-13 2001-02-01 윤종용 비휘발성 메모리소자 및 그 제조방법
JP2001024184A (ja) 1999-07-05 2001-01-26 Fuji Electric Co Ltd 絶縁ゲートトランジスタおよびその製造方法
US20030151092A1 (en) * 2002-02-11 2003-08-14 Feng-Tso Chien Power mosfet device with reduced snap-back and being capable of increasing avalanche-breakdown current endurance, and method of manafacturing the same
JP4842527B2 (ja) * 2004-08-24 2011-12-21 パナソニック株式会社 半導体装置の製造方法
JP4627211B2 (ja) * 2005-04-22 2011-02-09 三菱電機株式会社 炭化珪素半導体装置、及びその製造方法
KR100752591B1 (ko) * 2007-07-06 2007-08-29 (주)위즈덤 세미컨덕터 Ｓｍｐｓ 소자 및 그 제조방법
US8803225B2 (en) * 2012-01-12 2014-08-12 Tsinghua University Tunneling field effect transistor having a lightly doped buried layer
WO2016039072A1 (ja) * 2014-09-08 2016-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
CN108172610B (zh) * 2017-12-27 2020-11-13 电子科技大学 一种具有内置镇流电阻的高压igbt器件
CN115458604B (zh) * 2022-10-24 2023-06-30 中芯越州集成电路制造(绍兴)有限公司 Mosfet器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4729001A (en) * 1981-07-27 1988-03-01 Xerox Corporation Short-channel field effect transistor
AT380082B (de) * 1984-01-13 1986-04-10 Hoerbiger Ventilwerke Ag Einrichtung zum regeln der foerdermenge von rotationsverdichtern
JPS60196974A (ja) * 1984-03-19 1985-10-05 Toshiba Corp 導電変調型ｍｏｓｆｅｔ
DE3677627D1 (de) * 1985-04-24 1991-04-04 Gen Electric Halbleiteranordnung mit isoliertem gate.
JPS6384164A (ja) * 1986-09-29 1988-04-14 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ

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Publication number Publication date
DE68904672D1 (de) 1993-03-18
DE68904672T2 (de) 1993-07-08
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EP0336393A2 (en) 1989-10-11
JPH01255276A (ja) 1989-10-12
JPH0687504B2 (ja) 1994-11-02
EP0336393A3 (en) 1990-01-31
US5057884A (en) 1991-10-15
KR890016691A (ko) 1989-11-29

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