JPH01144683A - 絶縁ゲート電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は商人力インピーダンス、高速スイッチング特性
を有し、かつ大電力化が可能なパワースイッチング半導
体装置に関する。

〔従来の技術〕

この種のパワースイッチング半導体装置として従来バイ
ポーラトランジスタや絶縁ゲート形トランジスタが知ら
れている。第６図、第７図にこれらの構造を素子断面図
で示す。

第６図のバイポーラ形トランジスタにおいて１ハヘース
電極、２はベース領域（Ｐ）、　　３はエミッタ電極、
４はエミッタ領域（Ｎ）、　　５はコレクタ領域（Ｎ−
）、６はコレクタ領域５より高不純物濃度のコレクタ領
域（Ｎ”）、　　７はコレクタ電極を表す。

このような構造をもつバイポーラ形トランジスタは、エ
ミッタ領域４からの少数キャリアの注入をベース電流に
より励起し、大半の少数キャリアをベース領域２を通過
してコレクタに集めるという電流制御方式のため、人力
インピーダンスが低く、高速スイッチング動作が困難で
あり、また二次降伏現象により素子の動作範囲が制限さ
れる。

第７図の絶縁ゲート形トランジスタでは、ゲート電極８
．ゲート酸化膜９．ソース電極１０．ソース領域（Ｎ”
ＨＩ　、チャンネル領域（Ｐ）１２．低不純物濃度のド
レイン領域（Ｎ−）１３　、高不純物濃度のドレイン領
域（Ｎ”＞１４　およびドレイン電極１５から構成され
、この絶縁ゲート形トランジスタは電圧駆動形スイッチ
ング素子であって、高入力インピーダンス、高速スイッ
チング特性を有するパワースイッチング素子として有望
なものである。ところが、絶縁ゲート形トランジスタは
チャンネル誘起により、ソース−ドレイン間を多数キャ
リアが流れるユニポール形のため低抵抗化し難く大電力
用には適していない。これに対して以上の素子を改良し
た伝導度変調形の絶縁ゲート形トランジスタがあり、そ
の素子構造を第８図に示す。第８図において、１６はゲ
ート電極、１７はゲート酸化膜、１８はソース電極、１
９はソース領域（Ｎａ　　、　２０はチャンネル形成領
域（Ｐ）、２１は伝導度変調領域（Ｎ−）、２２はドレ
イン領域（Ｐ＋）、２３はドレイン電極である。第８図
が第７図と異なる所は、ドレイン領域からの少数キャリ
アの注入が起こるように第８図では第７図のドレイン領
域１４とは逆導電形のドレイン領域２２（１”）　　を
設けたことにあり、従来の絶縁ゲート形トランジスタ動
作に加えて領域２１（Ｎ〜）に伝導度変調を起こさせ、
電流密度を大きくし、低抵抗化、大電力化を可能にした
ものである。しかし、この素子はＮ−Ｐ−Ｎ−Ｐ構造を
もつため、サイリスク動作を起こしやすく、ラッチアッ
プ現象の発生を抑制する必要があることから、その改良
形も開発されている。

・第９図は第８図の構造の改良形であり、ゲート電極２
４．ゲート酸化膜２５．ソース電極２６．ソース領域（
Ｎａ２７　、チャンネル形成領域（Ｐ）２８．低抵抗領
域（Ｐ”−）２９．伝導度変調領域（Ｎ−）　３０　、
　　ドレイン領域（Ｐａ３１　およびドレイン電極３２
により構成されている。その改良点はチャンネル形成領
域２８の下部にチャンネル形成領域２８と同じ導電形の
低抵抗領域２９（Ｐ”）を設けることにより、チャンネ
ル部近傍を通りソース領域２７（Ｎ”）へ至る少数キャ
リアの注入をできる限り緩和し、ソース−ドレイン間の
ホール電流による電圧降下を低減してラッチアップの発
生を防止しようとしたことにある。

またこの種の改良形にはチャンネル形成領域の内部に低
抵抗領域を設ける別の構造も提案されている。

なお以上Ｎチャンネル素子の場合を説明してきたが、Ｎ
形半導体層とＰ形半導体層とをすべて反転したＰチャン
ネル素子に関しても同様である。

〔発明が解決しようとする問題点〕

しかしながら、第９図に示した改良形素子も現状ではな
お十分にラッチアップ対策がなされているとは言い難い
。第１０図は第９図の一部を拡大して示した模式図であ
り、矢印で電子と正孔の流れを表す。第１０図において
実線の矢印はソース領域２７（Ｎ”）からチャンネル形
成領域２８（Ｐ）の表面反転層を通り伝導度変調領域３
０　（Ｎ−）に至る電子の流れ、点線の矢印は正孔の流
れを示している。

ＲＰＩはこの正孔が流れる領域の抵抗を表すものであり
、正孔電流■、による電圧降下ＩｈＲｐ＋が大きく、ソ
ース領域２７（Ｎ”）とチャンネル形成領域２８（Ｐ）
との接合のビルトイン電圧に近づくとソース領域２７（
Ｎ”）からチャンネル形成領域２８（Ｐ）に電子が注入
され、第９図に示したドレイン領域３１（Ｐａ、伝導度
変調領域３０（Ｎ−）、チャンネル形成領域２Ｂ（Ｐ）
およびソース領域２７（Ｎ″）で構成される寄生サイリ
スクがラッチアップする。したがって低抵抗領域２９（
Ｐ”）を設けることにより、チャンネル形成領域２８（
Ｐ）を通る正孔をできるだけ少なく正孔電流■５　によ
る電圧降下を小さくして、ランチアップの発生する電流
を増加させるようにしたのが第９図に示した構造である
が、実際上はチャンネル形成領域２Ｂ（Ｐ）の下部に低
抵抗領域２９（Ｐ＋）を設けるとき、この構造では製造
工程上、チャンネル部をつぶすことなくチャンネル形成
領域２８のうち、ソース領域２７（Ｎ”）から伝導度変
調領域３０　（Ｎ−）へ至る多数キャリアの電流経路部
以外を低抵抗領域２９（Ｐ”）で完全に取り囲むように
するのは困難であって、正孔は直接チャンネル形成領域
２８を通るものが多い。さらにチャンネル部に影響を及
ぼすことなく、低抵抗領域２９の低抵抗化を図ることは
不可能なこと、したがってソース−ドレイン間の少数キ
ャリア電流による電圧降下を低減することには限界があ
る。そのほか第９図に示した構造ではチャンネル長を制
御するために、チャンネル形成領域２８（Ｐ）とソース
領域２７（Ｎａの形成がゲート電極２４をマスクとした
二重拡散で行われ、これら各領域を形成するのに使用さ
れる不純物材料および拡散条件が制限されるので、チャ
ンネル長の制御が困難であるという問題もある。

本発明は上述の点に鑑みてなされたものであり、その目
的は高入力インピーダンス、高速スイッチング特性を有
する絶縁ゲート形トランジスタの特徴を最大限に利用す
るとともに、その欠点である低電流密度に対しては伝導
度変調を生ずるような構造をもち、しかも伝導度変調形
の絶縁ゲートトランジスタに備わるサイリスク動作に基
づくランチアップの発生を防止し、製造工程上の不都合
を伴うことなく、高入力インピーダンス、大電力化を満
足することができる新規な絶縁ゲート電界効果トランジ
スタを提供することにある。

〔問題点を解決するための手段〕

上記問題を解決するための本発明の絶縁ゲート電界効果
トランジスタは第１図の通り構成したものである。すな
わち、第１図において本発明は一導電形を有する半導体
ドレイン領域３３．このドレイン領域３３とは導電形の
異なるバッファ層３４．このバッファ層３４と同じ導電
形を有する伝導度変調領域３５．ドレイン領域３３と同
じ導電形を有するチャンネル形成領域３７．伝導度変調
領域３５と同じ導電形を有するソース領域３８がこの順
に堆積され、ソース領域３８の一部表面からチャンネル
形成領域３７を通って伝導度変調領域３５にまで達する
溝部の内面全面に形成し、かつ溝部内側面ではチャンネ
ル形成領域３７のチャンネル部側面の全面を覆いソース
領域３８と伝導度変調領域３５の側面上まで延びるゲー
ト絶縁膜３９．溝部内面の全ゲート絶縁膜３９上に、こ
の溝部に埋め込まれるように形成したゲート電極４０お
よびチャンネル形成領域３７内のチャンネル部以外の部
分から伝導度変調領域３５内まで達し、チャンネル形成
領域３７と同じ導電形を有する低抵抗領域３６を具備し
た構造としたものである。

〔作用〕

本発明の絶縁ゲート電界効果トランジスタは以上のごと
く構成したことにより、オン状態ではゲート電極４０に
しきい値以上の電圧を印加して、ゲート絶縁膜３９とチ
ャンネル形成領域３７との界面にチャンネル部を形成し
、ソース領域３８がらの多数キャリアの注入とドレイン
領域３３からの少数キャリアの注入が伝導度変調領域３
５に同時に起こり、伝導度変調領域３５を流れる電流密
度を高める作用をもたらし、さらにチャンネル部以外の
チャンネル形成領域３７の全域にわたって低抵抗領域３
６を設けであるために、ドレイン領域３３から注入され
た少数キャリア電流による電圧降下を低減させ、ザイリ
スク構造を有しているにも拘らず、ＮＰＮ　トランジス
タの動作を事実上防止し、ラッチアップを起こりにくく
するとともに低抵抗領域３６を少数キャリアの吸い込み
口として少数キャリアの消滅を図り、本トランジスタが
高速スイッチング特性をもち大電力化を可能にしたもの
である。

とくに最大の課題である寄生サイリスクに起因するラッ
チアップの発生防止に対しては第１図の一部を拡大して
示した第２図の模式図を参照して前述の従来素子の第１
０図との対比で本発明の作用を述べる。

第２図ではゲート電極４０を伝導度変調領域３５に達す
るまで埋め込み、その側面でゲート絶縁膜３９に沿って
チャンネル形成領域３７にチャンネル部が形成される構
成としてあり、チャンネル部すなわち実線の矢印で示し
た電子電流経路を除くチャンネル形成領域３７を低抵抗
領域３６で埋めてしまうことができる。したがって点線
の矢印で示した正孔電流は第２図では大部分が低抵抗領
域３６を通り、その抵抗ＲＰ２は第１０図のＲＰ　ｌに
比べてＲＰＩ：＞ＲＰ２であり、正孔電流１ｈによる電
圧降下はＩｈＲｐｌ：＞ＩｈＲｐ２　となるから本発明
の場合電圧降下を極端に小さくすることができる。ラッ
チアップが生じない条件は前述のようにＰＮ接合のビル
トイン電圧＞　Ｉ　ｈ　Ｒｐ＋　＜１＝Ｌ　２）である
からＲＰｉを非常に小さくすることができる本発明の構
造は基本的にラッチアップを生ずることがないのである
。

〔実施例〕

本発明は第１図に示した構成と上記の作用をもつ絶縁ゲ
ート電界効果トランジスタであり、以下のごとく製造さ
れる。

まず　Ｐ＋基板３３の上にＮ＋層３４．Ｎ−層３５．Ｐ
層３７、Ｎ＋層３８を順次積層した後、Ｎ＋層３８から
Ｎ−層３５まで至る溝を設け、チャンネルを形成する部
分の溝側面にゲート酸化膜３９を付し、溝内にポリシリ
コン電極４０を埋め、別に設けた溝部から不純物拡散を
行い、ヂャンネル形成部分のできるだけ近傍まで達する
　Ｐ゛層３６を形成することにより、チャンネル形成部
分以外の２層３７はすべて低抵抗となるＰ゛層３６とし
たものである。

これらの主な製造工程を以下第３図、第４図。

第５図を用いて順を追っ−Ｃ説明する。第１図と同じ部
分は第３図、第４図、第５図でも同一符号で表しである
。　Ｐ＋基板のンリコンウエハ３３の上にＮ＋層３４．
Ｎ−層３５をこの順に積層する。この工程ではエビクキ
シアル成長法と拡散法のいずれを用いてもよい（第３図
Ａ）。次にＮ−層３５の表面に酸化膜４３　（Ｓ１０２
）を形成しく第３図Ｂ）、活性領域以外の酸化膜４３を
通常のフォトエツチング工程により除去する。ここでは
活性領域のみ図示しである（第３図Ｃ）。その後活性領
域にイオン注入などによりボロン（Ｂ）を打ち込み（第
３図Ｄ）、所望の深さに拡散してチャンネル形成層３７
を形成する（第３図Ｅ）。続いてソース層を形成するた
め例えば砒素（Ａｓ）をイオン注入しく第４図Ｆ）、Ｎ
゛層３８を形成した後、　ＣＶＤ法により酸化膜４４（
Ｓｉ［１２）を厚くつける（第４図Ｇ）。次にこの酸化
膜４４およびレジストをマスクとして　Ｎ−層３５に至
る溝４５．４５ａ、　４５ｂをエツチングして形成する
（第４図Ｈ）。溝エッチ後の表面処理を施した後ゲート
酸化膜（Ｓ１０２）　３９を形成する（第４図工）。

次いでこのウェハ表面全体にポリシリコンを形成し表面
を平坦となし、各週４５．４５ａ、　４５ｂ内にポリシ
リコン層４０を埋め込む（第４図Ｊ）。次にチャンネル
を形成する部分に対応する溝部４５に埋め込んだポリシ
リコン層４０をレジスト４６で覆い他の溝部４５ａ、４
５ｂに埋め込まれたポリシリコン層を除去する。このと
きのレジストマスク４６はポリシリコン層４０を覆うこ
とができるだけで十分であり、その他の部分は第４図Ｇ
の工程で形成されたＣＶＤ５１０２膜４４がマスクとし
て残っているので本工程におけるマスクアラインメント
の精度は重視しなくてもよい（第５図Ｋ）。続いてウェ
ハ表面から高濃度のボロンを注入し、不純物拡散を行う
と、レジスト４６および酸化膜３９でマスクされた部分
の溝部４５ａ、４５ｂからボロンが注入されてその結果
低抵抗の拡散層３６が形成される。このとき最適拡散条
件を選ぶことにより低抵抗拡散層３６をチャンネルの形
成されろ部分まで極力近づけることができ、しかも本工
程における拡散は溝形成に用いたマスクに対して自己整
合形となっている（第５図Ｌ）。その後ＣＶＤ酸化膜（
Ｓ１０２）　４７を形成しく第５図Ｍ）、通常のフォト
エツチングを経てコンタクトホールを形成した後、例え
ばＡβ−８１の配線４１と裏面電極４２を蒸着すること
により、この工程図では図示を省略した第１図の構造を
もつ本発明の絶縁ゲート電界効果トランジスタが得られ
る。

以上本発明の素子構造とその製造方法で述べたように本
発明ではシリコン基板の主表面から伝導度変調領域まで
達する溝を掘ってこの溝にゲート電極を埋め、溝内の側
面に形成されるチャンネル部の近傍まで両隣の溝から低
抵抗層を拡散して形成することが実現されるために、こ
の低抵抗層が有効に働き、前述したような少数キャリア
の挙動により、ラッチアップ現象を生ずることのない伝
導度変調領域縁ゲートトランジスタを得たものである。

なおこれまですべてＮチャンネル形について述べてきた
が、導電形を逆にしたＰチャンネル構造のものにも本発
明が適用できることは勿論である。

〔発明の効果〕

伝導度変調形のＭＯＳ−ＦＥＴは従来はチャンネル形成
領域のチャンネル部分に影響を及ぼずことなくソース領
域からドレイン領域への多数キャリアの電流経路を低抵
抗領域で完全に取り囲み、ソース領域に至る少数キャリ
アの注入を緩和し、少数キャリア電流による電圧降下を
低減してラッチアップの発生を防止するように構成する
ことが製造上不可能であったのに対して、本発明では実
施例で述べたようにシリコンウェハの主表面に溝を掘り
、この溝内側面にゲート酸化膜およびゲート電極を設け
、ＭＯ３構造をシリコンウェハの厚さ方向に形成した構
造としたため、低抵抗領域を形成するだめの拡散端は表
面から掘った別の溝を利用して自己整合が可能となり、
チャンネル部近傍まで低抵抗領域の拡散形成が容易に行
われ、チャンネル部以外の部分がチャンネル形成領域と
同じ導電形を有するベース領域を備えることができるの
で、少数キャリアの大部分がこの低抵抗領域を流れるこ
七になり、寄生ザイリスクによるラッチアップの発生を
防ぐことができる。しかも製造工程上もチャンネル形成
領域はマスクを用いることなくウェハ全面拡散で得られ
、低抵抗領域は溝を利用した拡散自己整合形を採用し、
チャンネル長は拡散条件だけで任意に決定されるなど従
来に比べてフォトプロセス工程が短縮されるという利点
をもっている。その結果本発明により、ラッチアップの
発生を防止し、製造効率が高く、高入力インピーダンス
、高速スイッチング特性を有し、大電力用として用いる
のに適した絶縁ゲート電界効果トランジスタを得ること
ができたものである。

【図面の簡単な説明】

第１図は本発明の絶縁ゲート電界効果トランジスタの構
成断面図、第２図はキャリアの流れを説明するだめの第
１図の一部を拡大して示した模式図、第３図、第４図、
第５図は本発明の絶縁ゲート電界効果トランジスタの主
な製造工程図、第６図は従来のバイポーラ形トランジス
タの構成断面図、第７図は同じく絶縁ゲート形トランジ
スタの構成断面図、第８図は同じく伝導度変調形の絶縁
ゲート形トランジスタの構成断面図、第９図は第８図の
改良形の構成断面図、第１０図はキャリアの流れを説明
するために第９図の一部を拡大して示した模式図である
。 ８、　１６．　２４．　４０−”−ゲート電極、９．　
１７．　２５．　３９ゲート酸化膜、１０．１８．２６
　　ソース電極、１１．１９゜２７、３８　　ソース領
域（Ｎ＋）、２０．２８．３７　　チャンネル形成領域
（Ｐ）、１３　　ドレイン領域（Ｎ−）、１４ドレイン
領域（Ｎａ　、２２．３１．３３　　ドレイン領域（Ｐ
”）　、２１．３０．３５　　伝導度変調領域（Ｎ−）
、２９、３６　　低抵抗領域（Ｐ＋）、３４−　バッフ
ァ層（Ｎ＋）、４１Ａ１−　Ｓ　ｉ配線、４２　　裏面
電極、４３．４４．４７　　酸化膜（Ｓｉ２０）　、４
５．４５　ａ　、　４５　ｂ　　溝、４６レジスト。 く　　　　　　　　　　の　　　　　　　　　０ＯｕＪ とＩ＋？づ　どｔ　　　　ど６ 第１０図

Claims (1)

【特許請求の範囲】
1. １）伝導度変調形の絶縁ゲート電界効果トランジスタで
   あって、一導電形を有するドレイン領域、該ドレイン領
   域とは導電形の異なるバッファ層、該バッファ層と同じ
   導電形を有する伝導度変調領域、前記ドレイン領域と同
   じ導電形を有するチャンネル形成領域、前記伝導度変調
   領域と同じ導電形を有するソース領域がこの順に堆積さ
   れ、前記ソース領域の一部表面から前記チャンネル形成
   領域を通って前記伝導度変調領域にまで達する溝部の内
   面全面に形成されかつ前記溝部内側面では前記チャンネ
   ル形成領域のチャンネル部側面の全面を覆い前記ソース
   領域と前記伝導度変調領域の側面上まで延びるゲート絶
   縁膜、前記溝部内面の全ゲート絶縁膜上にこの溝部に埋
   め込まれるように形成したゲート電極、および前記チャ
   ンネル形成領域内のチャンネル部以外の部分から前記伝
   導度変調領域内まで達し前記チャンネル形成領域と同じ
   導電形を有する低抵抗領域を備えたことを特徴とする絶
   縁ゲート電界効果トランジスタ。