JP2003347545A - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】
【課題】 オン抵抗を増大させることなく、ＢＶDSの一
層の向上を図った縦型ＭＯＳを、平易な構成で提供す
る。 【解決手段】 Ｎ＋ 型半導体基板１１上に堆積された
半導体基板１１より低不純物濃度のＮ− 型エピタキシ
ャル層１２に形成された複数の単位セル１０を規則的に
配置した構成とする。各単位セル１０の周囲は深さＸ
ａ、幅ｈのトレンチ１３が形成され、トレンチ１３内は
膜厚ｔoxのゲート酸化膜２４を介して、ゲート電極２５
が埋設されている。各単位セル１０は、深さＸｂのＰ型
ベース領域２１と、ソース領域２２と、中央部に形成さ
れた深さＸｃの高濃度Ｐ型領域２３と、トレンチ１３と
対向する面に形成されたゲート絶縁膜２４を備え、Ｘｂ
＜Ｘａ且つＸａ≒Ｘｃとなっている。更に、トレンチ１
３と高濃度Ｐ型領域２３との最短距離をＬtdとすると、
Ｌtd≦２×（Ｘａ−Ｘｂ）となっている。
層の向上を図った縦型ＭＯＳを、平易な構成で提供す
る。 【解決手段】 Ｎ＋ 型半導体基板１１上に堆積された
半導体基板１１より低不純物濃度のＮ− 型エピタキシ
ャル層１２に形成された複数の単位セル１０を規則的に
配置した構成とする。各単位セル１０の周囲は深さＸ
ａ、幅ｈのトレンチ１３が形成され、トレンチ１３内は
膜厚ｔoxのゲート酸化膜２４を介して、ゲート電極２５
が埋設されている。各単位セル１０は、深さＸｂのＰ型
ベース領域２１と、ソース領域２２と、中央部に形成さ
れた深さＸｃの高濃度Ｐ型領域２３と、トレンチ１３と
対向する面に形成されたゲート絶縁膜２４を備え、Ｘｂ
＜Ｘａ且つＸａ≒Ｘｃとなっている。更に、トレンチ１
３と高濃度Ｐ型領域２３との最短距離をＬtdとすると、
Ｌtd≦２×（Ｘａ−Ｘｂ）となっている。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ構造を有
し、電流径路がトレンチ側壁部に沿った基板の厚さ方向
である縦型電界効果トランジスタに関する。
し、電流径路がトレンチ側壁部に沿った基板の厚さ方向
である縦型電界効果トランジスタに関する。
【０００２】
【従来の技術】従来から、比較的大電流、大電圧を扱う
パワーデバイスの一種として、電界効果トランジスタ
（以下、ＭＯＳとする）が用いられている。このＭＯＳ
は、電圧制御型のデバイスなので、制御のための入力電
流が不要であるという利点を有している。又、原理的
に、電子或いはホールのいずれか一種のみを多数キャリ
アとして利用して動作するので、キャリア蓄積効果が無
いため、スイッチング特性や対パンチスルー性に優れて
おり、スイッチングレギュレータ等の誘導性負荷に適用
されることが多くなっている。
パワーデバイスの一種として、電界効果トランジスタ
（以下、ＭＯＳとする）が用いられている。このＭＯＳ
は、電圧制御型のデバイスなので、制御のための入力電
流が不要であるという利点を有している。又、原理的
に、電子或いはホールのいずれか一種のみを多数キャリ
アとして利用して動作するので、キャリア蓄積効果が無
いため、スイッチング特性や対パンチスルー性に優れて
おり、スイッチングレギュレータ等の誘導性負荷に適用
されることが多くなっている。
【０００３】このようなＭＯＳにおいて、動作電流（ド
レイン電流）が、半導体基板の主平面と平行な方向（横
方向）に流れる初期の横型ＭＯＳに対して、最近では、
ドレイン電流を半導体基板の主平面に対して垂直な方向
（縦方向）に流すようにした縦型ＭＯＳが広く用いられ
てきている。この縦型ＭＯＳによれば、単位素子である
セルを多数並列接続してＭＯＳを構成するように設計で
きるので、電流容量を増大させることができる利点があ
る。
レイン電流）が、半導体基板の主平面と平行な方向（横
方向）に流れる初期の横型ＭＯＳに対して、最近では、
ドレイン電流を半導体基板の主平面に対して垂直な方向
（縦方向）に流すようにした縦型ＭＯＳが広く用いられ
てきている。この縦型ＭＯＳによれば、単位素子である
セルを多数並列接続してＭＯＳを構成するように設計で
きるので、電流容量を増大させることができる利点があ
る。
【０００４】ところで、大電流、大電圧を扱うパワーデ
バイスにとっては、オン時の導通抵抗（以下、オン（Ｏ
Ｎ）抵抗とする）とオフ時の耐圧が重要な特性となる。
オン抵抗は、パワーデバイスのスイッチング動作に大き
な影響を与えるので、できるだけ小さいことが望まし
く、オフ時耐圧は大電圧を扱うためにできるだけ高いこ
とが望ましい。従って、縦型ＭＯＳにおいても、上述し
たような利点を生かすためには、オン抵抗の低減とオフ
時耐圧の向上を図る必要がある。
バイスにとっては、オン時の導通抵抗（以下、オン（Ｏ
Ｎ）抵抗とする）とオフ時の耐圧が重要な特性となる。
オン抵抗は、パワーデバイスのスイッチング動作に大き
な影響を与えるので、できるだけ小さいことが望まし
く、オフ時耐圧は大電圧を扱うためにできるだけ高いこ
とが望ましい。従って、縦型ＭＯＳにおいても、上述し
たような利点を生かすためには、オン抵抗の低減とオフ
時耐圧の向上を図る必要がある。
【０００５】図６は従来の縦型ＭＯＳの一例の断面図で
ある。図６において１０１はＮ＋基板、１０２はＮ
−層、１０３はＰベース層、１０４はＮ＋ソース領域、
１０５はトレンチ、１０６はゲート絶縁膜、１０７はゲ
ート、１０８は層間絶縁膜、１０９はソース電極、１１
０はドレイン電極、１１１はチャネル領域である。又Ｌ
はトレンチ間隔である。
ある。図６において１０１はＮ＋基板、１０２はＮ
−層、１０３はＰベース層、１０４はＮ＋ソース領域、
１０５はトレンチ、１０６はゲート絶縁膜、１０７はゲ
ート、１０８は層間絶縁膜、１０９はソース電極、１１
０はドレイン電極、１１１はチャネル領域である。又Ｌ
はトレンチ間隔である。
【０００６】この縦型ＭＯＳの動作は、次のようにな
る。ソース電極１０９とドレイン電極１１０との間に所
定のドレイン電圧ＶDSを、ソース電極１０９とゲート１
０７との間に所定のゲート電圧ＶGSを印加するとＰベー
ス層１０３のゲート絶縁膜１０６近傍のチャネル領域１
１１がＮ型に反転し、電荷の通路であるチャネルが形成
される。このチャネルによりソースとドレインとの間が
導通することになる。そしてこのときの縦型ＭＯＳの抵
抗をオン抵抗という。
る。ソース電極１０９とドレイン電極１１０との間に所
定のドレイン電圧ＶDSを、ソース電極１０９とゲート１
０７との間に所定のゲート電圧ＶGSを印加するとＰベー
ス層１０３のゲート絶縁膜１０６近傍のチャネル領域１
１１がＮ型に反転し、電荷の通路であるチャネルが形成
される。このチャネルによりソースとドレインとの間が
導通することになる。そしてこのときの縦型ＭＯＳの抵
抗をオン抵抗という。
【０００７】又ソースとドレインとの間が導通している
状態である、オン状態にあるときソース電極１０９とゲ
ート１０７との間に印加されていたゲート電圧ＶGSを０
Ｖにするか、又は負電圧つまり逆バイアスにすることに
よりゲートはオフされＮ型に反転していたチャネル領域
１１１がＰ領域にもどり、ソースとドレインとの間が非
導通、即ちオフ状態となる。このようにゲート電圧ＶGS
を制御することにより、ソースとドレインとの間の電流
の流れを制御でき、縦型ＭＯＳを電力用スイッチング素
子として使用することができる。
状態である、オン状態にあるときソース電極１０９とゲ
ート１０７との間に印加されていたゲート電圧ＶGSを０
Ｖにするか、又は負電圧つまり逆バイアスにすることに
よりゲートはオフされＮ型に反転していたチャネル領域
１１１がＰ領域にもどり、ソースとドレインとの間が非
導通、即ちオフ状態となる。このようにゲート電圧ＶGS
を制御することにより、ソースとドレインとの間の電流
の流れを制御でき、縦型ＭＯＳを電力用スイッチング素
子として使用することができる。
【０００８】ゲートをオフした状態で縦型ＭＯＳに印加
できるドレイン電圧ＶDS、即ちこの電圧が素子のオフ時
耐圧ＢＶDSであるが、素子のＢＶDSは一般的にはＮ−
層１０２の不純物濃度、及び厚みで定まるが、縦型ＭＯ
Ｓの場合は更に素子の表面領域の構造にも依存する。特
にトレンチ構造の縦型ＭＯＳの場合、Ｐベース層１０３
を貫通してトレンチ１０５がＮ− 層１０２へ突出して
いるので、素子の耐圧はＮ− 層１０２へ突出したトレ
ンチ１０５の先端部分で決定される。
できるドレイン電圧ＶDS、即ちこの電圧が素子のオフ時
耐圧ＢＶDSであるが、素子のＢＶDSは一般的にはＮ−
層１０２の不純物濃度、及び厚みで定まるが、縦型ＭＯ
Ｓの場合は更に素子の表面領域の構造にも依存する。特
にトレンチ構造の縦型ＭＯＳの場合、Ｐベース層１０３
を貫通してトレンチ１０５がＮ− 層１０２へ突出して
いるので、素子の耐圧はＮ− 層１０２へ突出したトレ
ンチ１０５の先端部分で決定される。
【０００９】図７は、図６の縦型ＭＯＳのトレンチ中央
部からセル中央部のトレンチ先端近傍における電位分布
をシミュレーションにより求めた等電位グラフである。
このシミュレーションでは、Ｎ−層１０２の不純物濃度
を１Ωｃｍ、Ｐベース層１０３表面からＮ−層１０２の
底面まで厚みを８．５μｍとした。
部からセル中央部のトレンチ先端近傍における電位分布
をシミュレーションにより求めた等電位グラフである。
このシミュレーションでは、Ｎ−層１０２の不純物濃度
を１Ωｃｍ、Ｐベース層１０３表面からＮ−層１０２の
底面まで厚みを８．５μｍとした。
【００１０】図７から分かるように、縦型ＭＯＳにドレ
イン電圧ＶDSを印加すると、空乏層はＰベース層１０３
からＮ−層１０２へ延びるがＮ−層１０２へ突出したト
レンチ１０５の先端隅部近傍（図７のＣ部）で高電位側
の等電位線が持ち上がって、この先端隅部近傍で電界が
強くなっている。そしてこの先端隅部の電界強度で素子
の耐圧が決定され、トレンチ１０５のＮ−層１０２への
突出が無い場合に比べ耐圧が低下する。
イン電圧ＶDSを印加すると、空乏層はＰベース層１０３
からＮ−層１０２へ延びるがＮ−層１０２へ突出したト
レンチ１０５の先端隅部近傍（図７のＣ部）で高電位側
の等電位線が持ち上がって、この先端隅部近傍で電界が
強くなっている。そしてこの先端隅部の電界強度で素子
の耐圧が決定され、トレンチ１０５のＮ−層１０２への
突出が無い場合に比べ耐圧が低下する。
【００１１】このようなトレンチ構造を有する縦型ＭＯ
Ｓの耐圧低下の対策として、例えば米国特許５０７２２
６６号に記載された素子構造が提案されている。図８は
米国特許５０７２２６６号に開示された素子の断面斜視
図である。図８の素子構造ではＰベース層１０３の中央
部にトレンチ１０５よりも深い高濃度Ｐ型領域を設けて
いる。その他の構成は図６の従来の縦型ＭＯＳと同じ構
成である。
Ｓの耐圧低下の対策として、例えば米国特許５０７２２
６６号に記載された素子構造が提案されている。図８は
米国特許５０７２２６６号に開示された素子の断面斜視
図である。図８の素子構造ではＰベース層１０３の中央
部にトレンチ１０５よりも深い高濃度Ｐ型領域を設けて
いる。その他の構成は図６の従来の縦型ＭＯＳと同じ構
成である。
【００１２】又、特開平８−１６７７１１号公報には、
オン抵抗を低く保ちながら耐圧低下を防止するために、
Ｐベース層とＮ−層との間にＰ−層を設けた縦型ＭＯＳ
が開示されている。図９はこの縦型ＭＯＳの断面構造で
ある。特開平８−１６７７１１号公報に開示された縦型
ＭＯＳは、Ｐ−層１１１をＰベース層１０３とＮ−層１
０２の間で、Ｐベース層１０３に接すると共にＮ−層１
０２を介してトレンチの絶縁膜１０６と対向するように
設けた点以外は、図６の従来の縦型ＭＯＳと同じ構成で
ある。
オン抵抗を低く保ちながら耐圧低下を防止するために、
Ｐベース層とＮ−層との間にＰ−層を設けた縦型ＭＯＳ
が開示されている。図９はこの縦型ＭＯＳの断面構造で
ある。特開平８−１６７７１１号公報に開示された縦型
ＭＯＳは、Ｐ−層１１１をＰベース層１０３とＮ−層１
０２の間で、Ｐベース層１０３に接すると共にＮ−層１
０２を介してトレンチの絶縁膜１０６と対向するように
設けた点以外は、図６の従来の縦型ＭＯＳと同じ構成で
ある。
【００１３】
【発明が解決しようとする課題】上述した、図８の素子
構造の縦型ＭＯＳでは、ドレイン電圧ＶDSを印加する
と、図６の従来の縦型ＭＯＳと同様に空乏層はＰベース
層１０３からＮ−層１０２へ延びるが、Ｐベース層１０
３の中央部の高濃度Ｐ型領域がトレンチ１０５よりも深
くなっているので、トレンチ１０５の先端隅部近傍での
高電位側の等電位線の持ち上がりは少なくなり、トレン
チ１０５の先端隅部近傍での素子の耐圧低下は緩和され
るが、高濃度Ｐ型領域の先端隅部近傍で高電位側の等電
位線が持ち上がって、高濃度Ｐ型領域の先端隅部近傍で
局部的に電界が強くなるため、こちらの電界強度で素子
の耐圧が決定されるという問題を生じる。又、深い高濃
度Ｐ領域を形成すると、電流径路の広がりが制限され、
オン抵抗が高くなるという問題も生じる。
構造の縦型ＭＯＳでは、ドレイン電圧ＶDSを印加する
と、図６の従来の縦型ＭＯＳと同様に空乏層はＰベース
層１０３からＮ−層１０２へ延びるが、Ｐベース層１０
３の中央部の高濃度Ｐ型領域がトレンチ１０５よりも深
くなっているので、トレンチ１０５の先端隅部近傍での
高電位側の等電位線の持ち上がりは少なくなり、トレン
チ１０５の先端隅部近傍での素子の耐圧低下は緩和され
るが、高濃度Ｐ型領域の先端隅部近傍で高電位側の等電
位線が持ち上がって、高濃度Ｐ型領域の先端隅部近傍で
局部的に電界が強くなるため、こちらの電界強度で素子
の耐圧が決定されるという問題を生じる。又、深い高濃
度Ｐ領域を形成すると、電流径路の広がりが制限され、
オン抵抗が高くなるという問題も生じる。
【００１４】又、図９の縦型ＭＯＳのＰ−層１１１で
は、ドレイン電圧ＶDSを印加した際にＰ−層１１１側に
も空乏層が広がるためトレンチ１０５の先端隅部近傍で
の高電位側の等電位線の持ち上がりの抑制効果が小さい
のでトレンチ１０５の先端隅部近傍での電界強度の緩和
効果が小さく、ＢＶDSの向上に限界がある。又、この構
造では、オフ状態におけるアバランシェブレークダウン
現象によるキャリア発生がゲート酸化膜の近傍において
生じやすいため、このキャリア発生によってゲート酸化
膜が損なわれやすいという問題も生じる。
は、ドレイン電圧ＶDSを印加した際にＰ−層１１１側に
も空乏層が広がるためトレンチ１０５の先端隅部近傍で
の高電位側の等電位線の持ち上がりの抑制効果が小さい
のでトレンチ１０５の先端隅部近傍での電界強度の緩和
効果が小さく、ＢＶDSの向上に限界がある。又、この構
造では、オフ状態におけるアバランシェブレークダウン
現象によるキャリア発生がゲート酸化膜の近傍において
生じやすいため、このキャリア発生によってゲート酸化
膜が損なわれやすいという問題も生じる。
【００１５】従って、本発明の目的は、オン抵抗を増大
させることなく、且つアバランシェブレークダウンの際
に発生するキャリアによるゲート酸化膜の損傷も抑制し
ながら、ＢＶDSの一層の向上を図った縦型ＭＯＳを、平
易な構成で提供することにある。
させることなく、且つアバランシェブレークダウンの際
に発生するキャリアによるゲート酸化膜の損傷も抑制し
ながら、ＢＶDSの一層の向上を図った縦型ＭＯＳを、平
易な構成で提供することにある。
【００１６】
【課題を解決するための手段】そのため、本発明による
縦型ＭＯＳは、ドレイン領域となる第１導電型半導体層
と、該第１導電型半導体層の一主面上に島状に形成され
た複数の第１の第２導電型半導体領域と、互いに直交す
る第１方向と第２方向の前記第１方向を前記一主面に平
行な方向、前期第２方向を前記一主面に垂直な方向と
し、前記第１の第２導電型半導体領域の周囲に形成され
前記第２方向の深さが前記第１導電型半導体層に達する
トレンチと、前記トレンチ内にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート絶縁膜を介して前記
トレンチと接する各前記第１の第２導電型半導体領域の
前記一主面側に形成されたソース領域となる第１導電型
半導体領域と、前記第１の第２導電型半導体領域内に前
記第１導電型半導体領域と離間して形成された不純物濃
度が前記第１の第２導電型半導体領域よりも高濃度の第
２の第２導電型半導体領域を備え、前記トレンチの前記
第２方向の底部、前記第１の第２導電型半導体領域の前
記第２方向の端部及び前記第２の第２導電型半導体領域
の前記第２方向の端部それぞれの前記第１の第２導電型
半導体領域の表面からの距離を、それぞれＸａ、Ｘｂ及
びＸｃとしたとき、Ｘｂ＜Ｘａ、且つＸｂ＜Ｘｃ＜（２
×Ｘａ−Ｘｂ）であることを特徴とする。このとき，Ｘ
ａ＝Ｘｃであるの望ましい。
縦型ＭＯＳは、ドレイン領域となる第１導電型半導体層
と、該第１導電型半導体層の一主面上に島状に形成され
た複数の第１の第２導電型半導体領域と、互いに直交す
る第１方向と第２方向の前記第１方向を前記一主面に平
行な方向、前期第２方向を前記一主面に垂直な方向と
し、前記第１の第２導電型半導体領域の周囲に形成され
前記第２方向の深さが前記第１導電型半導体層に達する
トレンチと、前記トレンチ内にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート絶縁膜を介して前記
トレンチと接する各前記第１の第２導電型半導体領域の
前記一主面側に形成されたソース領域となる第１導電型
半導体領域と、前記第１の第２導電型半導体領域内に前
記第１導電型半導体領域と離間して形成された不純物濃
度が前記第１の第２導電型半導体領域よりも高濃度の第
２の第２導電型半導体領域を備え、前記トレンチの前記
第２方向の底部、前記第１の第２導電型半導体領域の前
記第２方向の端部及び前記第２の第２導電型半導体領域
の前記第２方向の端部それぞれの前記第１の第２導電型
半導体領域の表面からの距離を、それぞれＸａ、Ｘｂ及
びＸｃとしたとき、Ｘｂ＜Ｘａ、且つＸｂ＜Ｘｃ＜（２
×Ｘａ−Ｘｂ）であることを特徴とする。このとき，Ｘ
ａ＝Ｘｃであるの望ましい。
【００１７】又、前記第１導電型半導体層と前記第１の
第２導電型半導体領域の境界面と前記第２の第２導電型
半導体領域の外周とが交差する第２領域境界線と、当該
第２の第２導電型半導体領域を含む前記第１の第２導電
型半導体領域の前記ゲート絶縁膜と接する前記トレンチ
の面と前記境界面とが交差するトレンチ境界線との最短
距離をＬtdとしたとき、Ｌtd≦２×（Ｘａ−Ｘｂ）であ
ることが好ましい。
第２導電型半導体領域の境界面と前記第２の第２導電型
半導体領域の外周とが交差する第２領域境界線と、当該
第２の第２導電型半導体領域を含む前記第１の第２導電
型半導体領域の前記ゲート絶縁膜と接する前記トレンチ
の面と前記境界面とが交差するトレンチ境界線との最短
距離をＬtdとしたとき、Ｌtd≦２×（Ｘａ−Ｘｂ）であ
ることが好ましい。
【００１８】又、前記第１導電型半導体層は、第１導電
型半導体基板と、この第１導電型半導体基板の一主面に
堆積された当該第１導電型半導体基板の不純物濃度より
も低い不純物濃度のエピタキシャル層を含み、前記第１
の第２導電型半導体領域は前記エピタキシャル層に形成
することができる。
型半導体基板と、この第１導電型半導体基板の一主面に
堆積された当該第１導電型半導体基板の不純物濃度より
も低い不純物濃度のエピタキシャル層を含み、前記第１
の第２導電型半導体領域は前記エピタキシャル層に形成
することができる。
【００１９】又、前記第１導電型がＮ型であり、前記第
２導電型がＰ型であってよい。
２導電型がＰ型であってよい。
【００２０】又、前記第２の第２導電型半導体領域は、
高エネルギーイオン注入と注入した不純物の活性化熱処
理により形成してもよく、或いは、イオン注入とその後
の押し込み拡散熱処理により形成することもできる。
高エネルギーイオン注入と注入した不純物の活性化熱処
理により形成してもよく、或いは、イオン注入とその後
の押し込み拡散熱処理により形成することもできる。
【００２１】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２２】図１は、第１導電型及び第２導電型をそれ
ぞれＮ型、Ｐ型としたときの本発明の縦型ＭＯＳの一実
施形態を示す図で、（ａ）は模式的な部分平面図、
（ｂ）は（ａ）のＡ−Ａ’線に沿った断面を模式的に示
す断面構造図である。尚、（ａ）では、煩瑣を避けて分
かり易くするため、（ｂ）の層間絶縁膜２６及びソース
電極２７に対応するパターンの図示を省略している。図
１を参照すると、本実施形態の縦型ＭＯＳ１は、複数の
例えば矩形状の単位セル１０を規則的に配置して形成さ
れる。各単位セル１０は、Ｎ＋型半導体基板（高不純物
濃度半導体基板）１１上に堆積された半導体基板１１よ
り低不純物濃度の比抵抗１〜２０Ωｃｍ、厚さ５〜６０
μｍのＮ− 型エピタキシャル層（低不純物濃度半導体
層）１２に形成され、半導体基板１１及びエピタキシャ
ル層１２がドレイン領域となるＮ型半導体層を形成して
いる。
ぞれＮ型、Ｐ型としたときの本発明の縦型ＭＯＳの一実
施形態を示す図で、（ａ）は模式的な部分平面図、
（ｂ）は（ａ）のＡ−Ａ’線に沿った断面を模式的に示
す断面構造図である。尚、（ａ）では、煩瑣を避けて分
かり易くするため、（ｂ）の層間絶縁膜２６及びソース
電極２７に対応するパターンの図示を省略している。図
１を参照すると、本実施形態の縦型ＭＯＳ１は、複数の
例えば矩形状の単位セル１０を規則的に配置して形成さ
れる。各単位セル１０は、Ｎ＋型半導体基板（高不純物
濃度半導体基板）１１上に堆積された半導体基板１１よ
り低不純物濃度の比抵抗１〜２０Ωｃｍ、厚さ５〜６０
μｍのＮ− 型エピタキシャル層（低不純物濃度半導体
層）１２に形成され、半導体基板１１及びエピタキシャ
ル層１２がドレイン領域となるＮ型半導体層を形成して
いる。
【００２３】各単位セル１０の周囲は深さＸａ、幅ｈの
トレンチ１３が形成されており、トレンチ１３内は膜厚
ｔoxのゲート酸化膜２４を介して、ポリシリコン膜から
なるゲート電極２５が埋設されている。各単位セル１０
は、第１のＰ型半導体領域であるＰ型不純物をイオン打
ち込みして形成した深さＸｂのＰ型ベース領域２１と、
Ｎ型不純物領域であるＮ型不純物をイオン打ち込みして
形成したソース領域２２と、Ｐ型ベース領域２１のコン
タクト部を兼ねる各単位セル１０の中央部に形成された
第２のＰ型不純物領域である深さＸｃの高濃度Ｐ型領域
２３と、トレンチ１３と対向する面に形成されたゲート
絶縁膜２４を備えている。尚、Ｐ型ベース領域２１の深
さＸｂは、トレンチ１３の深さＸａを超えない、即ちＸ
ｂ＜Ｘａとなるように形成されている。
トレンチ１３が形成されており、トレンチ１３内は膜厚
ｔoxのゲート酸化膜２４を介して、ポリシリコン膜から
なるゲート電極２５が埋設されている。各単位セル１０
は、第１のＰ型半導体領域であるＰ型不純物をイオン打
ち込みして形成した深さＸｂのＰ型ベース領域２１と、
Ｎ型不純物領域であるＮ型不純物をイオン打ち込みして
形成したソース領域２２と、Ｐ型ベース領域２１のコン
タクト部を兼ねる各単位セル１０の中央部に形成された
第２のＰ型不純物領域である深さＸｃの高濃度Ｐ型領域
２３と、トレンチ１３と対向する面に形成されたゲート
絶縁膜２４を備えている。尚、Ｐ型ベース領域２１の深
さＸｂは、トレンチ１３の深さＸａを超えない、即ちＸ
ｂ＜Ｘａとなるように形成されている。
【００２４】又、高濃度Ｐ型領域２３の深さＸｃは、ト
レンチ１３の深さ（厳密には、トレンチ１３の底部のゲ
ート絶縁膜２４とＮ−領域１２ａとの界面までの深さ）
Ｘａと略等しく、即ちＸａ≒Ｘｃとなるように形成され
ている。更に、トレンチ１３と高濃度Ｐ型領域２３との
最短距離をＬtdとすると、Ｌtd≦２×（Ｘａ−Ｘｂ）と
なるように形成されている。
レンチ１３の深さ（厳密には、トレンチ１３の底部のゲ
ート絶縁膜２４とＮ−領域１２ａとの界面までの深さ）
Ｘａと略等しく、即ちＸａ≒Ｘｃとなるように形成され
ている。更に、トレンチ１３と高濃度Ｐ型領域２３との
最短距離をＬtdとすると、Ｌtd≦２×（Ｘａ−Ｘｂ）と
なるように形成されている。
【００２５】又、Ｎ＋型ソース領域２２の一部、トレン
チ１３内及びゲート電極２５を覆うように所定の膜厚の
層間絶縁膜２６が形成され、Ｎ＋型ソース領域２２及び
高濃度Ｐ型領域２３の露出部並びに層間絶縁膜２６を覆
うように、アルミニウム等からなるソース電極２７が形
成されている。一方、Ｎ＋型半導体基板１１には、金、
銀、ニッケル等からなるドレイン電極２８が形成されて
いる。
チ１３内及びゲート電極２５を覆うように所定の膜厚の
層間絶縁膜２６が形成され、Ｎ＋型ソース領域２２及び
高濃度Ｐ型領域２３の露出部並びに層間絶縁膜２６を覆
うように、アルミニウム等からなるソース電極２７が形
成されている。一方、Ｎ＋型半導体基板１１には、金、
銀、ニッケル等からなるドレイン電極２８が形成されて
いる。
【００２６】次に、本実施形態の縦型ＭＯＳ１の製造方
法の一例を具体例に基づいて説明する。図２及び図３
は、この製造方法を説明するための主要工程毎断面図で
ある。以下、図２，３を参照して説明する。
法の一例を具体例に基づいて説明する。図２及び図３
は、この製造方法を説明するための主要工程毎断面図で
ある。以下、図２，３を参照して説明する。
【００２７】先ず、Ｎ＋型シリコン基板１１上にＮ−型
エピタキシャル層１２を形成しその上にシリコン酸化膜
（図示せず）を１μｍ程度の膜厚に形成する。次に、フ
ォトリソグラフィ法及びドライエッチング法により、基
板上を縦横に走る、シリコン基板内での深さが１．０μ
ｍ程度で幅が０．５μｍ程度のトレンチ１３を形成した
後（図２（ａ））、熱酸化法により、膜厚５０nm程度の
ゲート酸化膜２４をトレンチ内壁面に形成する（図２
（ｂ））。
エピタキシャル層１２を形成しその上にシリコン酸化膜
（図示せず）を１μｍ程度の膜厚に形成する。次に、フ
ォトリソグラフィ法及びドライエッチング法により、基
板上を縦横に走る、シリコン基板内での深さが１．０μ
ｍ程度で幅が０．５μｍ程度のトレンチ１３を形成した
後（図２（ａ））、熱酸化法により、膜厚５０nm程度の
ゲート酸化膜２４をトレンチ内壁面に形成する（図２
（ｂ））。
【００２８】次に、全面にポリシリコンを堆積し、リン
拡散によってポリシリコンを低抵抗化した後、エッチバ
ック法若しくはＣＭＰ（化学的機械研磨）法により、基
板上のポリシリコンとシリコン酸化膜を除去し、トレン
チ１３内にポリシリコンを埋め込んで、ゲート電極２５
を形成する。次いで、ボロン（Ｂ）を、ドーズ量：１Ｅ
13ｃｍ−２、加速エネルギー：７０ｋｅＶの条件でイオ
ン注入した後、１０００℃程度で１０分間前後の熱処理
を行って、Ｐ型ベース領域２１を形成する（図２
（ｃ））。
拡散によってポリシリコンを低抵抗化した後、エッチバ
ック法若しくはＣＭＰ（化学的機械研磨）法により、基
板上のポリシリコンとシリコン酸化膜を除去し、トレン
チ１３内にポリシリコンを埋め込んで、ゲート電極２５
を形成する。次いで、ボロン（Ｂ）を、ドーズ量：１Ｅ
13ｃｍ−２、加速エネルギー：７０ｋｅＶの条件でイオ
ン注入した後、１０００℃程度で１０分間前後の熱処理
を行って、Ｐ型ベース領域２１を形成する（図２
（ｃ））。
【００２９】次に、フォトリソグラフィ法によりレジス
トマスクを形成し、セル中央部にボロンをドーズ量：１
Ｅ15ｃｍ−２、加速エネルギー：１５０ｋｅＶの条件で
イオン注入した後、１１００℃、３０分程度の熱処理を
行って高濃度Ｐ型領域２３を形成する（図３（ａ））。
トマスクを形成し、セル中央部にボロンをドーズ量：１
Ｅ15ｃｍ−２、加速エネルギー：１５０ｋｅＶの条件で
イオン注入した後、１１００℃、３０分程度の熱処理を
行って高濃度Ｐ型領域２３を形成する（図３（ａ））。
【００３０】続いて、フォトリソグラフィ法によりレジ
ストマスクを形成した後、ヒ素（Ａｓ）を、ドーズ量：
１Ｅ16ｃｍ−２、加速エネルギー：７０ｋｅＶの条件で
イオン注入し、１０００℃、３０分間の熱処理を行っ
て、Ｎ＋型ソース領域２２を形成する。次に、ＣＶＤ法
によりシリコン酸化膜を約１．０μｍの膜厚に堆積し、
フォトリソグラフィ法及びドライエッチング法を用いて
シリコン酸化膜をパターニングして、ゲート電極２５上
及び各Ｎ＋型ソース領域２２の一部を覆う平面形状が格
子状の層間絶縁膜２６を形成する（図３（ｂ））。
ストマスクを形成した後、ヒ素（Ａｓ）を、ドーズ量：
１Ｅ16ｃｍ−２、加速エネルギー：７０ｋｅＶの条件で
イオン注入し、１０００℃、３０分間の熱処理を行っ
て、Ｎ＋型ソース領域２２を形成する。次に、ＣＶＤ法
によりシリコン酸化膜を約１．０μｍの膜厚に堆積し、
フォトリソグラフィ法及びドライエッチング法を用いて
シリコン酸化膜をパターニングして、ゲート電極２５上
及び各Ｎ＋型ソース領域２２の一部を覆う平面形状が格
子状の層間絶縁膜２６を形成する（図３（ｂ））。
【００３１】その後、シリコン基板表面、層間絶縁膜２
６表面にアルミニウム膜をスパッタ法によって全面に厚
さ４．５μｍの膜厚に堆積してソース電極２７を形成
し、更に基板裏面にスパッタ法によりドレイン電極２８
を形成して図１の縦型ＭＯＳ１が完成する。
６表面にアルミニウム膜をスパッタ法によって全面に厚
さ４．５μｍの膜厚に堆積してソース電極２７を形成
し、更に基板裏面にスパッタ法によりドレイン電極２８
を形成して図１の縦型ＭＯＳ１が完成する。
【００３２】次に、本実施形態の縦型ＭＯＳ１の動作に
ついて説明する。先ずオン動作について説明する。ゲー
ト電極２５とソース電極２７との間に制御電圧としての
閾値以上の正電圧が入力されると、ゲート電極２５下の
ゲート絶縁膜２４に接しているＰ型ベース領域２１の側
面はＮ型に反転されてチャネル領域が形成されるように
なる。従って、Ｎ＋型半導体基板１１からエピタキシャ
ル層１２のＮ−領域１２ａ、チャネル領域を通じてＮ＋
型ソース領域２２に至るドレイン電流が流れて、縦型Ｍ
ＯＳ１が動作するようになる。
ついて説明する。先ずオン動作について説明する。ゲー
ト電極２５とソース電極２７との間に制御電圧としての
閾値以上の正電圧が入力されると、ゲート電極２５下の
ゲート絶縁膜２４に接しているＰ型ベース領域２１の側
面はＮ型に反転されてチャネル領域が形成されるように
なる。従って、Ｎ＋型半導体基板１１からエピタキシャ
ル層１２のＮ−領域１２ａ、チャネル領域を通じてＮ＋
型ソース領域２２に至るドレイン電流が流れて、縦型Ｍ
ＯＳ１が動作するようになる。
【００３３】次に、オフ時の耐圧について説明する。図
４は、ゲート電極２５及びソース電極２７の電位を０Ｖ
とし、ドレイン電極２８に正電圧ＶDSを印加したときの
縦型ＭＯＳ１のトレンチ中央部からセル中央部のトレン
チ先端近傍における電位分布を、図７の場合と同様Ｎ−
領域１２ａの不純物濃度を１Ωｃｍ、Ｐ型ベース領域２
３表面からＮ−領域１２ａの底面まで厚みを８．５μｍ
として、シミュレーションにより求めた等電位グラフで
ある。従来の縦型ＭＯＳの場合の図７と比較すると、縦
型ＭＯＳ１では図７のＣ部に相当する底面端部近傍での
高電位側の等電位線の持ち上がりが十分抑制されて、等
電位線が平坦に近くなっていることが分かる。従って、
縦型ＭＯＳ１のＢＶDSは、Ｎ−領域１２ａへのトレンチ
１３の突き出しが無い場合に近い値が得られる。
４は、ゲート電極２５及びソース電極２７の電位を０Ｖ
とし、ドレイン電極２８に正電圧ＶDSを印加したときの
縦型ＭＯＳ１のトレンチ中央部からセル中央部のトレン
チ先端近傍における電位分布を、図７の場合と同様Ｎ−
領域１２ａの不純物濃度を１Ωｃｍ、Ｐ型ベース領域２
３表面からＮ−領域１２ａの底面まで厚みを８．５μｍ
として、シミュレーションにより求めた等電位グラフで
ある。従来の縦型ＭＯＳの場合の図７と比較すると、縦
型ＭＯＳ１では図７のＣ部に相当する底面端部近傍での
高電位側の等電位線の持ち上がりが十分抑制されて、等
電位線が平坦に近くなっていることが分かる。従って、
縦型ＭＯＳ１のＢＶDSは、Ｎ−領域１２ａへのトレンチ
１３の突き出しが無い場合に近い値が得られる。
【００３４】以上説明したとおり、本実施形態の縦型Ｍ
ＯＳ１では、トレンチ１３をＰ型ベース領域２１とＮ−
領域１２ａとの境界面よりも深く形成することでオン抵
抗を低減すると共に、各単位セル１０の中央部に形成さ
れた高濃度Ｐ型領域２３の深さ及びトレンチ１３との距
離を上記のようにすることにより、縦型ＭＯＳ１がオフ
状態のときのトレンチ１３及び高濃度Ｐ型領域２３のそ
れぞれの底面端部（図３（ｂ）のＰ１，Ｐ２部及びＱ
１，Ｑ２部等）近傍での局部的な等電位線の持ち上がり
を緩和することができ、ＢＶDSを向上させることができ
る。
ＯＳ１では、トレンチ１３をＰ型ベース領域２１とＮ−
領域１２ａとの境界面よりも深く形成することでオン抵
抗を低減すると共に、各単位セル１０の中央部に形成さ
れた高濃度Ｐ型領域２３の深さ及びトレンチ１３との距
離を上記のようにすることにより、縦型ＭＯＳ１がオフ
状態のときのトレンチ１３及び高濃度Ｐ型領域２３のそ
れぞれの底面端部（図３（ｂ）のＰ１，Ｐ２部及びＱ
１，Ｑ２部等）近傍での局部的な等電位線の持ち上がり
を緩和することができ、ＢＶDSを向上させることができ
る。
【００３５】尚、本発明は上記実施形態の説明に限定さ
れるものでなく、その要旨の範囲内で種々変更が可能で
ある。例えば、上記実施形態は第１導電型及び第２導電
型をそれぞれＮ型、Ｐ型とした例で説明したが、逆に第
１導電型及び第２導電型をそれぞれＰ型、Ｎ型としたＰ
チャネル型ＭＯＳであってもよく、又、単位セル１０の
平面形状は、矩形に限らず短冊状、多角形、円形等を含
む任意の形状であってよい。
れるものでなく、その要旨の範囲内で種々変更が可能で
ある。例えば、上記実施形態は第１導電型及び第２導電
型をそれぞれＮ型、Ｐ型とした例で説明したが、逆に第
１導電型及び第２導電型をそれぞれＰ型、Ｎ型としたＰ
チャネル型ＭＯＳであってもよく、又、単位セル１０の
平面形状は、矩形に限らず短冊状、多角形、円形等を含
む任意の形状であってよい。
【００３６】又、図５は、縦型ＭＯＳ１において、トレ
ンチ１３の深さＸａを一定として高濃度Ｐ型領域２３の
深さＸｃを変化させたときのＢＶDSの変化をシミュレー
ションにより求め、ＢＶDSとＸｃそれぞれ縦軸と横軸と
して示すグラフであり、図５から分かるとおり、高濃度
Ｐ型領域２３の深さＸｃは、トレンチ１３の深さＸａと
略等しい例で説明したが、Ｘｂ＜Ｘｃ＜（２×Ｘａ−Ｘ
ｂ）の範囲であれば、程度に差はあるがＢＶDSの改善効
果が得られる。
ンチ１３の深さＸａを一定として高濃度Ｐ型領域２３の
深さＸｃを変化させたときのＢＶDSの変化をシミュレー
ションにより求め、ＢＶDSとＸｃそれぞれ縦軸と横軸と
して示すグラフであり、図５から分かるとおり、高濃度
Ｐ型領域２３の深さＸｃは、トレンチ１３の深さＸａと
略等しい例で説明したが、Ｘｂ＜Ｘｃ＜（２×Ｘａ−Ｘ
ｂ）の範囲であれば、程度に差はあるがＢＶDSの改善効
果が得られる。
【００３７】又、Ｘａを図１（ｂ）のように定義したと
き、（Ｘａ−ｔox）はＸｂよりも５０nm程度深くなるよ
うに形成することが望ましい。これにより縦型ＭＯＳ１
がオンしたときにＰ型ベース領域２１にチャネルを確実
に形成し、オン抵抗の増大を抑制することができる。
き、（Ｘａ−ｔox）はＸｂよりも５０nm程度深くなるよ
うに形成することが望ましい。これにより縦型ＭＯＳ１
がオンしたときにＰ型ベース領域２１にチャネルを確実
に形成し、オン抵抗の増大を抑制することができる。
【００３８】尚、トレンチ１３の深さＸａ及び幅、Ｐ型
ベース領域２１の深さＸｂ、高濃度Ｐ型領域２３の深さ
Ｘｃ、ゲート絶縁膜２４の膜厚ｔox等は、縦型ＭＯＳ１
が必要とする特性に応じて設定すればよい。又、基板１
１やエピタキシャル層１２の比抵抗（又は不純物濃度）
や、Ｐ型ベース領域２１及び高濃度Ｐ型領域２３の不純
物濃度やこれらを形成するイオン注入条件、熱処理条件
等も所望の特性、製造方法等に応じて適宜定めればよ
い。
ベース領域２１の深さＸｂ、高濃度Ｐ型領域２３の深さ
Ｘｃ、ゲート絶縁膜２４の膜厚ｔox等は、縦型ＭＯＳ１
が必要とする特性に応じて設定すればよい。又、基板１
１やエピタキシャル層１２の比抵抗（又は不純物濃度）
や、Ｐ型ベース領域２１及び高濃度Ｐ型領域２３の不純
物濃度やこれらを形成するイオン注入条件、熱処理条件
等も所望の特性、製造方法等に応じて適宜定めればよ
い。
【００３９】
【発明の効果】以上説明したように、本発明の縦型ＭＯ
Ｓは、平易な構成で、オン抵抗を増大させることなくオ
フ時の耐圧ＢＶDSの一層の向上を図ることができるとい
う効果が得られる。
Ｓは、平易な構成で、オン抵抗を増大させることなくオ
フ時の耐圧ＢＶDSの一層の向上を図ることができるとい
う効果が得られる。
【図１】本発明の縦型ＭＯＳの一実施形態を示す図で、
（ａ）は模式的な部分平面図、（ｂ）は（ａ）のＡ−
Ａ’線に沿った断面を示す模式的な断面図である。
（ａ）は模式的な部分平面図、（ｂ）は（ａ）のＡ−
Ａ’線に沿った断面を示す模式的な断面図である。
【図２】図１の縦型ＭＯＳの製造方法を説明するための
主要工程毎断面図である。
主要工程毎断面図である。
【図３】図１の縦型ＭＯＳの製造方法を説明するための
主要工程毎断面図である。
主要工程毎断面図である。
【図４】図１の縦型ＭＯＳのトレンチ中央部からセル中
央部のトレンチ先端近傍における電位分布をシミュレー
ションにより求めた等電位グラフである。
央部のトレンチ先端近傍における電位分布をシミュレー
ションにより求めた等電位グラフである。
【図５】図１の縦型ＭＯＳにおいて、高濃度Ｐ型領域の
深さＸｃを変化させたときのＢＶDSの変化をシミュレー
ションにより求め、ＢＶDSとＸｃそれぞれ縦軸と横軸と
して示すグラフである。
深さＸｃを変化させたときのＢＶDSの変化をシミュレー
ションにより求め、ＢＶDSとＸｃそれぞれ縦軸と横軸と
して示すグラフである。
【図６】従来の縦型ＭＯＳの一例の断面図である。
【図７】図６の縦型ＭＯＳのトレンチ中央部からセル中
央部のトレンチ先端近傍における電位分布をシミュレー
ションにより求めた等電位グラフである。
央部のトレンチ先端近傍における電位分布をシミュレー
ションにより求めた等電位グラフである。
【図８】米国特許５０７２２６６号に開示された素子の
断面斜視図である。
断面斜視図である。
【図９】特開平８−１６７７１１号公報に開示された縦
型ＭＯＳの断面構造である。
型ＭＯＳの断面構造である。
【符号の説明】
１ 縦型ＭＯＳ
１０ 単位セル
１１ 基板
１２ エピタキシャル層
１２ａ Ｎ−領域
１３ トレンチ
２１ Ｐ型ベース領域
２２ ソース領域
２３ 高濃度Ｐ型領域
２４ ゲート絶縁膜
２５ ゲート電極
２６ 層間絶縁膜
２７ ソース電極
２８ ドレイン電極
Claims (7)
- 【請求項１】 ドレイン領域となる第１導電型半導体層
と、該第１導電型半導体層の一主面上に島状に形成され
た複数の第１の第２導電型半導体領域と、互いに直交す
る第１方向と第２方向の前記第１方向を前記一主面に平
行な方向、前期第２方向を前記一主面に垂直な方向と
し、前記第１の第２導電型半導体領域の周囲に形成され
たトレンチと、前記トレンチ内にゲート絶縁膜を介して
形成されたゲート電極と、前記ゲート絶縁膜を介して前
記トレンチと接する各前記第１の第２導電型半導体領域
の前記一主面側に形成されたソース領域となる第１導電
型半導体領域と、前記第１の第２導電型半導体領域内に
前記第１導電型半導体領域と離間して形成された不純物
濃度が前記第１の第２導電型半導体領域よりも高濃度の
第２の第２導電型半導体領域を備え、前記トレンチの前
記第２方向の底部、前記第１の第２導電型半導体領域の
前記第２方向の端部及び前記第２の第２導電型半導体領
域の前記第２方向の端部それぞれの前記第１の第２導電
型半導体領域の表面からの距離を、それぞれＸａ，Ｘｂ
及びＸｃとしたとき、Ｘｂ＜Ｘａ、且つＸｂ＜Ｘｃ＜
（２×Ｘａ−Ｘｂ）であることを特徴とする縦型電界効
果トランジスタ。 - 【請求項２】 前記第２の第２導電型半導体領域の深さ
Ｘｃが、前記トレンチの深さＸａと同じである請求項１
記載の縦型電界効果トランジスタ。 - 【請求項３】 前記第１導電型半導体層と前記第１の第
２導電型半導体領域の境界面と前記第２の第２導電型半
導体領域の外周とが交差する第２領域境界線と、当該第
２の第２導電型半導体領域を含む前記第１の第２導電型
半導体領域の前記ゲート絶縁膜と接する前記トレンチの
面と前記境界面とが交差するトレンチ境界線との最短距
離をＬtdとしたとき、 Ｌtd≦２×（Ｘａ−Ｘｂ） である請求項１又は２に記載の縦型電界効果トランジス
タ。 - 【請求項４】 前記第１導電型半導体層は、第１導電型
半導体基板と、この第１導電型半導体基板の一主面に堆
積された当該第１導電型半導体基板の不純物濃度よりも
低い不純物濃度のエピタキシャル層を含み、前記第１の
第２導電型半導体領域は前記エピタキシャル層に形成さ
れた請求項１乃至３いずれか１項に記載の縦型電界効果
トランジスタ。 - 【請求項５】 前記第１導電型がＮ型であり、前記第２
導電型がＰ型である請求項１乃至４いずれか１項に記載
の縦型電界効果トランジスタ。 - 【請求項６】 前記第２の第２導電型半導体領域は、高
エネルギーイオン注入と注入した不純物の活性化熱処理
により形成されたものである請求項１乃至５いずれか１
項に記載の縦型電界効果トランジスタ。 - 【請求項７】 前記第２の第２導電型半導体領域は、イ
オン注入とその後の押し込み拡散熱処理により形成され
たものである請求項１乃至５いずれか１項に記載の縦型
電界効果トランジスタ。
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