JP2013179333A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2013179333A
JP2013179333A JP2013096846A JP2013096846A JP2013179333A JP 2013179333 A JP2013179333 A JP 2013179333A JP 2013096846 A JP2013096846 A JP 2013096846A JP 2013096846 A JP2013096846 A JP 2013096846A JP 2013179333 A JP2013179333 A JP 2013179333A
Authority
JP
Japan
Prior art keywords
trench
gate electrode
region
drain region
source region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013096846A
Other languages
English (en)
Other versions
JP5567711B2 (ja
Inventor
Masayuki Hashitani
雅幸 橋谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2013096846A priority Critical patent/JP5567711B2/ja
Publication of JP2013179333A publication Critical patent/JP2013179333A/ja
Application granted granted Critical
Publication of JP5567711B2 publication Critical patent/JP5567711B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】駆動能力を向上させた半導体装置を提供する。
【解決手段】半導体装置には、ゲート幅方向に断続的に深さの変化する凹部を設けるためのトレンチ部３が形成されており、ゲート絶縁膜６を介して、トレンチ部３の内部及び上面部にゲート電極７が形成されている。ゲート電極７のゲート長方向の一方の側にはソース領域９が形成されており、他方の側にはドレイン領域１０が形成されている。ソース領域９とドレイン領域１０の少なくとも一部では、ゲート電極７の形成前にトレンチ部３の内壁からイオン注入を用いて不純物添加をおこなった後、拡散および活性化の熱処理を施すことによって、トレンチ部３の表面から底部にかけて深く形成することを可能とする。ゲート電極７の凹部上面に集中して流れていた電流はトレンチ部３の全体に一様に流れるようになり、ゲート幅方向に深さが変化するように形成された凹部の実効的なゲート幅が広がる。半導体装置のオン抵抗は低下し、駆動能力が高まる。
【選択図】図３

Description

本発明は、高駆動能力を要するＭＯＳトランジスタを含む半導体装置に関する。
MOSトランジスタは電子技術において中核を担う電子素子であって、MOSトランジスタの小型化と高駆動能力化は、重要である。MOSトランジスタを高駆動能力化する方法の１つとして、ゲート幅を長くしてオン抵抗を低減させる方法があるが、ゲート幅を広くするとMOSトランジスタの占有面積が大きくなるという問題があった。その解決のために、横型MOS構造のMOSトランジスタの専有面積の増加を抑えながらゲート幅を広くする技術が提案されている。（例えば、特許文献１参照）
以下、図４を用いて、従来の半導体装置について説明する。図４（ａ）の斜視図は、ウェル１１にトレンチ構造３を設け、ゲート絶縁膜６を介してトレンチ構造を有するトレンチ部の内部およびトレンチが形成されていないプレーナー部の上面にゲート電極７を形成したものである。ウェル１１の表面部分において、ゲート電極７の一方の側にはソース領域９が設けられており、他方の側にはドレイン領域１０が設けられている。図４（ｂ）は、図４（ａ）のA−A断面図であり、プレーナー部を示している。図４（ｃ）は、図４（ａ）のＢ−Ｂ断面図であり、チャネルに垂直な方向の断面図である。Ｂ−Ｂ断面図に示したように、トレンチ部３の内部にゲート電極７が形成されているため、ゲート電極７の下に位置するゲート絶縁膜６が形成する曲線の長さの総延長がゲート幅となる。
このように、この技術では、ゲート部を凸部と凹部を有するトレンチ構造にすることによって、表面でのゲート電極７の長さに対して、実効的なゲート幅の長さを長くすることができ、これによって、MOSトランジスタの耐圧を低下させずに単位面積あたりのオン抵抗を低減することができる。
特開２００６−４９８２６号公報
以上述べた半導体装置の構造では、想定したよりも駆動能力が実際には得られないという問題があった。そして、ゲート長によって、駆動能力が異なり、ゲート長が短くなると、駆動能力が低下する傾向を示すということが分かった。
これは、ソースドレイン間に生じたチャネルのうち、図４（ｄ）に示した経路A（トレンチ部３が形成されていないプレーナー部）に電流が多く流れ、ソースとドレインを結ぶ向きであるチャネルに平行なトレンチ部８の側面を流れる経路Bやトレンチ部８の底面を介して流れる経路Cにはあまり電流が流れないことが原因であると推察できる。そのため、ゲート長が短いほど、経路Aに電流が集中するようになり、このことが、ゲート長が短くなると駆動能力が低下する原因であると考えられる。
本発明の目的は、トレンチ構造を有する半導体装置の駆動能力を向上させることである。
上記課題を解決するために、本発明は次の手段を用いた。
（１）第１導電型半導体基板に形成された、トレンチ部とプレーナー部とを交互に有して、ゲート幅方向に断続的に深さが変化するトレンチ構造と、ゲート絶縁膜を介して、前記トレンチ部の内部を充填しているとともに、前記プレーナー部の上面に形成されたゲート電極と、前記ゲート電極の一方の側の前記第１導電型半導体基板に形成された第２導電型のソース領域と、前記ゲート電極の他方の側の前記第１導電型半導体基板に形成された第２導電型のドレイン領域と、前記ソース領域および前記ドレイン領域にはさまれたチャネル領域と、を備えた半導体装置において、
前記ソース領域および前記ドレイン領域は、前記トレンチ部の内部においては前記ゲート電極に対してノンセルフアラインに配置され、前記プレーナー部の上面においては前記ゲート電極に対してセルフアラインに配置されており、
前記ソース領域および前記ドレイン領域において、前記トレンチ部を挟んで向き合う部分は、当該トレンチ構造の上面から底部と同じあるいはそれ以上に達する深さを有し、
前記ソース領域および前記ドレイン領域の表面に配置された前記ゲート絶縁膜の厚さは、前記チャネル領域の表面に配置された前記ゲート絶縁膜の厚さよりも厚いことを特徴とする半導体装置とした。
（２）第１導電型半導体基板と、前記第１導電型半導体基板の表面近傍に離間して配置された第２導電型のソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域の間に配置された第１のチャネル領域となる平坦なプレーナー部と、前記プレーナー部に沿って配置された、その側面および底面が第２のチャネル領域となる、一定の深さを有するトレンチ部と、前記プレーナー部および前記トレンチ部の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、からなる半導体装置であって、
前記ゲート電極は前記トレンチ部の内部を充填しているとともに、前記プレーナー部の上面に形成され、
前記ソース領域および前記ドレイン領域は、前記トレンチ部の内部においては前記ゲート電極に対してノンセルフアラインに配置され、前記プレーナー部の上面においては前記ゲート電極に対してセルフアラインに配置されており、
前記ソース領域および前記ドレイン領域において、前記トレンチ部を介して向き合う部分の拡散領域の深さは当該トレンチ構造の上面から底部と同じあるいはそれ以上に達する深さを有し、
前記ソース領域および前記ドレイン領域の表面に配置された前記ゲート絶縁膜の厚さは、前記第２のチャネル領域の表面に配置された前記ゲート絶縁膜の厚さよりも厚いことを特徴とする半導体装置とした。
本発明によれば、上述の半導体装置のソース領域およびドレイン領域の一部において、ゲート電極形成前のトレンチ部にフォトレジスト膜を塗布しパターニングし、イオン注入をおこなうことでトレンチ部上面から底部にかけて深く拡散させた領域を形成することが可能である。これによって、トレンチ部トランジスタのゲート電極に対して深い位置までソース領域およびドレイン領域が形成されることになるため、ゲート幅方向に断続的に深さが変化する凹部上部への電流集中を緩和させ、電流をトレンチ部側面および底面にも流すことが可能となることから、半導体装置の駆動能力を向上させることが可能となる。
本発明の第１の実施例を示す模式的断面図フローである。 第１の実施例を示す模式的断面図フローにおけるイオン注入工程の模式図である。 第１の実施例および第２の実施例で得られる半導体装置の断面模式図および平面模式図である。 従来技術とその課題を示す断面図と模式図である。 第３の実施例で得られる半導体装置の平面模式図である。
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明の半導体装置の製造方法の第１の実施例を示す模式的断面図による工程順のフローである。
図１（A）は、第１導電型半導体基板である、例えばホウ素を添加した抵抗率２０Ωcmから３０Ωcmの不純物濃度を有するP型半導体基板１に、LOCOS法により厚膜酸化膜２として、例えば膜厚５００nmから１μmの熱酸化膜を所望の領域に形成したものである。基板の導電型は本発明の本質とは関係ない。続いて図１（B）に示すように、第１導電型半導体基板にトレンチ構造３を例えば数百nmから数μmの深さに形成する。トレンチ構造３を形成する溝状の凹部は一つだけ配置されることもあれば、図面の紙面と垂直方向に平行に並んで複数個配置されることもある。その後、トレンチ構造３の内部を構成する半導体基板表面を含むおよび半導体基板表面に酸化膜４を例えば膜厚数百Åで形成する。
その後、図１（C）に示すように、レジスト膜５を塗布し、図１（D）に示すように、ソース領域およびドレイン領域への不純物添加がトレンチ構造３の上面から底面と同じかそれ以上にかけて深く形成できるように、ソース領域およびドレイン領域のレジスト膜５をパターニングして不用部分を除去する。ここでのレジスト膜に替え、窒化膜、多結晶シリコン膜をマスクとしてパターニングすることも可能である。その後、図１（E）に示すように不純物として、例えば砒素を好ましくは１×１０13atoms/cm2から１×１０16atoms/cm2のドーズ量でウェハをスピン(回転)させながらイオン注入をおこなう。
この工程については図２を用いて詳細に説明する。図２は図１（E）のトレンチ構造内へのイオン注入工程を示す模式図であり、図２（A）はソース領域側を示し、図２（B）は、図２（Ａ）に対しウェハを１８０°回転させた時のドレイン領域側を示すものである。図２（A）に示すように、トレンチ構造３の側面から底面に不純物添加され、このウェハをスピン（回転）させながら、低角度のイオン注入入射角度でのイオン注入をおこなうので、図２（B）に示すように、ソース領域側であるレジスト膜５の反対側に位置するドレイン領域にも側面から底部に不純物添加が可能となる。さらに、図１（E）を上から見た図が図３（A）であり、図１（E）は図３（A）に示すA-A部の断面図となっている。その後、レジスト膜５および酸化膜４を除去する。
次に、図１（F）に示すように、ゲート絶縁膜６を、例えば膜厚十〜数百ｎｍの熱酸化膜で形成した後、ゲート絶縁膜６上に多結晶シリコンゲート膜を好ましくは膜厚を１００nm〜５００nm堆積し、プリデポジションあるいはイオン注入法により不純物を導入してゲート電極７とする。ここで、熱酸化膜であるゲート絶縁膜６を形成するのに同じくして、イオン注入により添加した不純物の拡散および活性化をおこなう。この工程で、拡散したソース領域９およびドレイン領域１０の双方は、トレンチ構造３の上面から底部と同じかそれ以上にかけて深い位置に拡散する。さらにここでは、上述のイオン注入による不純物添加が高濃度の場合、ソース領域９およびドレイン領域１０のそれぞれの表面において熱酸化膜が厚くなることから、自動的にゲートとドレイン間での容量を低減することが可能である。
一方で、レジスト膜８でゲート電極１０のパターニングをおこなうことで図１（G）に示すような構造が整う。引き続き、図１（G）に示すように、ゲート電極１０に対しセルフアライン法でソース領域およびドレイン領域を形成するための不純物添加を行う。ソース領域およびドレイン領域の不純物添加は例えば砒素を好ましくは１×１０15atoms/cm2から１×１０16atoms/cm2のドーズ量でイオン注入する。この工程までで、トレンチ構造３を有するMOSトランジスタの形態が整う。その後、８００℃〜１０００℃で数時間熱処理することで、図１（H）に示すように、ソース領域９およびドレイン領域１０を形成する。
また、第２の実施例として、上述したようなトレンチ構造３の上面から底部と同じかそれ以上にかけて深く形成するためのソース領域９およびドレイン領域１０の不純物添加を、ゲート絶縁膜６を形成後におこなうことが可能である。
上述までの第１の実施例あるいは第２の実施例で得られる半導体装置の平面図は図３（B）に示すとおりである。図３（B）のA-A断面図を図３（C）に、図３（B）のＢ−Ｂ断面図を図３（D）にそれぞれ示す。図３（C）より、トレンチ構造３を有するトレンチ部トランジスタ１２において、ゲート電極７付近のソース領域９およびドレイン領域１０においてトレンチ構造３の上面から底部と同じかそれ以上深くにかけて形成し、一方で、図３（D）からは、プレーナー部トランジスタ１３ではゲート電極７付近においてもソース領域９およびドレイン領域１０の全域において同程度の深さになるように形成させる。
図５は、第３の実施例で得られる半導体装置の平面模式図である。図３（Ｂ）と異なる点はソース領域およびドレイン領域表面のコンタクトの位置である。図３（Ｂ）ではトレンチ部コンタクトとプレーナー部コンタクトが一列に並んで配置されているが、本実施例ではプレーナー部コンタクト１５は寄生抵抗などを小さくするためにゲート電極７からの距離をトレンチ部コンタクト１４とゲート電極との距離よりも短くした。
以上のように、本発明においては、トレンチ構造を有するトレンチ部トランジスタ１２においてトレンチ部３の上面から底部と同じかそれ以上にかけて深くすることで、ゲート幅方向に断続的に深さが変化する凹部上部への電流集中を緩和させ、電流をトレンチ部側面および底面にも流すことが可能となり、半導体装置の駆動能力を向上させることが可能となる。
１ 半導体基板
２、４ 酸化膜
３ トレンチ構造
５、８ レジスト膜
６ ゲート絶縁膜
７ ゲート電極
９ ソース領域
１０ ドレイン領域
１１ ウェル
１２ トレンチ部トランジスタ
１３ プレーナー部トランジスタ
１４ トレンチ部コンタクト
１５ プレーナー部コンタクト

Claims (3)

  1. 第１導電型半導体基板に形成された、トレンチ部とプレーナー部とを交互に有して、ゲート幅方向に断続的に深さが変化するトレンチ構造と、
    ゲート絶縁膜を介して、前記トレンチ部の内部を充填しているとともに、前記プレーナー部の上面に形成されたゲート電極と、
    前記ゲート電極の一方の側の前記第１導電型半導体基板に形成された第２導電型のソース領域と、
    前記ゲート電極の他方の側の前記第１導電型半導体基板に形成された第２導電型のドレイン領域と、
    前記ソース領域および前記ドレイン領域にはさまれたチャネル領域と、
    を備えた半導体装置において、
    前記ソース領域および前記ドレイン領域は、前記トレンチ部の内部においては前記ゲート電極に対してノンセルフアラインに配置され、前記プレーナー部の上面においては前記ゲート電極に対してセルフアラインに配置されており、
    前記ソース領域および前記ドレイン領域において、前記トレンチ部を挟んで向き合う部分は、当該トレンチ構造の上面から底部と同じあるいはそれ以上に達する深さを有し、
    前記ソース領域および前記ドレイン領域の表面に配置された前記ゲート絶縁膜の厚さは、前記チャネル領域の表面に配置された前記ゲート絶縁膜の厚さよりも厚いことを特徴とする半導体装置。
  2. 第１導電型半導体基板と、
    前記第１導電型半導体基板の表面近傍に離間して配置された第２導電型のソース領域およびドレイン領域と、
    前記ソース領域および前記ドレイン領域の間に配置された第１のチャネル領域となる平坦なプレーナー部と、
    前記プレーナー部に沿って配置された、その側面および底面が第２のチャネル領域となる、一定の深さを有するトレンチ部と、
    前記プレーナー部および前記トレンチ部の表面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられたゲート電極と、からなる半導体装置であって、
    前記ゲート電極は前記トレンチ部の内部を充填しているとともに、前記プレーナー部の上面に形成され、
    前記ソース領域および前記ドレイン領域は、前記トレンチ部の内部においては前記ゲート電極に対してノンセルフアラインに配置され、前記プレーナー部の上面においては前記ゲート電極に対してセルフアラインに配置されており、
    前記ソース領域および前記ドレイン領域において、前記トレンチ部を介して向き合う部分の拡散領域の深さは当該トレンチ構造の上面から底部と同じあるいはそれ以上に達する深さを有し、
    前記ソース領域および前記ドレイン領域の表面に配置された前記ゲート絶縁膜の厚さは、前記第２のチャネル領域の表面に配置された前記ゲート絶縁膜の厚さよりも厚いことを特徴とする半導体装置。
  3. 前記プレーナー部の前記ソース領域および前記ドレイン領域表面のコンタクトと前記ゲート電極との距離は、前記トレンチ部の前記ソース領域および前記ドレイン領域表面のコンタクトと前記ゲート電極との距離よりも短いことを特徴とする請求項１あるいは請求項２記載の半導体装置。
JP2013096846A 2007-07-27 2013-05-02 半導体装置 Expired - Fee Related JP5567711B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013096846A JP5567711B2 (ja) 2007-07-27 2013-05-02 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007195493 2007-07-27
JP2007195493 2007-07-27
JP2013096846A JP5567711B2 (ja) 2007-07-27 2013-05-02 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2008174498A Division JP5314949B2 (ja) 2007-07-27 2008-07-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013179333A true JP2013179333A (ja) 2013-09-09
JP5567711B2 JP5567711B2 (ja) 2014-08-06

Family

ID=40307796

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008174498A Expired - Fee Related JP5314949B2 (ja) 2007-07-27 2008-07-03 半導体装置の製造方法
JP2013096846A Expired - Fee Related JP5567711B2 (ja) 2007-07-27 2013-05-02 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2008174498A Expired - Fee Related JP5314949B2 (ja) 2007-07-27 2008-07-03 半導体装置の製造方法

Country Status (4)

Country Link
JP (2) JP5314949B2 (ja)
KR (1) KR101546537B1 (ja)
CN (1) CN101355104B (ja)
TW (1) TWI445094B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5498107B2 (ja) 2009-09-24 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5378925B2 (ja) 2009-09-24 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8558320B2 (en) * 2009-12-15 2013-10-15 Qualcomm Incorporated Systems and methods employing a physically asymmetric semiconductor device having symmetrical electrical behavior
JP2012204799A (ja) * 2011-03-28 2012-10-22 Toshiba Corp 半導体記憶装置及びその製造方法
CN103280455B (zh) * 2013-04-28 2016-05-18 苏州市职业大学 横向扩散型低导通电阻mos器件
CN104465726B (zh) * 2013-09-17 2017-08-11 世界先进积体电路股份有限公司 半导体装置及其制造方法
US9773902B2 (en) 2013-11-25 2017-09-26 Vanguard International Semiconductor Corporation Trench-gate semiconductor device and method for forming the same
JP2019016668A (ja) * 2017-07-05 2019-01-31 三菱電機株式会社 炭化珪素半導体装置並びにその製造方法及び電力変換装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63197375A (ja) * 1987-02-12 1988-08-16 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置及びその製造方法
JPH0223670A (ja) * 1988-07-12 1990-01-25 Seiko Epson Corp 半導体装置
JPH02134871A (ja) * 1988-11-15 1990-05-23 Mitsubishi Electric Corp 半導体装置
JPH02166771A (ja) * 1988-12-20 1990-06-27 Ricoh Co Ltd 半導体集積回路装置
JPH033272A (ja) * 1989-05-30 1991-01-09 Mitsubishi Electric Corp 半導体装置
JPH0575121A (ja) * 1991-09-18 1993-03-26 Fujitsu Ltd 半導体装置
JPH08264764A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 半導体装置
JP2004039985A (ja) * 2002-07-05 2004-02-05 Sharp Corp 半導体装置及びその製造方法
JP2006049826A (ja) * 2004-07-01 2006-02-16 Seiko Instruments Inc トレンチ構造を利用した横型半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160401A (ja) * 1991-12-05 1993-06-25 Sharp Corp Ｍｏｓトランジスタ
US6100146A (en) * 1996-10-30 2000-08-08 Advanced Micro Devices, Inc. Method of forming trench transistor with insulative spacers
US6956263B1 (en) * 1999-12-28 2005-10-18 Intel Corporation Field effect transistor structure with self-aligned raised source/drain extensions

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63197375A (ja) * 1987-02-12 1988-08-16 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置及びその製造方法
JPH0223670A (ja) * 1988-07-12 1990-01-25 Seiko Epson Corp 半導体装置
JPH02134871A (ja) * 1988-11-15 1990-05-23 Mitsubishi Electric Corp 半導体装置
JPH02166771A (ja) * 1988-12-20 1990-06-27 Ricoh Co Ltd 半導体集積回路装置
JPH033272A (ja) * 1989-05-30 1991-01-09 Mitsubishi Electric Corp 半導体装置
JPH0575121A (ja) * 1991-09-18 1993-03-26 Fujitsu Ltd 半導体装置
JPH08264764A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 半導体装置
JP2004039985A (ja) * 2002-07-05 2004-02-05 Sharp Corp 半導体装置及びその製造方法
JP2006049826A (ja) * 2004-07-01 2006-02-16 Seiko Instruments Inc トレンチ構造を利用した横型半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN101355104A (zh) 2009-01-28
JP5567711B2 (ja) 2014-08-06
TWI445094B (zh) 2014-07-11
KR20090012160A (ko) 2009-02-02
TW200924072A (en) 2009-06-01
JP5314949B2 (ja) 2013-10-16
JP2009054999A (ja) 2009-03-12
KR101546537B1 (ko) 2015-08-21
CN101355104B (zh) 2015-05-20

Similar Documents

Publication Publication Date Title
JP5567711B2 (ja) 半導体装置
JP4851694B2 (ja) 半導体装置の製造方法
JP3395473B2 (ja) 横型トレンチｍｉｓｆｅｔおよびその製造方法
JP2009065117A (ja) 半導体装置および半導体装置の製造方法
JP2009088005A (ja) 半導体装置およびその製造方法
JP2006059940A (ja) 半導体装置
KR100854501B1 (ko) 리세스 채널 영역을 갖는 모스 트랜지스터 및 그 제조방법
JP2009272453A (ja) トランジスタ、半導体装置及びその製造方法
US8236648B2 (en) Trench MOS transistor and method of manufacturing the same
KR101469343B1 (ko) 수직 파워 ｍｏｓｆｅｔ 및 그 제조 방법
KR101530579B1 (ko) 반도체 소자 및 이의 제조 방법
JP2006295134A (ja) 半導体装置およびその製造方法
JP2015056643A (ja) 半導体装置の製造方法
JP2009004493A (ja) 半導体装置及びその製造方法
JP5165954B2 (ja) 半導体装置
TWI760453B (zh) 半導體裝置之製造方法
JP5719899B2 (ja) 半導体装置
JP2006140250A (ja) 半導体装置及びその製造方法
JP5386120B2 (ja) 半導体装置および半導体装置の製造方法
JP4191025B2 (ja) 縦型ｍｉｓｆｅｔ
JP2004146825A (ja) Ｍｏｓトランジスター及びその製造方法
JP2006332232A (ja) 半導体装置およびその製造方法
JP5014622B2 (ja) 絶縁ゲート型半導体装置の製造方法
JP2005322723A (ja) 半導体装置およびその製造方法
JP2011210905A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140304

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140430

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140527

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140619

R150 Certificate of patent or registration of utility model

Ref document number: 5567711

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees