JP2015056643A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2015056643A
JP2015056643A JP2013191139A JP2013191139A JP2015056643A JP 2015056643 A JP2015056643 A JP 2015056643A JP 2013191139 A JP2013191139 A JP 2013191139A JP 2013191139 A JP2013191139 A JP 2013191139A JP 2015056643 A JP2015056643 A JP 2015056643A
Authority
JP
Japan
Prior art keywords
trench
insulating film
trenches
semiconductor device
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013191139A
Other languages
English (en)
Inventor
俊史 西口
Toshifumi Nishiguchi
俊史 西口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013191139A priority Critical patent/JP2015056643A/ja
Priority to TW102144958A priority patent/TW201511135A/zh
Priority to CN201310741299.1A priority patent/CN104465391A/zh
Priority to US14/194,366 priority patent/US9099435B2/en
Publication of JP2015056643A publication Critical patent/JP2015056643A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】実施形態は、素子構造の微細化に対応して終端部の耐圧を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】実施形態は、半導体素子が設けられる素子部と、前記素子部を囲む終端部と、を有する半導体装置の製造方法であって、前記半導体素子が形成される第１導電形の半導体層の第１の面から前記第１の面とは反対側の第２の面の方向に延在する複数のトレンチを形成し、前記第１の面および前記複数のトレンチの内面を覆う絶縁膜を形成し、前記複数のトレンチのうちの前記終端部に位置するトレンチの底面に形成された前記絶縁膜の一部を除去し、前記絶縁膜の一部を除去した前記トレンチの底部に第２導電形の不純物をイオン注入する。
【選択図】図１

Description

実施形態は、半導体装置の製造方法に関する。
電力制御用の半導体装置には、ソースドレイン間の高耐圧化と低オン抵抗化とが求められる。例えば、ＭＯＳ（Metal Oxide Smiconductor）型トランジスタでは、トレンチゲート構造を採用し、その微細化を図ることにより、オン抵抗を低減できる。一方、ソースドレイン間耐圧は、トランジスタ構造の端部を終端するガードリング構造を用いることにより高耐圧化することが可能である。しかしながら、素子構造の微細化に伴い、その構造および製造方法の改良が求められている。
特開２００９−２１２１７２号公報
実施形態は、素子構造の微細化に対応して終端部の耐圧を向上させることが可能な半導体装置の製造方法を提供する。
実施形態は、半導体素子が設けられる素子部と、前記素子部を囲む終端部と、を有する半導体装置の製造方法であって、前記半導体素子が形成される第１導電形の半導体層の第１の面から前記第１の面とは反対側の第２の面の方向に延在する複数のトレンチを形成し、前記第１の面および前記複数のトレンチの内面を覆う絶縁膜を形成し、前記複数のトレンチのうちの前記終端部に位置するトレンチの底面に形成された前記絶縁膜の一部を除去し、前記絶縁膜の一部を除去した前記トレンチの底部に第２導電形の不純物をイオン注入する。
実施形態に係る半導体装置を表す模式図である。 実施形態に係る半導体装置の製造過程を表す模式断面図である。 図２に続く製造過程を表す模式断面図である。 実施形態に係る半導体装置の特性を表すグラフである。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
図１は、実施形態に係る半導体装置１を表す模式図である。半導体装置１は、例えば、トレンチゲート構造を有するＭＯＳトランジスタである。図１（ａ）は、図１（ｂ）に示すＡ−Ａ線に対応する断面を表している。図１（ｂ）は、チップ面に設けられるトレンチの配置を表す平面図である。
半導体装置１は、半導体素子（ＭＯＳトランジスタ）が設けられる素子部ＡＡと、素子部を囲む終端部ＥＡと、を有する。
図１（ａ）に表すように、半導体装置１は、ドレイン層５と、ドレイン層５の上に設けられたドリフト層７と、を備える。ドレイン層５は、例えば、シリコン基板上に設けられたｎ形半導体層である。また、ドレイン層５は、ｎ形シリコン層もしくはｎ形シリコン基板そのものであっても良い。ドレイン層５の上に設けられるドリフト層７は、ドレイン層５よりも低濃度のｎ形半導体層である。ドリフト層７は、例えば、ｎ形シリコン層である。
本実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明するが、これに限定される訳ではなく、第１導電形をｐ形、第２導電形をｎ形としても良い。また、半導体層は、シリコン層に限定される訳ではなく、例えば、炭化シリコン（ＳｉＣ）であっても良い。
図１（ａ）に表すように、ドリフト層７には、複数のトレンチ９ａ、９ｂが形成される。各トレンチは、ドリフト層７の上面７ａから下面７ｂに向かう方向（Ｚ方向）に設けられる。図１（ｂ）に表すように、トレンチ９ａは、素子部ＡＡに設けられ、トレンチ９ｂは、終端部ＥＡに設けられる。
図１（ｂ）に表すように、トレンチ９ａは、例えば、素子部ＡＡにおいてＹ方向に延在する。一方、トレンチ９ｂは、終端部ＥＡにおいて、素子部ＡＡの周りを囲むように設けられる。また、同図に表すように、複数のトレンチ９ｂを多重に形成することが好ましい。この時、終端部ＥＡのトレンチの深さを、素子部ＡＡのトレンチより深くしたい場合は、終端部ＥＡのトレンチ開口幅を広くすることで実現可能である。また終端部ＥＡのトレンチ開口幅を浅くするには、トレンチ開口幅を狭めることで実現可能である。
トレンチ９ａおよび９ｂの内部には、フィールドプレート１５が設けられる。フィールドプレート１５は、フィールド絶縁膜１７を介してドリフト層７に向き合う。そして、素子部ＡＡに設けられるトレンチ９ａの内部では、フィールドプレート１５の上に絶縁膜を介してゲート電極２５が設けられる。
さらに、素子部ＡＡでは、隣り合うトレンチ９ａの間に位置するドリフト層７の上にｐ形ベース層２１が設けられる。ｐ形ベース層２１は、ゲート絶縁膜２７を介してゲート電極２５に向き合う。さらに、ｐ形ベース層２１の上には、ｎ形ソース領域２３が設けられる。
トレンチ９ａおよび９ｂの上には、ゲート電極２５およびフィールドプレート１５を覆う層間絶縁膜３３が設けられる。層間絶縁膜３３は、素子部ＡＡにおいてｐ形ベース層２１およびｎ形ソース領域２３に連通する開口３３ａを有する。
さらに、素子部ＡＡにおいて、層間絶縁膜３３の上にソース電極３５が設けられる、ソース電極３５は、開口３３ａを介してｐ形ベース層２１およびｎ形ソース領域２３に電気的に接続される。
一方、終端部ＥＡでは、トレンチ９ｂの下にそれぞれｐ形領域１３が形成される。ｐ形領域１３は、ソースドレイン間のオフ時において、ドリフト層７の内部に広がる空乏層の横方向（Ｘ方向）への広がりを制限し、終端部の耐圧を向上させる。
すなわち、半導体装置１では、終端部に配置されたフィールドプレートを含む複数のトレンチ９ｂと、各トレンチ９ｂの下に形成されたｐ形領域１３と、を含むガードリングが構成される。これにより、その特性、例えば、ドレイン耐圧、アバランシェ耐量を向上させることができる。
次に、図２および図３を参照して、実施形態に係る半導体装置の製造方法を説明する。図２（ａ）〜図３（ｃ）は、実施形態に係る半導体装置の製造過程を表す模式断面図である。
例えば、図示しないシリコン基板上にｎ形ドリフト層７が形成されたウェーハを準備する。ｎ形ドリフト層７は、第１の面（上面７ａ）と、その反対側の第２の面（下面７ｂ）と、を有する。
図２（ａ）に表すように、ｎ形ドリフト層７の上面７ａから下面７ｂに向かう第１方向（Ｚ方向）に延在するトレンチ９ａおよび９ｂを形成する。トレンチ９ａは、素子部ＡＡに対応する領域に形成し、トレンチ９ｂは、素子部ＡＡを囲む終端部ＥＡに対応する領域に形成する。
トレンチ９ａおよび９ｂは、例えば、ｎ形ドリフト層７の上に各トレンチの位置に対応する開口を有するマスクを形成し、異方性ＲＩＥ（Reactive Ion Etching）法を用いてｎ形ドリフト層７を選択的にエッチングすることにより形成する。
続いて、図２（ｂ）に表すように、ｎ形ドリフト層７の上面７ａ、および、トレンチ９ａ、９ｂの内面を覆う絶縁膜４１を形成する。絶縁膜４１は、例えば、ｎ形ドリフト層７を熱酸化することにより形成されるシリコン酸化膜である。絶縁膜４１は、例えば、１０ナノメートル（ｎｍ）〜２００ｎｍの厚さに形成する。好ましくは、トレンチ９ａおよび９ｂのエッチング時に、その内面に形成されるエッチングダメージを除去できる厚さに形成する。
次に、図２（ｃ）に表すように、素子部ＡＡおよび終端部ＥＡの外側を覆うマスク４３を形成する。マスク４３は、例えば、フォトレジストであり、フォトリソグラフィにより形成した開口４３ａを有する。開口４３ａの内側には、終端部ＥＡのトレンチ９ｂを露出させる。マスク４３は、トレンチ９ａの内部を埋め込み、ｎ形ドリフト層７の上面７ａを覆う。そして、後述するイオン注入過程において、ｎ形ドリフト層７の上面７ａにｐ形不純物が注入されない厚さに形成する。
次に、図３（ａ）に表すように、トレンチ９ｂの底面９ｂｅ、および、ｎ形ドリフト層７の上面７ａを覆う絶縁膜４１の一部を除去し、トレンチ９ｂの内壁を覆う絶縁膜４１の一部４１ａを残す。
例えば、Ｚ方向のエッチング速度がＸ方向およびＹ方向のエッチング速度よりも速い異方性を有するＲＩＥ条件を用いて、開口４３ａの内側に露出した絶縁膜４１をエッチングする。
次に、開口４３ａを介してｎ形ドリフト層７にｐ形不純物をイオン注入する。ｐ形不純物は、例えば、ボロン（Ｂ）であり、絶縁膜４１を除去したトレンチ９ｂの底面、および、ドリフト層７の上面７ａに注入される。
ｐ形不純物は、トレンチ９ａの下に形成されるｐ形領域１３に下端が深くなるように、注入することが好ましい。このためには、イオン注入におけるイオンビームのオフ角を小さくすることにより、チャネリング成分の比率を大きくすることが望ましい。具体的には、注入方向であるＺ方向に対して、イオンビームのオフ角が７度未満、好ましくは、２．７度以下となるように注入する。例えば、オフ角を０（ゼロ）度として注入することが望ましい。
また、トレンチ９ａの内壁を覆う絶縁膜４１ａは、内壁へのｐ形不純物の注入を抑制し、ｐ形への反転を防ぐ。さらに、イオン注入におけるオフ角の抑制は、トレンチ９ａの内壁へのｐ形不純物の注入を低減する効果も有する。これにより、終端部ＥＡの耐圧低下を回避することができる。
続いて、図３（ｃ）に表すように、マスク４３を除去する。マスク４３は、例えば、酸素アッシングにより除去することができる。続いて、絶縁膜４１をエッチングし、トレンチ９ａ、９ｂのそれぞれの内面、および、ドリフト層７の上面７ａの全体から絶縁膜４１を除去する。
次に、トレンチ９ａおよび９ｂの内面にフィールド絶縁膜１７を形成し、フィールドプレート１５となるポリシリコンを埋め込む（図１参照）。フィールド絶縁膜１７は、シリコンの熱酸化法、もしくはＣＶＤ法を用いて形成される。この例において、例えば、ＣＶＤ法を用いてトレンチ９ａおよび９ｂのそれぞれの内面に形成した場合、各トレンチの内面を熱酸化してフィールド絶縁膜１７を形成するよりも、その応力を軽減することが可能である。その結果、ウェーハの反りを抑制する効果が得られる。また、フィールド絶縁膜１７を厚く形成することも可能となる。
続いて、ゲート絶縁膜２７、ゲート電極２５、ｐ形ベース層２１、ｎ形ソース領域２３、層間絶縁膜３３およびソース電極３５を順に形成し、半導体装置１を完成させる。これらの過程における熱処理を通して、トレンチ９ｂの下に注入されたｐ形不純物４７が活性化され、ｐ形領域１３を形成することができる。
前述したように、トレンチ９ｂの下のｐ形領域１３をより深く形成することにより、終端部ＥＡに形成されたガードリング構造の耐圧を高くすることができる。このため、ｐ形不純物のイオン注入におけるオフ角を小さくすることにより、チャネリング成分を増し、ｐ形不純物をより深く注入する。
図４は、実施形態に係る半導体装置の特性を表すグラフである。同図は、イオンビームのオフ角を変えてシリコン中に注入したボロンのプロファイルを示している。横軸は、シリコン層の表面からの深さ（μｍ）であり、縦軸は、ボロン濃度（ｃｍ−３）である。
図４中に示すプロファイルＢは、オフ角を７度としてイオン注入したボロンの分布を示している。一方、プロファイルＣは、オフ角を０度とした場合のボロンの分布を示している。共に、注入エネルギーは２００ｋｅＶであり、ドーズ量は４×１０１２ｃｍ−３である。
図４に示す例から明らかなように、オフ角を０度としたプロファイルＣの方が、オフ角を７度としたプロファイルＢよりもボロンが深くまで分布している。すなわち、オフ角を７度よりも小さくすることにより、イオン注入のチャネリング成分を増すことができる。そして、不純物をより深く注入することが可能となる。
例えば、面方位［１００］のシリコン層に、注入エネルギーを１００ｋｅＶとしてボロンを注入する場合、チャネリングの臨界角は２．７度である。そして、注入エネルギーを大きくするにしたがって、チャネリングの臨界角は小さくなる傾向にある。すなわち、高エネルギーでイオン注入を行う場合には、オフ角を２．７度以下とすることが好ましい。また、イオンビームに対するウェーハの角度が垂直になるように（すなわち、オフ角が０度となるように）、イオン注入装置のプラテンを設定することが望ましい。
また、上記の製造過程では、マスク４３の開口４３ａに露出させたトレンチ９ｂから、その底部の絶縁膜４１を除去する。これにより、イオン注入される不純物が絶縁膜４１の中で散乱され、チャネリング成分が減少することを回避する。すなわち、絶縁膜４１を介したスルーイオン注入よりもより深い拡散層を形成することができる。さらに、トレンチ９ｂの側壁に残した絶縁膜４１ａは、トレンチ側壁に不純物が注入され、ガードリング耐圧が低下することを抑制する。
さらに、ｐ形不純物を深く注入するために、イオン注入の加速電圧を上げると、イオンの散乱が大きくなる。これにより、トレンチ９ｂの下に形成されるｐ形領域１３が横方向（Ｘ方向）に広がり、隣接したトレンチ９ｂの下に形成される別のｐ形領域１３につながってしまう恐れがある。そして、各トレンチ９ｂの下に形成されたｐ形領域１３が横方向につながってしまうと、全てのｐ形領域１３が等電位になりガードリングの性能が低下してしまう。
これに対し、本実施形態では、チャネリング成分の比率を大きくし、注入されたイオンの散乱を抑制する。これにより、隣り合うｐ形領域１３がつながることを回避することが可能である。すなわち、半導体素子の構造が微細化され、隣り合うトレンチ９ｂの間隔が狭くなるとしても、本実施形態では、ガードリング耐圧、すなわち、終端部の耐圧を高く維持することが可能である。
上記の例では、終端部ＥＡにおいてトレンチ９ｂの下にｐ形領域１３を形成する例を説明したが、実施形態はこれに限定される訳ではない。
例えば、第１導電形の半導体層の第１の面から第２の面に延在するトレンチを形成し、そのトレンチの内面を覆う絶縁膜を形成する。その後、終端部ＥＡに限らず、任意のトレンチの底面に形成された絶縁膜の一部を除去する。そして、イオンビームのオフ角を７度未満として、トレンチの底部に第２導電形の不純物をイオン注入しても良い。これにより、トレンチの下に深く分布する第２導電形の領域を形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１・・・半導体装置、 ５・・・ドレイン層、 ７・・・ドリフト層、 ７ａ・・・上面、 ７ｂ・・・下面、 ９ａ、９ｂ・・・トレンチ、 ９ｂｅ・・・底面、 １３・・・ｐ形領域、 １５・・・フィールドプレート、 １７・・・フィールド絶縁膜、 ２１・・・ｐ形ベース層、 ２３・・・ｎ形ソース領域、 ２５・・・ゲート電極、 ２７・・・ゲート絶縁膜、 ３３・・・層間絶縁膜、 ３３ａ・・・開口、 ３５・・・ソース電極、 ４１、４１ａ・・・絶縁膜、 ４３・・・マスク、 ４３ａ・・・開口、 ４７・・・ｐ形不純物、 ＡＡ・・・素子部、 ＥＡ・・・終端部

Claims (5)

  1. 半導体素子が設けられる素子部と、前記素子部を囲む終端部と、を有する半導体装置の製造方法であって、
    前記半導体素子が形成される第１導電形の半導体層の第１の面から前記第１の面とは反対側の第２の面の方向に延在する複数のトレンチを形成し、
    前記第１の面および前記複数のトレンチの内面を覆う絶縁膜を形成し、
    前記複数のトレンチのうちの前記終端部に位置するトレンチの底面に形成された前記絶縁膜の一部を除去し、
    前記絶縁膜の一部を除去した前記トレンチの底部に第２導電形の不純物をイオン注入する半導体装置の製造方法。
  2. 前記イオン注入は、前記第１の面から前記第２の面に向かう第１方向に前記第２導電形の不純物を注入し、前記第１方向に対するイオンビームのオフ角を７度未満とする請求項１記載の半導体装置の製造方法。
  3. 前記イオン注入は、前記第１の面から前記第２の面に向かう第１方向に前記第２導電形の不純物を注入し、前記第１方向に対するイオンビームのオフ角を２．７度以下とする請求項１記載の半導体装置の製造方法。
  4. 前記複数のトレンチのうちの前記素子部に設けられたトレンチをマスクで覆い、前記終端部に位置する前記トレンチの底部に前記第２導電形の不純物をイオン注入する請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 第１導電形の半導体層の第１の面から前記第１の面とは反対側の第２の面に延在するトレンチを形成し、
    前記第１の面および前記トレンチの内面を覆う絶縁膜を形成し、
    前記トレンチの底面に形成された前記絶縁膜の一部を除去し、
    前記第１の面から前記第２の面に向かう第１方向に第２導電形の不純物をイオン注入し、前記第１方向に対するイオンビームのオフ角を７度未満とする半導体装置の製造方法。
JP2013191139A 2013-09-13 2013-09-13 半導体装置の製造方法 Pending JP2015056643A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013191139A JP2015056643A (ja) 2013-09-13 2013-09-13 半導体装置の製造方法
TW102144958A TW201511135A (zh) 2013-09-13 2013-12-06 半導體裝置之製造方法
CN201310741299.1A CN104465391A (zh) 2013-09-13 2013-12-27 半导体器件的制造方法
US14/194,366 US9099435B2 (en) 2013-09-13 2014-02-28 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013191139A JP2015056643A (ja) 2013-09-13 2013-09-13 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2015056643A true JP2015056643A (ja) 2015-03-23

Family

ID=52668308

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013191139A Pending JP2015056643A (ja) 2013-09-13 2013-09-13 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US9099435B2 (ja)
JP (1) JP2015056643A (ja)
CN (1) CN104465391A (ja)
TW (1) TW201511135A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190045867A (ko) * 2017-10-24 2019-05-03 인피니언 테크놀로지스 아게 dV/dt 제어성을 갖는 IGBT의 제조 방법
JP2019145633A (ja) * 2018-02-20 2019-08-29 株式会社東芝 半導体装置
US11581428B2 (en) 2017-10-24 2023-02-14 Infineon Technologies Ag IGBT with dV/dt controllability

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113270471A (zh) * 2020-02-14 2021-08-17 苏州华太电子技术有限公司 Vdmosfet器件的终端结构及其制作方法
CN111354780A (zh) * 2020-03-19 2020-06-30 浙江大学 一种带有反型注入侧壁的超级结终端及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100044791A1 (en) * 2008-08-20 2010-02-25 Alpha & Omega Semiconductor, Ltd Configurations and methods for manufacturing charge balanced devices
JP2013069866A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100282710B1 (ko) * 1998-03-12 2001-02-15 윤종용 바이폴라 트랜지스터의 제조 방법 및 그 구조
JP4453671B2 (ja) * 2006-03-08 2010-04-21 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP5303965B2 (ja) 2008-03-03 2013-10-02 富士電機株式会社 半導体装置の製造方法
CN102254932B (zh) * 2011-07-14 2013-03-13 西安理工大学 一种沟槽正斜角终端结构及其制备方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100044791A1 (en) * 2008-08-20 2010-02-25 Alpha & Omega Semiconductor, Ltd Configurations and methods for manufacturing charge balanced devices
JP2013069866A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190045867A (ko) * 2017-10-24 2019-05-03 인피니언 테크놀로지스 아게 dV/dt 제어성을 갖는 IGBT의 제조 방법
JP2019110288A (ja) * 2017-10-24 2019-07-04 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ ｄＶ／ｄｔ制御性を備えたＩＧＢＴを製造する方法
US11581428B2 (en) 2017-10-24 2023-02-14 Infineon Technologies Ag IGBT with dV/dt controllability
US11594621B2 (en) 2017-10-24 2023-02-28 Infineon Technologies Ag Method of processing a power semiconductor device
JP7319037B2 (ja) 2017-10-24 2023-08-01 インフィネオン テクノロジーズ アーゲー ｄＶ／ｄｔ制御性を備えたＩＧＢＴを製造する方法
KR102630901B1 (ko) * 2017-10-24 2024-01-30 인피니언 테크놀로지스 아게 dV/dt 제어성을 갖는 IGBT의 제조 방법
JP2019145633A (ja) * 2018-02-20 2019-08-29 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
TW201511135A (zh) 2015-03-16
CN104465391A (zh) 2015-03-25
US20150079758A1 (en) 2015-03-19
US9099435B2 (en) 2015-08-04

Similar Documents

Publication Publication Date Title
JP6048317B2 (ja) 炭化珪素半導体装置
JP5767430B2 (ja) 半導体装置および半導体装置の製造方法
US20150179764A1 (en) Semiconductor device and method for manufacturing same
JP5102411B2 (ja) 半導体装置およびその製造方法
JP5298565B2 (ja) 半導体装置およびその製造方法
JP2013062344A (ja) 半導体装置およびその製造方法
JP2016072482A (ja) 半導体装置およびその製造方法
JP2006196518A (ja) 半導体装置およびその製造方法
JP2011100877A (ja) 半導体装置及びその製造方法
JP7182850B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2016063072A (ja) 半導体装置の製造方法
JP2013058575A (ja) 半導体装置及びその製造方法
JPWO2015015808A1 (ja) 炭化珪素半導体装置およびその製造方法
JP5583846B2 (ja) 半導体装置
KR20100064556A (ko) 반도체 소자 및 그 제조 방법
JP2016021547A (ja) 半導体装置の製造方法
JP2022088613A (ja) 半導体装置の製造方法
JP2013182935A (ja) 半導体装置およびその製造方法
US9099435B2 (en) Method of manufacturing semiconductor device
JP2007042954A (ja) 半導体装置
JP2013008716A (ja) 半導体装置及びその製造方法
JP2013182934A (ja) 半導体装置およびその製造方法
JP2013110331A (ja) 半導体装置の製造方法
JP2014078689A (ja) 電力用半導体装置、および、電力用半導体装置の製造方法
JP5168876B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150812

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160127

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160630