JP2013069866A

JP2013069866A - 半導体装置

Info

Publication number: JP2013069866A
Application number: JP2011207393A
Authority: JP
Inventors: Kentaro Ichinoseki; 健太郎一関; Nobuyuki Sato; 信幸佐藤; Takeru Matsuoka; 長松岡; Shigeaki Hayase; 茂昭早瀬
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-09-22
Filing date: 2011-09-22
Publication date: 2013-04-18

Abstract

【課題】耐圧を向上させ、オン抵抗を下げることが可能な半導体装置を提供する。
【解決手段】一態様に係る半導体装置は、ＭＯＳＦＥＴとして機能する第１領域、及び第１領域に隣接する第２領域を有する。第２領域は、第１半導体層、複数の第２トレンチ、第２絶縁層、及びフローティング電極層を有する。複数の第２トレンチは、第１半導体層の上面側から第１半導体層内に延びる。第２絶縁層は、第２トレンチの内壁に沿って形成される。フローティング電極層は、第２絶縁層を介して第２トレンチを埋めるように形成され且つフローティングとされる。
【選択図】図１

Description

本明細書に記載の実施の形態は、半導体装置に関する。

近年、大電流、高耐圧のスイッチング電源の市場に加え、ノート型ＰＣをはじめとする移動体通信機器等の省エネルギー用スイッチング電源の市場において、パワーＭＯＳＦＥＴの需要が高まっている。パワーＭＯＳＦＥＴは、ＤＣ−ＤＣコンバータや同期整流用途に使用される。よって、低電圧駆動化、低オン抵抗化、及びスイッチング損失低減のため、パワーＭＯＳＦＥＴのゲートドレイン間容量やゲートソース間容量の低減が求められる。

ここで、パワーＭＯＳＦＥＴのオン抵抗を低減させる技術として、トレンチＭＯＳ構造のＭＯＳＦＥＴが知られている。このトレンチＭＯＳ構造のＭＯＳＦＥＴは、チャネル領域となる半導体層に所定の間隔で複数のトレンチを有する。このトレンチの内壁には、ゲート絶縁膜となる絶縁膜が形成され、この絶縁膜を介して、ゲート電極となる導電膜がトレンチ内に埋め込まれる。このトレンチの幅やトレンチ間の半導体層の幅を微細化することにより、素子内部でのチャネル密度を向上させることができる。

ＭＯＳＦＥＴのオン抵抗を小さくする場合、上記のようなトレンチＭＯＳ構造が設けられた素子領域と共にそれに隣接する終端領域の耐圧を確保しなければならない。

特開２００９−１３５３６０

本発明は、耐圧を向上させ、オン抵抗を下げることが可能な半導体装置を提供する。

一態様に係る半導体装置は、ＭＯＳＦＥＴとして機能する第１領域、及び第１領域に隣接する第２領域を有する。第１領域は、ＭＯＳＦＥＴのドレイン電極、半導体基板、第１導電型の第１半導体層、複数の第１トレンチ、第２導電型の第２半導体層、第１導電型の第３半導体層、第１絶縁層、ゲート電極層、トレンチソース電極層、及びＭＯＳＦＥＴのソース電極を有する。半導体基板は、ドレイン電極と電気的に接続されると共に第１の不純物濃度を有する。第１半導体層は、半導体基板上に形成され第１の不純物濃度よりも小さい第２の不純物濃度を有する。複数の第１トレンチは、第１半導体層の上面側から第１半導体層内に延びる。第２半導体層は、第１半導体層の表面に形成され第１トレンチに隣接する。第３半導体層は、第２半導体層の表面に形成され第１トレンチに隣接する。第１絶縁層は、第１トレンチの内壁に沿って形成される。ゲート電極層は、第１絶縁層中に設けられて第１絶縁層を介して第２半導体層に対向し、ＭＯＳＦＥＴのゲート電極として機能する。トレンチソース電極層は、第１絶縁層を介して第１トレンチを埋めるように形成される。ソース電極は、第３半導体層に接し且つトレンチソース電極層に電気的に接続される。第２領域は、第１半導体層、複数の第２トレンチ、第２絶縁層、及びフローティング電極層を有する。複数の第２トレンチは、第１半導体層の上面側から第１半導体層内に延びる。第２絶縁層は、第２トレンチの内壁に沿って形成される。フローティング電極層は、第２絶縁層を介して第２トレンチを埋めるように形成され且つフローティングとされる。

第１の実施の形態に係る半導体装置の断面図である。比較例に係る半導体装置の断面図である。第２の実施の形態に係る半導体装置の断面図である。第３の実施の形態に係る半導体装置の断面図である。第４の実施の形態に係る半導体装置の断面図である。第５の実施の形態に係る半導体装置の断面図である。第６の実施の形態に係る半導体装置の断面図である。第７の実施の形態に係る半導体装置の断面図である。第８の実施の形態に係る半導体装置の断面図である。

以下、図面を参照して、実施の形態に係る半導体装置について説明する。

［第１の実施の形態］
図１を参照して、第１の実施の形態に係る半導体装置を説明する。図１に示すように、第１の実施の形態に係る半導体装置は、ＭＯＳＦＥＴとして機能する素子領域ＡＲ１、及びその素子領域ＡＲ１に隣接する終端領域ＡＲ２を有する。

先ず、素子領域ＡＲ１について説明する。図１に示すように、素子領域ＡＲ１は、ドレイン電極１１、ｎ＋型半導体基板１２、ｎ−型エピタキシャル層１３、及びトレンチ１４（１）〜（３）を有する。なお、図１においては、３つのトレンチ１４（１）〜（３）を一例として示しているが、その数は３つに限定されるものではない。

ｎ＋型半導体基板１２は、ドレイン電極１１上に設けられ、ドレイン電極１１と電気的に接続される。ｎ＋型半導体基板１２は、例えば、１×１０^１９〜１×１０^２１ｃｍ^−３程度の不純物濃度を有する。ｎ−型エピタキシャル層１３は、ｎ＋型半導体基板１２上に形成される。ｎ−型エピタキシャル層１３は、ｎ＋型半導体基板１２よりも小さい、例えば、1×１０^１３〜１×１０^１６ｃｍ^−３程度の不純物濃度を有する。トレンチ１４（１）〜（３）は、各々ｎ−型エピタキシャル層１３の上面側から底面側に延びる。

また、図１に示すように、素子領域ＡＲ１は、ｐ型ベース層１５、ｎ＋型ソース層１６、及びｐ＋型コンタクト層１７を有する。

ｐ型ベース層１５は、トレンチ１４（１）〜（３）に隣接し、ｎ−型エピタキシャル層１３上に形成される。ｐ型ベース層１５は、例えば、1×１０^１３〜１×１０^１６ｃｍ^−３程度の不純物濃度を有する。ｐ型ベース層１５は、ＭＯＳＦＥＴのチャネルとして機能する。ｎ＋型ソース層１６は、トレンチ１４（１）、（２）に隣接し、ｐ型ベース層１５上に形成される。ただし、最も終端領域ＡＲ２に近いｐ型ベース層１５Ｆ上には、ｎ＋型ソース層１６は形成されない。ｎ＋型ソース層１６は、例えば、１×１０^１９〜１×１０^２１ｃｍ^−３程度の不純物濃度を有する。ｐ＋型コンタクト層１７は、ｐ型ベース層１５上に形成される。ｐ型コンタクト層１７は、トレンチ１４（１）、（２）間においてｎ＋型ソース層１６に隣接する。ｐ＋型コンタクト層１７は、ｐ型ベース層１５よりも大きい、例えば、１×１０^１９〜１×１０^２１ｃｍ^−３程度の不純物濃度を有する。

また、図１に示すように、素子領域ＡＲ１は、絶縁層１８、ゲート電極層１９、トレンチソース電極層２０、及びソース電極２１を有する。

絶縁層１８は、例えば、酸化シリコン（ＳｉＯ_２）を材料として、各トレンチ１４（１）〜（３）の内壁に沿って形成される。ゲート電極層１９は、絶縁層１８中に設けられ、絶縁層１８を介してｐ型ベース層１５の側面に接する。ただし、終端領域ＡＲ２に最も近いトレンチ１４（３）内の終端領域ＡＲ２側に、ゲート電極層１９は設けられない。ゲート電極層１９は、ＭＯＳＦＥＴのゲートとして機能する。ゲート電極層１９は、例えば、ポリシリコンにて構成されている。トレンチソース電極層２０は、絶縁層１８を介して各トレンチ１４（１）〜（３）を埋めるように形成される。トレンチソース電極層２０の上面は、絶縁層１８により覆われている。トレンチソース電極層２０は、例えば、ポリシリコンにて構成されている。ソース電極２１は、ｎ＋型ソース層１６の上面及びｐ＋型コンタクト層１７の上面に接する。ソース電極２１は、トレンチソース電極層２０に電気的に接続される（図示略）。すなわち、トレンチソース電極層２０は、ソース電極２１と同電位とされる。これにより、電界集中が緩和されて素子領域ＡＲ１の耐圧は向上する。

次に、終端領域ＡＲ２について説明する。図１に示すように、終端領域ＡＲ２は、素子領域ＡＲ１から延びるドレイン電極１１、ｎ＋型半導体基板１２、及びｎ−型エピタキシャル層１３を有する。さらに、終端領域ＡＲ２は、トレンチ３１（１）〜（３）、絶縁層３２、及びフローティング電極層３３を有する。なお、図１において、３つのトレンチ３１（１）〜（３）を一例として示しているが、その数は３つに限定されるものではない。

トレンチ３１（１）〜（３）は、ｎ−型エピタキシャル層１３の上面側から底面側に延びる。絶縁層３２は、例えば、酸化シリコン（ＳｉＯ_２）を材料として、各トレンチ３１（１）〜（３）の内壁に沿って形成される。絶縁層３２は、トレンチ１４（３）内の絶縁層１８と連続的に形成される。フローティング電極層３３は、絶縁層３２を介して各トレンチ３１（１）〜（３）を埋めるように形成される。フローティング電極層３３は、他の電極には接続されず、フローティング状態に維持される。フローティング電極層３３は、例えば、ポリシリコンにて構成される。なお、フローティング電極層３３の上部には、ソース電極２１は設けられない。

次に、図２に示す比較例と第１の実施の形態とを比較する。図２に示すように、比較例は、第１の実施の形態と異なり、終端領域ＡＲ２にトレンチ３１（１）〜（３）、絶縁層３２、及びフローティング電極層３３を有さない。

ここで、ＭＯＳＦＥＴのオン抵抗は、主にチャネル抵抗（ｐ型ベース層１５の抵抗）とドリフト抵抗（ｎ−型エピタキシャル層１３の抵抗）に依存する。よって、ＭＯＳＦＥＴのオン抵抗（ドリフト抵抗）を低減させるためには、ｎ−型エピタキシャル層１３の不純物濃度を上げる必要がある。

比較例において、等電位線はトレンチ１４（３）付近で高い曲率を持つため、トレンチ１４（３）付近で電界が集中する。よって、比較例においては、終端領域ＡＲ２の耐圧を保つため、ｎ−型エピタキシャル層１３の不純物濃度を上げることはできず、オン抵抗を下げることはできない。

これに対し、第１の実施の形態において、フローティング電極層３３の底面及び側面から空乏層が延び、終端領域ＡＲ２において空乏層は、比較例よりも基板１１と平行な方向に延び易くなる。すなわち、トレンチ１４（３）付近における等電位線の曲率は比較例よりも小さくなる。よって、第１の実施の形態は、比較例よりも終端領域ＡＲ２の電界集中を緩和する構造を持ち、比較例よりも高い耐圧を有する。したがって、第１の実施の形態は、ｎ−型エピタキシャル層１３の不純物濃度を上げることができ、オン抵抗を下げることができる。

［第２の実施の形態］
次に、図３を参照して、第２の実施の形態について説明する。図３に示すように、第２の実施の形態は、終端領域ＡＲ２の構成のみが第１の実施の形態と異なる。よって、図３に示す第２の実施の形態において、素子領域ＡＲ１については第１の実施の形態と同一の符号を付し、その説明を省略する。

第２の実施の形態において、フローティング電極層３３ａは、図３に示す断面でＬ字状の形状をもつ。すなわち、フローティング電極層３３ａは、埋め込み部３３１、及び平坦部３３２を有する。埋め込み部３３１は、第１の実施の形態と同様に、絶縁層３２を介して各トレンチ３１（１）〜（３）を埋める。平坦部３３２は、埋め込み部３３１の上端に接する。平坦部３３２は、絶縁層３２を介してｎ−型エピタキシャル層１３上に設けられ、ｎ−型エピタキシャル層１３の上面と平行な方向に平坦に延びる。具体的に、平坦部３３２は、素子領域ＡＲ１から離れる方向に延びる。このフローティング電極層３３ａ（平坦部３３２）により、第２の実施の形態は、終端領域ＡＲ２においてｎ−型エピタキシャル層１３の表面近傍の電界集中を第１の実施の形態よりも緩和する。よって、第２の実施の形態は、第１の実施の形態よりも終端領域ＡＲ２の耐圧を向上させ、オン抵抗を下げることができる。

［第３の実施の形態］
次に、図４を参照して、第３の実施の形態について説明する。図４に示すように、第３の実施の形態は、終端領域ＡＲ２の構成のみが第１の実施の形態と異なる。よって、図４に示す第３の実施の形態において、素子領域ＡＲ１については第１の実施の形態と同一の符号を付し、その説明を省略する。

図４に示すように、第３の実施の形態において、隣接するトレンチ３１（１）とトレンチ１４（３）の間の間隔Ｌ１、隣接するトレンチ３１（１）〜（３）の間の間隔Ｌ２、Ｌ３は各々異なる。素子領域ＡＲ１から遠く離れて位置するトレンチ３１（１）〜（３）ほど、それらとトレンチ１４（３）、３１（１）、３１（２）との間の間隔Ｌ１〜Ｌ３は広い。具体的に、最も素子領域ＡＲ１に近いトレンチ３１（１）とトレンチ１４（３）とは間隔Ｌ１をもって形成される。２番目に素子領域ＡＲ１に近いトレンチ３１（２）とトレンチ３１（１）とは間隔Ｌ１より広い間隔Ｌ２をもって形成される。３番目に素子領域ＡＲ１に近いトレンチ３１（３）とトレンチ３１（２）とは間隔Ｌ２より広い間隔Ｌ３をもって形成される。これら間隔Ｌ１〜Ｌ３により、各トレンチ３１（１）〜（３）近傍の電界集中のバランスが第１の実施の形態よりも改善される。よって、第３の実施の形態は、第１の実施の形態よりも終端領域ＡＲ２の耐圧を向上させ、オン抵抗を下げることができる。

［第４の実施の形態］
次に、図５を参照して、第４の実施の形態について説明する。図５に示すように、第４の実施の形態は、トレンチ１４（３）の底部、及び終端領域ＡＲ２の構成が第１の実施の形態と異なる。よって、図５に示す第４の実施の形態において、トレンチ１４（３）の底部を除いて、素子領域ＡＲ１については第１の実施の形態と同一の符号を付し、その説明を省略する。

図５に示すように、第４の実施の形態は、第１の実施の形態に係る構成に加えて、更に複数のｐ−型拡散層３４を有する。複数のｐ−型拡散層３４は、各々、トレンチ１４（３）、３１（１）〜（３）の底部に位置するｎ−型エピタキシャル層１３上に設けられる。ｐ−型拡散層３４は、例えば、1×１０^１５〜１×１０^１９ｃｍ^−３程度の不純物濃度を有する。このｐ−型拡散層３４により、トレンチ１４（３）、３１（１）〜（３）の底部近傍の電界集中が第１の実施の形態よりも緩和される。よって、第４の実施の形態は、第１の実施の形態よりも終端領域ＡＲ２の耐圧を向上させ、オン抵抗を下げることができる。

［第５の実施の形態］
次に、図６を参照して、第５の実施の形態について説明する。図６に示すように、第５の実施の形態は、終端領域ＡＲ２の構成のみが第１の実施の形態と異なる。よって、図６に示す第５の実施の形態において、素子領域ＡＲ１については第１の実施の形態と同一の符号を付し、その説明を省略する。

図６に示すように、第５の実施の形態において、トレンチ１４（３）の深さＤ１、３１（１）〜（３）の深さＤ２〜Ｄ４は、各々異なる。素子領域ＡＲ１から遠く離れて位置するトレンチ３１（１）〜（３）ほど、その深さＤ２〜Ｄ４は浅い。具体的に、トレンチ３１（１）の深さＤ２は、トレンチ１４（１）〜（３）の深さＤ１よりも浅い。トレンチ３１（２）の深さＤ３は、トレンチ３１（１）の深さＤ２よりも浅い。トレンチ３１（３）の深さＤ４は、トレンチ３１（２）の深さＤ３よりも浅い。これら深さＤ２〜Ｄ４により、終端領域ＡＲ２の静電ポテンシャルの曲率が第１の実施の形態よりも緩やかになる。よって、第５の実施の形態は、第１の実施の形態よりも終端領域ＡＲ２の耐圧を向上させ、オン抵抗を下げることができる。

［第６の実施の形態］
次に、図７を参照して、第６の実施の形態について説明する。図７に示すように、第６の実施の形態は、終端領域ＡＲ２の構成のみが第１の実施の形態と異なる。よって、図７に示す第６の実施の形態において、素子領域ＡＲ１については第１の実施の形態と同一の符号を付し、その説明を省略する。

図７に示すように、第６の実施の形態は、第３及び第５の実施の形態の特徴を有する。すなわち、第３の実施の形態と同様に、素子領域ＡＲ１から遠く離れて位置するトレンチ３１（１）〜（３）ほど、それらとトレンチ１４（３）、３１（１）、３１（２）との間の間隔Ｌ１〜Ｌ３は広い。また、第５の実施の形態と同様に、素子領域ＡＲ１から遠く離れて位置するトレンチ３１（１）〜（３）ほど、その深さＤ２〜Ｄ４は浅い。これにより、第６の実施の形態は、第３及び第５の実施の形態と同様の効果を奏する。

［第７の実施の形態］
次に、図８を参照して、第７の実施の形態について説明する。図８に示すように、第７の実施の形態は、終端領域ＡＲ２の構成のみが第１の実施の形態と異なる。よって、図８に示す第７の実施の形態において、素子領域ＡＲ１については第１の実施の形態と同一の符号を付し、その説明を省略する。

図８に示すように、第７の実施の形態は、第５の実施の形態の特徴を有する。すなわち、第５の実施の形態と同様に、素子領域ＡＲ１から遠く離れて位置するトレンチ３１（１）〜（３）ほど、その深さＤ２〜Ｄ４は浅い。

更に、第７の実施の形態において、トレンチ１４（１）〜（３）の幅Ｗ１、トレンチ３１（１）〜（３）の幅Ｗ２〜Ｗ４は、各々異なる。素子領域ＡＲ１から遠く離れて位置するトレンチ３１（１）〜（３）ほど、その幅Ｗ２〜Ｗ４は狭い。具体的に、トレンチ３１（１）の幅Ｗ２は、トレンチ１４（１）〜（３）の幅Ｗ１よりも狭い。トレンチ３１（２）の幅Ｗ３は、トレンチ３１（１）の幅Ｗ２よりも狭い。トレンチ３１（３）の幅Ｗ４は、トレンチ３１（２）の幅Ｗ３よりも狭い。ここで、同一のエッチング条件でトレンチを形成する場合、幅が広いトレンチほどその深さは深く、幅が狭いトレンチほどその深さは浅い。よって、上記の深さＤ２〜Ｄ４及び幅Ｗ２〜Ｗ４により、第７の実施の形態は、同一のエッチング条件でトレンチ１４（１）〜（３）、３１（１）〜（３）を一度に形成することができ、製造工程を削減することができる。

［第８の実施の形態］
次に、図９を参照して、第８の実施の形態について説明する。図９に示すように、第８の実施の形態は、トレンチ１４（３）の底部、及び終端領域ＡＲ２の構成のみが第１の実施の形態と異なる。よって、図９に示す第８の実施の形態において、トレンチ１４（３）の底部を除いて、素子領域ＡＲ１については第１の実施の形態と同一の符号を付し、その説明を省略する。

図９に示すように、第８の実施の形態は、第４及び第５の実施の形態の特徴を有する。すなわち、第４の実施の形態と同様に、トレンチ１４（３）、３１（１）〜（３）の底部に位置するｎ−型エピタキシャル層１３上にｐ−型拡散層３４が設けられる。また、第５の実施の形態と同様に、素子領域ＡＲ１から遠く離れて位置するトレンチ３１（１）〜（３）ほど、その深さＤ２〜Ｄ４は浅い。これにより、第８の実施の形態は、第４及び第５の実施の形態と同様の効果を奏する。

［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＡＲ１…素子領域、ＡＲ２…終端領域、１１…ドレイン電極、１２…ｎ＋型半導体基板、１３…ｎ−型エピタキシャル層、１４（１）〜（３）、３１（１）〜（３）…トレンチ、１５…ｐ型ベース層、１６…ｎ＋型ソース層、１７…ｐ＋型コンタクト層、１８、３２…絶縁層、１９…ゲート電極層、２０…トレンチソース電極層、２１…ソース電極、３３、３３ａ…フローティング電極層、３４…ｐ−型拡散層。

Claims

ＭＯＳＦＥＴとして機能する第１領域と、前記第１領域に隣接する第２領域とを備え、
前記第１領域は、
前記ＭＯＳＦＥＴのドレイン電極と、
前記ドレイン電極と電気的に接続されると共に第１の不純物濃度を有する第１導電型の半導体基板と、
前記半導体基板上に形成され前記第１の不純物濃度よりも小さい第２の不純物濃度を有する第１導電型の第１半導体層と、
前記第１半導体層の上面側から前記第１半導体層内に延びる複数の第１トレンチと、
前記第１半導体層の表面に形成され前記第１トレンチに隣接する第２導電型の第２半導体層と、
前記第２半導体層の表面に形成され前記第１トレンチに隣接する第１導電型の第３半導体層と、
前記第１トレンチの内壁に沿って形成された第１絶縁層と、
前記第１絶縁層中に設けられて前記第１絶縁層を介して前記第２半導体層に対向し、前記ＭＯＳＦＥＴのゲート電極として機能するゲート電極層と、
前記第１絶縁層を介して前記第１トレンチを埋めるように形成されたトレンチソース電極層と、
前記第３半導体層に接し且つ前記トレンチソース電極層に電気的に接続された前記ＭＯＳＦＥＴのソース電極とを備え、
前記第２領域は、
前記第１半導体層と、
前記第１半導体層の上面側から前記第１半導体層内に延びる複数の第２トレンチと、
前記第２トレンチの内壁に沿って形成された第２絶縁層と、
前記第２絶縁層を介して前記第２トレンチを埋めるように形成され且つフローティングとされたフローティング電極層とを備える
ことを特徴とする半導体装置。
前記フローティング電極層は、前記第２絶縁層を介して前記第１半導体層上に設けられ前記第１半導体層の上面と平行な方向に延びる平坦部を備える
ことを特徴とする請求項１記載の半導体装置。
隣接する前記第２トレンチの間の間隔は、各々異なる
ことを特徴とする請求項１又は請求項２記載の半導体装置。
前記第１領域から遠く離れて位置する前記第２トレンチほど、隣接する前記第２トレンチの間の間隔は広い
ことを特徴とする請求項１又は請求項２記載の半導体装置。
複数の前記第２トレンチの底部に位置する前記第１半導体層上に位置する第２導電型の拡散層を更に備える
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の半導体装置。
前記第１領域から遠く離れて位置する前記第２トレンチほど、前記第２トレンチの深さは浅い
ことを特徴とする請求項１乃至請求項５のいずれか１項記載の半導体装置。
前記第１領域から遠く離れて位置する前記第２トレンチほど、前記第２トレンチの幅は狭い
ことを特徴とする請求項１乃至請求項６のいずれか１項記載の半導体装置。