JP2016189369A - 半導体装置 - Google Patents
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Abstract
【課題】高い耐圧をもつパワー半導体装置を得る。
【解決手段】外周領域Yにおいて、溝34内に浮遊電位とされるフローティング電極(溝内電極)37が形成される。溝34の底部周囲に、断面形状が略円形とされ浮遊電位とされたフローティングp型層(埋め込み半導体層)38が形成される。フローティング電極37、フローティングp型層38によって、セル領域Xから外周領域Yにかけて、オフ時における局所的な電界集中が発生することが抑制される。最もセル領域Xに近いフローティングp型層381のアクセプタ濃度が最も高く、その右側のフローティングp型層382、フローティングp型層383のアクセプタ濃度は、徐々に低くされている。
【選択図】図3
【解決手段】外周領域Yにおいて、溝34内に浮遊電位とされるフローティング電極(溝内電極)37が形成される。溝34の底部周囲に、断面形状が略円形とされ浮遊電位とされたフローティングp型層(埋め込み半導体層)38が形成される。フローティング電極37、フローティングp型層38によって、セル領域Xから外周領域Yにかけて、オフ時における局所的な電界集中が発生することが抑制される。最もセル領域Xに近いフローティングp型層381のアクセプタ濃度が最も高く、その右側のフローティングp型層382、フローティングp型層383のアクセプタ濃度は、徐々に低くされている。
【選択図】図3
Description
本発明は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。
大電流のスイッチング動作を行うスイッチング素子(パワー半導体素子)として、パワーMOSFETや絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor:IGBT)等が使用されている。こうしたスイッチング素子においては、半導体基板に形成された溝(トレンチ)中に酸化膜及びゲート電極を形成したトレンチゲート型のものが用いられる。
図5は、こうしたトレンチゲート型のパワーMOSFET(半導体装置)の構成の一例を示す断面図である。この半導体装置100においては、平面視において、オン時に動作電流が流されるセル領域Xと、動作電流はながれないがオフ時の耐圧を確保するためにセル領域Xの外側においてセル領域Xを取り囲むように設けられる外周領域Yとの2つの領域が設けられる。図5において、この半導体基板80においては、ドレイン層となるn+層81の上に、n−層82、p−層83が順次形成されている。
セル領域Xにおいては、半導体基板80中に、MOSFETとして動作する構造が形成されている。まず、半導体基板80の表面側には、p−層83を貫通する溝(セル領域溝:トレンチ)84が形成されている。溝84は、図5における紙面と垂直方向に延伸して平行に複数(図示された範囲では2つ)形成されている。各々の溝84の内面には酸化膜86が一様に形成された上で、ゲート電極87が溝84を埋め込むように形成されている。ゲート電極87は、通常は高濃度にドーピングされた多結晶シリコンで形成される。
また、半導体基板80の表面側においては、溝84の両側に、ソース領域となるn+層85が形成されている。半導体基板80の表面には、ソース電極(第1の主電極)89が形成されている。一方、半導体基板80の裏面全面には、n+層(ドレイン層)81と接触してドレイン電極90(第2の主電極)が形成されている。一方、半導体基板80の表面側においては層間絶縁層88が溝84を覆うように形成されているため、ソース電極89は、n+層85とp−層83の両方に接触し、ゲート電極87とは絶縁される。図5に示された範囲外の表面側において、例えば溝84の延伸方向(紙面垂直方向)の端部側で全てのゲート電極87は接続され、共通のゲート配線に接続され、表面側では、このゲート配線とソース電極89とは分離して形成される。このため、各溝84毎に、ゲート配線(ゲート電極87)に印加された電圧によって溝84の側面におけるp−層83でチャネルが形成され、n−層82とn+層85の間でn型のMOSFETとして動作し、このMOSFETがオンとされる。すなわち、ゲート電極87に印加する電圧によって、ソース電極89とドレイン電極90との間の電流のスイッチング制御をすることができる。各溝84毎に形成されたMOSFETは全て並列に接続されているために、ソース電極89・ドレイン電極90間に大電流を流すことができる。
外周領域Yは、セル領域Xにおいて形成されたMOSFETのオフ時においてソース電極89とドレイン電極90間の耐圧を高めるために設けられる。このオフ時には、p−層83、溝(セル領域溝)84とn−層82との間に空乏層が形成され、この空乏層の幅が局所的に狭くなり電界強度が高まった箇所で絶縁破壊が起こる。このような局所的な電界強度の高い領域は、素子の端部において特に発生しやすいため、外周領域Yは、セル領域Xを囲むように設けられ、外周において、こうした領域が発生しないように設けられる。ただし、外周領域Yもセル領域Xも同時に製造されるために、外周領域Yの基本構造もセル領域Xと類似するように構成される。
図5における外周領域Yの構造は、特許文献1に記載のものと同様である。この外周領域Yにおいては、セル領域Xと同様に、溝(外周領域溝)94及びその内面に酸化膜96が形成される。セル領域Xにおける溝(セル領域溝)84、外周領域Yにおける溝(外周領域溝)94は同時に形成されるため、その深さは同等である。その内部の酸化膜86、96についても同様であり、その厚さは同等である。
ただし、セル領域Xではこの内部にゲート電極87が形成されたのに対し、ここでは、代わりに浮遊電位とされた(他の電極と接続されない)フローティング電極(溝内電極)97が設けられる。フローティング電極97は、ゲート電極87と同様の材料で同様に構成されるため、ゲート電極87と同じ工程で同時に形成することができる。フローティング電極97には外部から電位は与えられないが、その内部の電位は自動的に均一となるために、外周領域Yにおけるオフ時の半導体基板80内の電位分布には大きな影響を及ぼす。
また、特許文献1に記載されるように、外周部Yにおける溝94の底部周囲には、フローティングp型層(埋め込み半導体層)98が形成されている。フローティングp型層98は、その上側のp−層83とは接続されず他の電極とも接続されないため、フローティング電極97と同様に浮遊電位とされる。フローティングp型層98が設けられない場合には、オフ時において、空乏層は溝94の直下に形成されるのに対し、フローティングp型層98が設けられる場合には、フローティングp型層98の周囲に形成される。その結果、特許文献1の図15に示されるように、外周領域Yにおける溝94間で端部で局所的に電界が集中することが抑制され、オフ時における高い耐圧が得られる。フローティングp型層98は、例えば、溝94の形成後に溝94の底部に局所的にイオン注入を行い、その後に熱処理工程によって熱拡散を行うことによって形成することができる。このため、フローティングp型層98は、図5に示された断面においては、溝94の底部付近を中心とする略円形の形状となり、溝94に沿って形成される。また、各フローティングp型層98は同時に同様に製造されるため、その形状、ドーピング濃度(アクセプタ濃度)も同様となる。
なお、図5においては、外周領域Yにおける溝94、フローティングp型層98等は3組設けられているが、実際にはこの数は適宜設定される。また、セル領域Xにおいては、溝84はそれぞれ直線状に並行に形成されているのに対し、外周領域Yにおいては、溝94、フローティングp型層98等は、セル領域Xを囲むように環状に形成される。
また、図5はパワーMOSFETの構造を示しているが、IGBTの場合においても同様の構造を適用することができる。この場合、例えば、図5におけるn+層81をコレクタ層となるp+層とし、ソース電極89をエミッタ電極、ドレイン電極90をコレクタ電極に置換した構造とすればよい。
上記の外周領域Yをセル領域Xの外側に設けることによって、上記のように耐圧を高くすることができるものの、外周領域Yの最外部の溝94の外側においては、溝94、フローティングp型層98等が存在しないため、この部分で空乏層は急峻に湾曲した形状となった。この場合、この湾曲した箇所で電界集中が発生しやすくなり、耐圧の低下の原因となった。
すなわち、高い耐圧をもつパワー半導体装置を得ることは困難であった。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第1の導電型をもつ第1の半導体層を具備する半導体基板において、当該半導体基板における前記第1の半導体層よりも表面側に形成され前記第1の導電型と逆の第2の導電型をもつ第2の半導体層と、前記半導体基板の表面側から前記第1の半導体層に達するように形成された溝であるセル領域溝と、当該セル領域溝の内部に形成されたゲート電極と、が設けられ、前記ゲート電極に印加された電圧によって、前記半導体基板の表面側に形成された第1の主電極と、前記第1の半導体層に接続された第2の主電極との間に流れる電流が制御されるセル領域と、平面視において前記半導体基板における前記セル領域に隣接し、前記半導体基板の表面側から前記第1の半導体層に達するように形成された溝である外周領域溝が複数設けられ、前記電流を制御する構造を具備しない外周領域と、が設けられた半導体装置であって、前記外周領域において、各前記外周領域溝の底部を囲み前記第2の導電型をもつ埋め込み半導体層が前記第1の半導体層中において各前記外周領域溝毎に設けられ、各前記埋め込み半導体層のドーピング濃度が、前記セル領域から離間するに従って低くされたことを特徴とする半導体装置。
本発明の半導体装置は、前記外周領域溝の延伸方向と垂直な断面視において、前記埋め込み半導体層は、対応する前記外周領域溝の底部の一点を中心とする円形状とされたことを特徴とする。
本発明の半導体装置は、前記外周領域において、前記断面視における各前記埋め込み半導体層の径が同等とされたことを特徴とする。
本発明の半導体装置において、前記外周領域溝の中には、前記第1の主電極、前記第2の主電極、及び前記ゲート電極のいずれとも直接接続されない溝内電極が設けられたことを特徴とする。
本発明の半導体装置において、前記埋め込み半導体層は、前記第1の主電極、前記第2の主電極、及び前記ゲート電極のいずれとも直接接続されないことを特徴とする。
本発明の半導体装置において、複数の前記外周領域溝の深さは同等とされたことを特徴とする。
本発明の半導体装置は、前記セル領域溝と複数の前記外周領域溝の深さが同等とされたことを特徴とする。
本発明の半導体装置は、前記第1の主電極がソース電極、前記第2の主電極がドレイン電極とされたパワーMOSFETであることを特徴とする。
本発明の半導体装置は、第1の導電型をもつ第1の半導体層を具備する半導体基板において、当該半導体基板における前記第1の半導体層よりも表面側に形成され前記第1の導電型と逆の第2の導電型をもつ第2の半導体層と、前記半導体基板の表面側から前記第1の半導体層に達するように形成された溝であるセル領域溝と、当該セル領域溝の内部に形成されたゲート電極と、が設けられ、前記ゲート電極に印加された電圧によって、前記半導体基板の表面側に形成された第1の主電極と、前記第1の半導体層に接続された第2の主電極との間に流れる電流が制御されるセル領域と、平面視において前記半導体基板における前記セル領域に隣接し、前記半導体基板の表面側から前記第1の半導体層に達するように形成された溝である外周領域溝が複数設けられ、前記電流を制御する構造を具備しない外周領域と、が設けられた半導体装置であって、前記外周領域において、各前記外周領域溝の底部を囲み前記第2の導電型をもつ埋め込み半導体層が前記第1の半導体層中において各前記外周領域溝毎に設けられ、各前記埋め込み半導体層のドーピング濃度が、前記セル領域から離間するに従って低くされたことを特徴とする半導体装置。
本発明の半導体装置は、前記外周領域溝の延伸方向と垂直な断面視において、前記埋め込み半導体層は、対応する前記外周領域溝の底部の一点を中心とする円形状とされたことを特徴とする。
本発明の半導体装置は、前記外周領域において、前記断面視における各前記埋め込み半導体層の径が同等とされたことを特徴とする。
本発明の半導体装置において、前記外周領域溝の中には、前記第1の主電極、前記第2の主電極、及び前記ゲート電極のいずれとも直接接続されない溝内電極が設けられたことを特徴とする。
本発明の半導体装置において、前記埋め込み半導体層は、前記第1の主電極、前記第2の主電極、及び前記ゲート電極のいずれとも直接接続されないことを特徴とする。
本発明の半導体装置において、複数の前記外周領域溝の深さは同等とされたことを特徴とする。
本発明の半導体装置は、前記セル領域溝と複数の前記外周領域溝の深さが同等とされたことを特徴とする。
本発明の半導体装置は、前記第1の主電極がソース電極、前記第2の主電極がドレイン電極とされたパワーMOSFETであることを特徴とする。
本発明は以上のように構成されているので、高い耐圧をもつパワー半導体装置を得ることができる。
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、ゲート電圧によってチャネルのオン・オフが制御されて電流のスイッチング制御がなされるトレンチゲート型のパワーMOSFETである。ゲート電極は、半導体基板の表面に平行に形成された複数の溝(トレンチ)中に形成され、各ゲート電極は並列に接続される。各ゲート電極は、溝の中の表面に酸化膜が形成された上で、溝の内部に形成される。
図1は、この半導体装置10の構造を図5に対応させて示す断面図である。この半導体装置10の平面視における領域も、実際に電流のスイッチング動作を行うセル領域Xと、スイッチング動作を行わず半導体装置10の耐圧を向上させるために設けられ、セル領域Xを囲むように外側に隣接して設けられた外周領域Yに大別される。半導体基板20において、ドレイン層となるn+層21の上に、ドリフト層となるn−層(第1の半導体層)22、p−層(第2の半導体層)23が順次形成されることも同様である。また、セル領域Xにおいては溝24が、外周領域Yにおいては溝34が、それぞれ複数同様に形成されており、その内部には酸化膜26、36が同様に形成されている。セル領域Xにおいては、図示の範囲外(図1における左側)においても同様に溝24等が形成されているものとする。一方、外周領域Yにおいては、溝34は図示された3つのみが形成され、図1における一番右の溝34が最外周に位置するものとする。
また、セル領域Xにおいて、図1における溝24の両側にはソース領域となるn+層25が形成され、溝24の内部にはゲート電極27が形成されている。半導体基板20の上面には、層間絶縁層28によってゲート電極27と絶縁されてソース電極(第1の主電極)29が形成されている。半導体基板20の下面側には、n+層21と接するドレイン電極(第2の主電極)30が形成されている。この構成は、前記の半導体装置100のセル領域Xにおけるものと同様である。
また、外周領域Yにおいて、溝34内に浮遊電位とされるフローティング電極(溝内電極)37が形成されること、溝34の底部周囲に、断面形状が略円形とされ浮遊電位とされたフローティングp型層(埋め込み半導体層)38が形成されることも同様である。このため、フローティング電極37、フローティングp型層38によって、セル領域Xから外周領域Yにかけて、オフ時における局所的な電界集中が発生することが抑制される。なお、ここで、浮遊電位であるとは、パワーMOSFETにおいて使用されるソース電極(第1の主電極)29、ドレイン電極(第2の主電極)30、ゲート電極27のいずれとも直接接していないことを意味する。
ただし、図1の構成においては、フローティングp型層38のアクセプタ濃度が、図1における右側に向かうに従い、低くなる。すなわち、図1において最もセル領域Xに近いフローティングp型層381のアクセプタ濃度が最も高く、その右側のフローティングp型層382、フローティングp型層383のアクセプタ濃度は、徐々に低くされている。ただし、断面視において円形状とされたフローティングp型層381〜383の径は同等であり、その最大深さも同等である。この構成によって、この半導体装置10におけるオフ時のソース電極29、ドレイン電極30間の耐圧を高めることができる。以下に、この点について説明する。
図2は、図5に示された従来の半導体装置100におけるn−層82側の空乏層端部Dの形状を模式的に示す図である。前記の通り、空乏層は、セル領域Xではp−層83、溝84とn−層82との界面に沿って形成され、その中での電界の向きは、主に図2における上下方向となる。この空乏層は、外周領域Yにおいても、隣接する溝94、フローティングp型層98にかけて連結して形成され、セル領域X、外周領域Yにおいて連続的に広がる。この際、空乏層は、n−層82側だけではなく、フローティングp型層98側にも形成されるが、各フローティングp型層98が同等の形状であり、そのドーピング濃度(アクセプタ濃度)が同等であれば、各フローティングp型層98において、空乏層は同様の形状で形成される。このため、各フローティングp型層98の直下における空乏層端部Dの形状は同様であり、その深さは同等である。
しかしながら、図2に示されるように、最も外側(右側)の溝94、フローティングp型層98の更に外側においては、空乏層はp−層83とn−層82の界面に沿って形成されるため、空乏層は急峻に上側に向かって湾曲する形状となる。この場合、大きく湾曲した箇所で、電界集中が発生しやすくなる。すなわち、従来の半導体装置100においては、最も外側に位置する溝94、フローティングp型層98がある箇所で電界集中が発生しやすい。
これに対して、図3は、図1の半導体装置10におけるn−層22側の空乏層端部Dの形状を同様に示す図である。この場合においても、空乏層は、n−層82側、フローティングp型層381〜383側にかけて形成される。ただし、図2の場合には、各フローティングp型層98側で同様に空乏層が形成されたのに対して、フローティングp型層381〜383のドーピング濃度は異なるため、フローティングp型層381〜383側に形成される空乏層の状況は、異なる。具体的には、最もアクセプタ濃度が高いフローティングp型層381において空乏層は薄く形成され、最もアクセプタ濃度が低いフローティングp型層383において空乏層は厚く形成される。これに対応して、フローティングp型層381と接する側においてn−層22側に形成される空乏層は厚く形成され、フローティングp型層383と接する側においてn−層22側に形成される空乏層は薄く形成される。このため、空乏層端部Dは、セル領域Xから離れるに従って上側に位置し、最も外側(右側)の溝34、フローティングp型層383がある箇所における空乏層の湾曲が小さくなる。このため、この箇所における電界集中が発生することが抑制され、従来の半導体装置100よりも更に耐圧を高めることができる。
例えば、図5の構造において、外側(図5における右側)に向かうに従って溝94の深さを浅くすることにより、同様の効果を得ることもできる。しかしながら、前記の通り、図1の構成においてはセル領域Xにおける溝24と外周領域Yにおける溝34は同時に形成することができるのに対し、この場合に溝94の深さを外側で浅くするためには、各溝94を個別に形成することが必要となる。その後、深さの異なる各溝94を埋め込むように各フローティング電極を形成することが必要となるため、製造工程が極めて複雑となり、低コストでこれを製造することが困難となる。
これに対して、前記の通り、フローティングp型層38は、例えば溝34を一様な深さで形成した後にその底部にアクセプタ種をイオン注入し、その後で熱処理工程によってこのアクセプタ種を拡散させることによって形成することができる。この場合、フローティングp型層38は、図1中において、溝34の底部の一箇所(1点)を中心とした略円形状となる。この際、例えばドーズ量を変えてイオン注入を複数回に分けて行うことにより、上記のフローティングp型層381〜383を形成し、これ以外の工程は、図5の構造を製造する場合と同様とすることができる。
また、上記の例では、外周領域Yにおける溝34内に浮遊電位とされた溝内電極(フローティング電極)37が、その下部に浮遊電位とされた埋め込み半導体層(フローティングp型層)38(381〜383)が設けられた。しかしながら、上記と同様に電界集中を抑制できる限りにおいて、溝内電極や埋め込み半導体層を例えばソース電位とすることもできる。この場合、セル領域Xにおいてゲート電極27が溝24の端部でゲート配線と接続されたのと同様に、外周領域Yにおける溝34の端部又はその1箇所で溝内電極や埋め込み半導体層をソース電極と接続すればよい。なお、図1、3で示されたように各埋め込み半導体層が断面視において円形状である必要はなく、この形状は、その形成方法等に応じて定まる。また、各埋め込み半導体層の内部におけるアクセプタ濃度は一様である必要はなく、これが一様でない場合には、上記のようにセル領域Xから離れるに従って低下するアクセプタ濃度とされる領域は、空乏層が形成される領域となる。
同様の構造の外周領域Yを、図1の構造以外の半導体装置においても設けることができる。図4は、図1の半導体装置10の変形例となる半導体装置40の構造を示す断面図である。この半導体装置40のセル領域Xにおける溝24内の構造は、特開2013−069852号公報に記載されたものと同様である。この構造においては、帰還容量Crssとなるゲート電極27・ドレイン電極30間の容量を低減することができるために、この半導体装置40を高速動作させることができる。図4の構造においては、ゲート電極27は、溝24の左右両側においてのみ薄く左右で分離され、かつ溝24の上側においてのみ形成されている。溝24内において、左右のゲート電極27の間には、トレンチソース電極(シールド電極)41が埋め込まれて設けられている。トレンチソース電極41は、ゲート電極27と同様に、高濃度にドーピングされた多結晶シリコンで構成されるため、ゲート電極27と同様の形成方法によって別工程によって溝24内に形成される。トレンチソース電極41は、図示の範囲外でソース電極29と接続されるため、その電位はソース電位に維持される。このため、トレンチソース電極41は、この部分の電位をソース電位に維持するシールド電極として機能する。
一方、この構造においては、ソース電極29と接続されたトレンチソース電極41とその両側のゲート電極27との間でゲート電極27・ソース電極29間の容量が発生する。しかしながら、トレンチソース電極41の図中における幅は、上側では下側よりも狭くされ、ゲート電極27と溝24の側壁との間における酸化膜26(図4における左側のゲート電極27の左側の酸化膜26、右側のゲート電極27の右側の酸化膜26)と比べて、トレンチソース電極41とその両側のゲート電極27との間の酸化膜26を充分厚くすることができる。こうした構造は、特開2013−069852号公報に記載されるように、電極として機能するように高濃度にドープされた多結晶シリコンで構成されたトレンチソース電極41の熱酸化の際の酸化速度が、溝24の内面を構成するp−層23、n−層22の酸化速度よりも大きいことを利用して、容易に製造することができる。このため、ゲート電極27・ソース電極29間の容量も小さく保つことができる。
この構造によれば、帰還容量Crssを小さくすることができる。一方、この構造では、MOSFETにおけるチャネルが形成される部分である溝24の側面におけるp−層23上(側面)の酸化膜26は薄くされるため、良好な特性のパワーMOSFETを得ることができる。
こうしたシールド電極を用いた半導体装置40においても、外周領域Yにおける溝34に関わる構造を、前記の半導体装置10と同様とすることができる。これによって、オフ時におけるソース電極29・ドレイン電極30間の耐圧を向上させることができる。すなわち、この半導体装置40は、高速動作が可能であり、高い耐圧をもつ。この場合においては、溝24内におけるトレンチソース電極41とゲート電極27とは別工程で形成され、フローティング電極37は、トレンチソース電極41又はゲート電極27と同時に形成することができる。フローティングp型層381〜383の形成方法は前記の半導体装置10と同様である。
なお、上記の構成は、nチャネル型のパワーMOSFETであったが、導電型(p型、n型)を全てにおいて逆転させ、pチャネル型の素子を同様に得ることができる。すなわち、上記のn−層22を第1の導電型をもつ第1の半導体層とし、上記のp−層23を、第1の導電型と逆の第2の導電型をもつ第2の半導体層とした場合において、上記と同様の構造を形成することができ、同様の効果を奏することは明らかである。また、同様の構成をトレンチゲート型のIGBTに適用できることも明らかである。また、上記の例では外周領域溝が3つ、セル領域溝が2つとされたが、これらの数によらず、2つ以上の外周領域溝が用いられれば、上記の構成が有効である。
また、上記の例では、各セル領域溝、各外周領域溝の深さが全て同等とされたが、これらの深さが均一である必要はない。例えば、セル領域溝の径や深さを複数種類に設定する場合もあり、これに応じて外周領域溝の径や深さも設定すれば、同時にセル領域X、外周領域Yを形成することができる。
10、40、100 半導体装置(パワーMOSFET)
20、80 半導体基板
21、25、81、85 n+層
22、82 n−層(第1の半導体層)
23、83 p−層(第2の半導体層)
24、84 溝(セル領域溝)
26、36、86、96 酸化膜
27、87 ゲート電極
28、88 層間絶縁層
29、89 ソース電極(第1の主電極)
30、90 ドレイン電極(第2の主電極)
34、94 溝(外周領域溝)
37、97 フローティング電極(溝内電極)
38、98、381、382、383 フローティングp型層(埋め込み半導体層)
41 トレンチソース電極(シールド電極)
X セル領域
Y 外周領域
20、80 半導体基板
21、25、81、85 n+層
22、82 n−層(第1の半導体層)
23、83 p−層(第2の半導体層)
24、84 溝(セル領域溝)
26、36、86、96 酸化膜
27、87 ゲート電極
28、88 層間絶縁層
29、89 ソース電極(第1の主電極)
30、90 ドレイン電極(第2の主電極)
34、94 溝(外周領域溝)
37、97 フローティング電極(溝内電極)
38、98、381、382、383 フローティングp型層(埋め込み半導体層)
41 トレンチソース電極(シールド電極)
X セル領域
Y 外周領域
Claims (8)
- 第1の導電型をもつ第1の半導体層を具備する半導体基板において、
当該半導体基板における前記第1の半導体層よりも表面側に形成され前記第1の導電型と逆の第2の導電型をもつ第2の半導体層と、前記半導体基板の表面側から前記第1の半導体層に達するように形成された溝であるセル領域溝と、当該セル領域溝の内部に形成されたゲート電極と、が設けられ、前記ゲート電極に印加された電圧によって、前記半導体基板の表面側に形成された第1の主電極と、前記第1の半導体層に接続された第2の主電極との間に流れる電流が制御されるセル領域と、
平面視において前記半導体基板における前記セル領域に隣接し、前記半導体基板の表面側から前記第1の半導体層に達するように形成された溝である外周領域溝が複数設けられ、前記電流を制御する構造を具備しない外周領域と、
が設けられた半導体装置であって、
前記外周領域において、
各前記外周領域溝の底部を囲み前記第2の導電型をもつ埋め込み半導体層が前記第1の半導体層中において各前記外周領域溝毎に設けられ、
各前記埋め込み半導体層のドーピング濃度が、前記セル領域から離間するに従って低くされたことを特徴とする半導体装置。 - 前記外周領域溝の延伸方向と垂直な断面視において、
前記埋め込み半導体層は、対応する前記外周領域溝の底部の一点を中心とする円形状とされたことを特徴とする請求項1に記載の半導体装置。 - 前記外周領域において、前記断面視における各前記埋め込み半導体層の径が同等とされたことを特徴とする請求項2に記載の半導体装置。
- 前記外周領域溝の中には、前記第1の主電極、前記第2の主電極、及び前記ゲート電極のいずれとも直接接続されない溝内電極が設けられたことを特徴とする請求項1から請求項3までのいずれか1項に記載の半導体装置。
- 前記埋め込み半導体層は、前記第1の主電極、前記第2の主電極、及び前記ゲート電極のいずれとも直接接続されないことを特徴とする請求項1から請求項4までのいずれか1項に記載の半導体装置。
- 複数の前記外周領域溝の深さは同等とされたことを特徴とする請求項1から請求項5までのいずれか1項に記載の半導体装置。
- 前記セル領域溝と複数の前記外周領域溝の深さが同等とされたことを特徴とする請求項6に記載の半導体装置。
- 前記第1の主電極がソース電極、前記第2の主電極がドレイン電極とされたパワーMOSFETであることを特徴とする請求項1から請求項7までのいずれか1項に記載の半導体装置。
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