JP2018182258A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】低オン抵抗且つ高耐圧の半導体装置及びその製造方法を提供すること。【解決手段】フィールドプレート電極は、上部と、上部よりも幅が小さい下部とを有する。第２絶縁膜は、第１部分と、第１部分よりも膜厚が厚い第２部分とを有する。第１半導体層は、第１領域と、第１領域と第２絶縁膜の側壁との間における第２絶縁膜の側壁に近接する領域に設けられ、第１領域よりも第１導電形不純物濃度が高い第２領域とを有する。【選択図】図２

Description

実施形態は、半導体装置及びその製造方法に関する。
例えば電力制御用の半導体装置（パワーデバイス）として、ゲート電極の下にフィールドプレート電極を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造が提案されている。さらに、フィールドプレート電極の幅を深さ方向に段階的に小さくした構造の提案もなされている（特許文献１）。
特開２０１６−７２４８２号公報
実施形態は、低オン抵抗且つ高耐圧の半導体装置及びその製造方法を提供する。
実施形態によれば、半導体装置は、第１電極と、前記第１電極上に設けられた第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられた第１導電形の第３半導体層と、前記第３半導体層に接する第２電極と、前記第３半導体層の側面に対向するゲート電極と、前記第３半導体層の前記側面と前記ゲート電極との間に設けられた第１絶縁膜と、前記ゲート電極の下に設けられたフィールドプレート電極と、前記第１半導体層と前記フィールドプレート電極との間に設けられた第２絶縁膜と、を備えている。前記フィールドプレート電極は、前記ゲート電極側に設けられた上部と、前記上部よりも前記第１電極側に設けられ、前記上部よりも幅が小さい下部と、を有する。前記第２絶縁膜は、前記フィールドプレート電極の前記上部と前記第１半導体層との間に設けられた第１部分と、前記フィールドプレート電極の前記下部と前記第１半導体層との間に設けられ、前記第１部分よりも膜厚が厚い第２部分と、を有する。前記第１半導体層は、第１領域と、前記第１領域と前記第２絶縁膜の側壁との間における前記第２絶縁膜の前記側壁に近接する領域に設けられ、前記第１領域よりも第１導電形不純物濃度が高い第２領域と、を有する。
実施形態の半導体装置の模式平面図。 図１におけるＡ−Ａ断面図。 （ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。 （ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。 （ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。 （ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。 （ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。 （ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。 （ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 増速酸化率の不純物ドーズ量依存性のシミュレーション結果を示すグラフ。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。 （ａ）〜（ｃ）は、図１４に示す半導体装置の製造方法を示す模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
以下の実施形態では第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としてもよい。
また、実施形態では半導体材料はシリコンとするが、半導体材料は、シリコンに限らず、例えば、炭化シリコン、窒化ガリウム、酸化ガリウムなどであってもよい。
また、以下の実施形態において、不純物濃度はキャリア濃度と置き換えて言うことができる。キャリア濃度は、実効的な不純物濃度とみなすことができる。
図１は、実施形態の半導体装置の模式平面図である。
図２は、図１におけるＡ−Ａ断面図である。
図１は、図２に表される要素のうち、ゲート電極３０、絶縁膜４１、ソース層２４、およびベースコンタクト領域２５の平面レイアウトを表す。また、ゲート電極３０の下に設けられたフィールドプレート電極５０を、図１において破線で表す。
実施形態の半導体装置は、図２に示すように、第１電極としてのドレイン電極１１と、第２電極としてのソース電極１２との間に半導体層２０が設けられ、ドレイン電極１１とソース電極１２とを結ぶ方向（縦方向）に電流が流れる縦型半導体装置である。半導体層２０は、シリコン層である。
図１に示すＸ方向およびＹ方向は、半導体層２０の主面に対して平行な面内で互いに直交する方向を表す。
図１に示すように、複数のゲート電極３０、複数の絶縁膜４１、複数のソース層２４、および複数のベースコンタクト領域２５がＸ方向に周期的に配列されている。ゲート電極３０、絶縁膜４１、ソース層２４、およびベースコンタクト領域２５は、Ｙ方向に延びるストライプ状パターンで形成されている。また、図２に示すベース層２３も、ソース層２４およびベースコンタクト領域２５の下でＹ方向に延びている。
１つのゲート電極３０を含む図２に示す１つのユニットにおいて、ゲート電極３０は、一対のソース層２４（ベース層２３）の間に配置されている。絶縁膜４１は、ソース層２４（ベース層２３）とゲート電極３０との間に配置されている。
図２に示すように、半導体層２０は、Ｎ＋形のドレイン層２１およびＮ形のドリフト層２２を含む第１半導体層と、Ｐ形のベース層（第２半導体層）２３と、Ｎ＋形のソース層（第３半導体層）２４と、Ｐ＋形のベースコンタクト領域２５とを有する。
ドレイン層２１およびソース層２４のＮ形不純物濃度は、ドリフト層２２のＮ形不純物濃度よりも高い。ベースコンタクト領域２５のＰ形不純物濃度は、ベース層２３のＰ形不純物濃度よりも高い。
ドレイン層２１は、ドレイン電極１１上に設けられ、ドレイン電極１１に接している。ドレイン電極２１上に、ドリフト層２２が設けられている。ドリフト層２２上に、ベース層２３が設けられている。ベース層２３上に、ソース層２４が設けられている。ベース層２３において、ソース層２４が設けられていない領域の表面にベースコンタクト領域２５が設けられている。
ゲート電極３０は、ベース層２３の側面に対向している。ゲート電極３０と、ベース層２３の側面との間に、絶縁膜（ゲート絶縁膜）４１が設けられている。ゲート電極３０上に、層間絶縁膜４５が設けられている。
その層間絶縁膜４５を覆うようにソース電極１２が設けられ、ソース電極１２はソース層２４およびベースコンタクト領域２５に接している。
ゲート電極３０の下に、フィールドプレート電極５０が設けられている。図２に示す例では、ゲート電極３０とフィールドプレート電極５０との間に絶縁膜４２が設けられ、ゲート電極３０とフィールドプレート電極５０は互いに分離されている。
フィールドプレート電極５０はドリフト層２２内に設けられ、フィールドプレート電極５０とドリフト層２２との間には絶縁膜４３が設けられている。フィールドプレート電極５０はドリフト層２２に接していない。絶縁膜４３はシリコン酸化膜である。
フィールドプレート電極５０の幅は、縦方向（深さ方向）に一様ではなく、縦方向に段階的に変化している。フィールドプレート電極５０の幅は、ゲート電極３０側の上部５０ａからドレイン電極１１側の下部５０ｂに向かって段階的に小さくなっている。フィールドプレート電極５０の側壁は、縦方向に沿った階段状の段差をもつ。
フィールドプレート電極５０は少なくとも２つの異なる幅をもつ。図２に示す例では、フィールドプレート電極５０は３つの異なる幅をもつ。すなわち、フィールドプレート電極５０は、上部５０ａと、下部５０ｂと、中間部５０ｃとを有する。
上部５０ａは下部５０ｂよりもゲート電極３０側に設けられ、下部５０ｂは上部５０ａよりもドレイン電極１１側に設けられ、下部５０ｂの幅は上部５０ａの幅よりも小さい。上部５０ａと下部５０ｂとの間に中間部５０ｃが設けられ、中間部５０ｃの幅は上部５０ａの幅よりも小さく、下部５０ｂの幅よりも大きい。上部５０ａと下部５０ｂとの間に、２つ以上の異なる幅をもつ２つ以上の中間部が設けられてもよい。
絶縁膜４３は、フィールドプレート電極５０の上部５０ａとドリフト層２２との間に設けられた第１部分４３ａと、フィールドプレート電極５０の下部５０ｂとドリフト層２２との間に設けられた第２部分４３ｂと、フィールドプレート電極５０の中間部５０ｃとドリフト層２２との間に設けられた中間部分４３ｃとを有する。
絶縁膜４３の膜厚は、ゲート電極３０側の第１部分４３ａからドレイン電極１１側の第２部分４３ｂに向かって段階的に厚くなっている。第２部分４３ｂの膜厚Ｔｂは、第１部分４３ａの膜厚Ｔａよりも厚い。中間部分４３ｃの膜厚Ｔｃは、第１部分４３ａの膜厚Ｔａよりも厚く、第２部分４３ｂの膜厚Ｔｂよりも薄い。図２に示す例では、絶縁膜４３の側壁は、縦方向に沿った階段状の段差をもつ。
図２には、絶縁膜４３の３段階の膜厚差変化を示すが、絶縁膜４３の膜厚差変化は少なくとも２段階の変化であればよい。また、絶縁膜４３は４段階以上の膜厚差変化をもっていてもよい。
ドリフト層２２は、第１領域２２ｃと、その第１領域２２ｃと絶縁膜４３の側壁との間に設けられた第２領域２２ａとを有する。第２領域２２ａは、絶縁膜４３の側壁に近接する領域において、絶縁膜４３の側壁に沿って設けられている。第２領域２２ａのＮ形不純物濃度は、第１領域２２ｃのＮ形不純物濃度よりも高い。
第２領域２２ａは、絶縁膜４３の側壁に沿った方向にＮ形不純物の濃度勾配をもつ。第２領域２２ａのＮ形不純物濃度は、絶縁膜４３の第１部分４３ａに近接する領域から、絶縁膜４３の第２部分４３ｂに近接する領域に向かって段階的または連続的に高くなっている。
第２領域２２ａにおいて絶縁膜４３の第１部分４３ａに近接する領域のＮ形不純物濃度は、第２領域２２ａにおいて絶縁膜４３の第２部分４３ｂに近接する領域のＮ形不純物濃度よりも低い。
ドリフト層２２は、さらに、絶縁膜４３のボトムに近接する領域に設けられ、第１領域２２ｃよりもＮ形不純物濃度が高い第３領域２２ｂを有する。第３領域２２ｂのＮ形不純物濃度は、第２領域２２ａにおいて絶縁膜４３の第１部分４３ａに近接する領域のＮ形不純物濃度よりも高い。
以上説明した半導体装置において、ドレイン電極１１とソース電極１２との間に電位差が与えられる。ドレイン電極１１に印加される電位は、ソース電極１２に印加される電位よりも高い。フィールドプレート電極５０はソース電極１２と電気的に接続され、フィールドプレート電極５０にはソース電極１２に与えられる電位と同じ電位が与えられる。
半導体装置のオン動作時には、ゲート電極３０にしきい値電圧以上の電位が与えられ、ベース層２３におけるゲート電極３０に対向する領域に反転層（Ｎ形のチャネル）が形成される。そして、ドレイン層２１、ドリフト層２２、チャネル、およびソース層２４を通じて、ドレイン電極１１とソース電極１２との間を電流が流れる。
ゲート電極３０の電位がしきい値電圧より低い電位になると、チャネルがカットオフされ、半導体装置はオフ状態となる。このオフ状態のとき、ベース層２３とドリフト層２２とのＰＮ接合から、および絶縁膜４３とドリフト層２２との境界から、ドリフト層２２中に空乏層が広がり、半導体装置の耐圧が保持される。
フィールドプレート電極５０は、ドリフト層２２における縦方向の電位変化を緩やかにする。そして、フィールドプレート電極５０とドリフト層２２との間に設けられた絶縁膜４３の膜厚が、ソース電極１２側からドレイン電極１１側に向かって段階的に厚くなっているため、ドリフト層２２内における縦方向の電界強度分布を平坦に近い分布にすることができる。これは、ドリフト層２２内の縦方向の電界強度の積分値を大きくし、耐圧を向上させる。
また、ドリフト層２２において、絶縁膜４３の側壁に近接した領域（第２領域）２２ａのＮ形不純物濃度は、他の領域（第１領域）２２ｃのＮ形不純物濃度よりも高い。したがって、ドリフト層２２中に、縦方向に沿った抵抗が低い電流経路が形成され、オン抵抗を低減できる。
また、絶縁膜４３のボトムに近接した領域（第３領域）２２ｂのＮ形不純物濃度も、第１領域２２ｃのＮ形不純物濃度よりも高く、その第３領域２２ｂの一部は第２領域２２ａの下にも広がっている。そのため、第２領域２２ａとドレイン層２１との間の領域も低抵抗化できる。
実施形態の半導体装置によれば、ドリフト層２２の一部領域の不純物濃度を高くしつつも、前述した膜厚差をもつ絶縁膜４３による効果で耐圧の低下を抑制できる。すなわち、実施形態によれば、低オン抵抗と高耐圧とを両立した半導体装置を提供できる。
次に、図３（ａ）〜図１１を参照して、実施形態の半導体装置の製造方法について説明する。
図３（ａ）に示すように、ドリフト層２２にトレンチＴ１が形成される。例えば、ドリフト層２２の表面に形成したマスク層９１を用いたＲＩＥ（Reactive Ion Etching）法によりトレンチＴ１が形成される。
そのトレンチＴ１内には、図３（ｂ）に示すように、側壁膜７１が形成される。側壁膜７１は、例えばシリコン酸化膜である。側壁膜７１は、マスク層９１の上面、トレンチＴ１の側壁およびボトムに沿ってコンフォーマルに形成される。
次に、図４（ａ）に示すように、トレンチＴ１のボトムに形成された側壁膜７１を例えばＲＩＥ法で除去する。マスク層９１上の側壁膜７１も除去される。トレンチＴ１のボトムにドリフト層２２が露出する。
次に、図４（ｂ）に示すように、トレンチＴ１の下にトレンチＴ２を形成する。マスク層９１および側壁膜７１をマスクにしたＲＩＥ法でトレンチＴ２が形成される。トレンチＴ２の幅は、トレンチＴ１の幅よりも小さい。
次に、図５（ａ）に示すように、マスク層９１の上面、およびトレンチＴ１内の側壁膜７１の側面にストッパー膜７２を形成する。その後、トレンチＴ１内およびトレンチＴ２内に側壁膜７３を形成する。側壁膜７３は、マスク層９１の上面、側壁膜７１の側面、トレンチＴ２の側壁およびボトムに沿ってコンフォーマルに形成される。例えば、ストッパー膜７２はシリコン窒化膜であり、側壁膜７３はシリコン酸化膜である。マスク層９１と側壁膜７３との間、および側壁膜７１と側壁膜７３との間に、ストッパー膜７２が形成されている。
次に、トレンチＴ２のボトムに形成された側壁膜７３を例えばＲＩＥ法で除去した後、図５（ｂ）に示すように、トレンチＴ２の下にトレンチＴ３を形成する。トレンチＴ２のボトムの側壁膜７３を除去するとき、マスク層９１上の側壁膜７３も除去される。このとき、マスク層９１上のストッパー膜７２はエッチングストッパーとして機能する。
トレンチＴ３は、ストッパー膜７２および側壁膜７３をマスクにしたＲＩＥ法で形成される。トレンチＴ３の幅は、トレンチＴ１の幅およびトレンチＴ２の幅よりも小さい。
次に、図６（ａ）および図１０に示すように、トレンチＴ３の側壁にＮ形不純物として例えばヒ素またはリンがイオン注入法により注入される。不純物は、半導体層（ドレイン層２１、ドリフト層２２）の主面に対して傾斜した方向からトレンチＴ３の側壁に注入される。ドリフト層２２におけるトレンチＴ３の側壁に近接する領域に、イオン注入前のドリフト層２２のＮ形不純物濃度よりもＮ形不純物濃度が高い領域２２ａが形成される。トレンチＴ３のボトムにも不純物は注入される。
トレンチＴ３の幅をＷ１、トレンチＴ１〜Ｔ３のトータルの深さをｄ１とすると、トレンチＴ３の側壁に対する不純物の入射角度θは、θ＝ｔａｎ−１（ｄ１／Ｗ１）で規定することができる。
このとき、トレンチＴ１の側壁は側壁膜７１および側壁膜７３で覆われ、トレンチＴ２の側壁は側壁膜７３で覆われているため、トレンチＴ１の側壁およびトレンチＴ２の側壁には不純物は注入されない。
次に、側壁膜７３を除去する。側壁膜７３が除去され、図６（ｂ）および図１１に示すように、トレンチＴ２の側壁が露出する。
そして、トレンチＴ２の側壁にＮ形不純物として例えばヒ素またはリンがイオン注入法により注入される。このときも、不純物は、半導体層（ドレイン層２１、ドリフト層２２）の主面に対して傾斜した方向からトレンチＴ２の側壁に注入される。ドリフト層２２におけるトレンチＴ２の側壁に近接する領域に、イオン注入前のドリフト層２２のＮ形不純物濃度よりもＮ形不純物濃度が高い領域２２ａが形成される。
このとき、トレンチＴ１の側壁は側壁膜７１および側壁膜７３で覆われ、トレンチＴ１の側壁には不純物は注入されない。
トレンチＴ３の幅をＷ１、トレンチＴ２の側壁とトレンチＴ３の側壁との間の幅をＷ２、トレンチＴ１〜Ｔ３のトータルの深さをｄ１、トレンチＴ３の深さをｄ２とすると、トレンチＴ２の側壁に対する不純物の入射角度θ２は、θ２＝ｔａｎ−１（ｄ１−ｄ２／Ｗ１＋Ｗ２×２）で規定することができる。
また、トレンチＴ２の側壁とトレンチＴ３の側壁に同時に不純物を注入することもできる。このときの不純物の入射角度θ１は、θ１＝ｔａｎ−１（ｄ１／Ｗ１＋Ｗ２）で規定することができる。
いずれにしても、図１０および図１１に示す工程を経て、ドリフト層２２におけるトレンチＴ３の側壁に近接する領域のＮ形不純物濃度が、ドリフト層２２におけるトレンチＴ２の側壁に近接する領域のＮ形不純物濃度よりも高くなるようにする。イオン注入後、注入された不純物を拡散させる熱処理が行われる。
その後、図６（ｂ）に示す状態で残っている側壁膜７１、ストッパー膜７２、およびマスク層９１を除去する。それら膜が除去され、図７（ａ）に示すように、トレンチＴ１〜Ｔ３が段を形成して深さ方向につながったトレンチＴが表れる。
トレンチＴの幅は深さ方向に向かって段階的に小さくなり、トレンチＴの側壁は深さ方向に沿った階段状の段差をもつ。
図７（ａ）に示す例では、３段階の幅をもつトレンチＴを示すが、トレンチＴは少なくとも２段階の幅をもっていればよい。
３段階の幅をもつトレンチＴの場合、相対的に下側のトレンチＴ３の側壁に対して図６（ａ）に示す１回目の傾斜イオン注入を行い、この後、相対的に上側のトレンチＴ２の側壁に対して図６（ｂ）に示す２回目の傾斜イオン注入を行う。
次に、トレンチＴの側壁に露出するシリコン層であるドリフト層２２に対して熱酸化反応を進行させ、図７（ｂ）に示すように、トレンチＴの側壁にシリコン酸化膜である絶縁膜４３を形成する。トレンチＴのボトム、およびドリフト層２２の上面にも絶縁膜４３が形成される。
シリコン層の熱酸化速度はシリコン層の不純物濃度に依存する。不純物濃度が高い部分ほど熱酸化速度が速くなる。熱酸化処理時間が同じ条件において、不純物濃度が高い部分ほどシリコン酸化膜の膜厚が厚くなる。
ドリフト層２２においてトレンチＴの側壁に近接する領域には、前述したイオン注入により、深さ方向にＮ形不純物の濃度勾配が形成されている。ドリフト層２２においてトレンチＴ３の側壁に近接する領域のＮ形不純物濃度は、ドリフト層２２においてトレンチＴ２の側壁に近接する領域のＮ形不純物濃度よりも高く、ドリフト層２２においてトレンチＴ２の側壁に近接する領域のＮ形不純物濃度は、ドリフト層２２においてトレンチＴ１の側壁に近接する領域のＮ形不純物濃度よりも高い。
したがって、トレンチＴ３の側壁に成長する絶縁膜（シリコン酸化膜）４３の第２部分４３ｂの膜厚は、トレンチＴ２の側壁に成長する絶縁膜４３の中間部分４３ｃの膜厚よりも厚く、トレンチＴ２の側壁に成長する絶縁膜４３の中間部分４３ｃの膜厚は、トレンチＴ１の側壁に成長する絶縁膜４３の第１部分４３ａの膜厚よりも厚くなる。絶縁膜４３の膜厚は、トレンチＴの深さ方向に向かって段階的に厚くなる。
図１２は、増速酸化率の不純物ドーズ量依存性のシミュレーション結果を示すグラフである。
縦軸は、絶縁膜４３の第１部分４３ａの成長速度を基準にした相対的な増速酸化率（％）を表す。
横軸は、図６（ｂ）および図１１に示す２回目の不純物ドーズ量２ｎｄ−Ｑｄ（個／ｃｍ２）を表す。グラフ中に、図６（ａ）および図１０に示す１回目の不純物ドーズ量１ｓｔ−Ｑｄ（個／ｃｍ２）をプロットしている。１回目および２回目とも、加速電圧１０ｋｅＶでヒ素を注入した条件としている。
図１２のシミュレーション結果より、トレンチＴ２の側壁に対する２ｎｄ−Ｑｄを１×１０１５（個／ｃｍ２）、トレンチＴ３の側壁に対する２ｎｄ−Ｑｄを１×１０１５（個／ｃｍ２）および１ｓｔ−Ｑｄを５×１０１５（個／ｃｍ２）とした場合には、絶縁膜４３の中間部分４３ｃの膜厚Ｔｃは第１部分４３ａの膜厚Ｔａの１．８倍に、第２部分４３ｂの膜厚Ｔｂは第１部分４３ａの膜厚Ｔａの２．３８倍にすることができる。
絶縁膜４３を形成した後、絶縁膜４３の内側に残っている空洞に電極材として例えば多結晶シリコンを埋め込む。その多結晶シリコンを例えばエッチバックで後退させ、図８（ａ）に示すように、トレンチＴ内に段付きのフィールドプレート電極５０が形成される。
そのフィールドプレート電極５０の上面上に、図８（ｂ）に示すように絶縁膜４２を形成した後、その絶縁膜４２上のトレンチＴ内に、例えば多結晶シリコンのゲート電極３０を形成する。
その後、ドリフト層２２の表面にＰ形不純物を注入し、図９（ａ）に示すように、ドリフト層２２の表面にＰ形のベース層２３を形成する。さらに、そのベース層２３の表面にＮ形不純物を注入し、ベース層２３上にＮ形のソース層２４を形成する。
その後、図９（ｂ）に示すように、ゲート電極３０上およびソース層２４上に層間絶縁膜４５を形成する。層間絶縁膜４５、ソース層２４、およびベース層２３にはコンタクトトレンチ８１が形成される。コンタクトトレンチ８１は、層間絶縁膜４５およびソース層２４を貫通してベース層２３の途中まで達する。
コンタクトトレンチ８１のボトムのベース層２３の表面に、図２に示すベースコンタクト２５を形成した後、コンタクトトレンチ８１内にソース電極１２を形成する。ソース電極１２は、ソース層２４の側面に接する。また、層間絶縁膜４５を平面方向に後退させて、ソース層２４の上面にソース電極１２が接するようにすることもできる。
以上説明した実施形態の半導体装置の製造方法によれば、トレンチＴ２、Ｔ３の側壁に斜め方向から不純物を注入するとき、ベース層２３やソース層２４の形成領域には不純物が注入されない。そのため、チャネル抵抗やしきい値電圧の制御性に影響を与えない。
図１３は、実施形態の半導体装置の他の例を示す模式断面図である。
絶縁膜４３を形成するときの熱酸化条件の制御により、図１３に示すように、絶縁膜４３の側壁に段差が形成されないようにすることもできる。
図１４は、実施形態の半導体装置のさらに他の例を示す模式断面図である。
図１４に示す例では、フィールドプレート電極５０は、ゲート電極３０と同じ材料（例えば多結晶シリコン）で一体に設けられている。したがって、フィールドプレート電極５０には、ゲート電極３０と同じ電位（ゲート電位）が与えられる。
図１５（ａ）〜（ｃ）は、図１４に示す半導体装置の製造方法を示す模式断面図である。
図７（ｂ）に示す工程まで前述した実施形態と同様に進めた後、図１５（ａ）に示すように、トレンチＴ内に、フィールドプレート電極５０およびゲート電極３０となる電極材を埋め込む。電極材の上面は、ドリフト層２２の表面近くに位置させる。
その後、ドリフト層２２の表面にＰ形不純物を注入し、図１５（ｂ）に示すように、ドリフト層２２の表面にＰ形のベース層２３を形成する。さらに、そのベース層２３の表面にＮ形不純物を注入し、ベース層２３上にＮ形のソース層２４を形成する。
その後、図１５（ｃ）に示すようにコンタクトトレンチ８１を形成し、図１４に示すベースコンタクト領域２５およびソース電極１２の形成が続けられる。
以上説明した実施形態では、ＭＯＳＦＥＴ構造の半導体装置を例示したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）構造の半導体装置であってもよい。ＩＧＢＴ構造の半導体装置は、例えば、図２、１３、１４における電極１１とＮ＋形の層２１との間にＰ＋形の層を備える。
実施形態の半導体装置によれば、前記フィールドプレート電極は、前記第２電極と電気的に接続されている。
実施形態の半導体装置によれば、前記フィールドプレート電極は、前記ゲート電極と一体に設けられている。
実施形態の半導体装置によれば、前記第２絶縁膜はシリコン酸化膜である。
実施形態の半導体装置の製造方法によれば、前記トレンチの前記側壁に前記段差を形成する工程は、上側トレンチを形成する工程と、前記上側トレンチの側壁に第１側壁膜を形成する工程と、前記第１側壁膜をマスクにした異方性エッチングにより、前記上側トレンチの下に前記上側トレンチよりも幅が小さい下側トレンチを形成する工程と、を有する。
実施形態の半導体装置の製造方法によれば、前記不純物を前記半導体層に注入する工程は、前記上側トレンチの前記側壁を前記第１側壁膜で覆った状態で、前記半導体層における前記下側トレンチの側壁に近接する領域に不純物を注入する工程と、前記第１側壁膜を除去した後、前記半導体層における前記上側トレンチの前記側壁に近接する領域に不純物を注入する工程と、を有する。
実施形態の半導体装置の製造方法によれば、前記第１側壁膜を除去した後、前記半導体層における前記下側トレンチの前記側壁に近接する前記領域にも不純物を注入する。
実施形態の半導体装置の製造方法によれば、前記絶縁膜を形成した後、第１導電形の前記半導体層の表面に、第２導電形の半導体層を形成する工程と、前記第２導電形の半導体層の表面に、第１導電形の半導体層を形成する工程と、をさらに備えている。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…ドレイン電極、１２…ソース電極、２０…半導体層、２１…ドレイン層、２２…ドリフト層、２３…ベース層、２４…ソース層、２５…ベースコンタクト領域、３０…ゲート電極、４１〜４３…絶縁膜、４５…層間絶縁膜、５０…フィールドプレート電極

Claims (5)

  1. 第１電極と、
    前記第１電極上に設けられた第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた第２導電形の第２半導体層と、
    前記第２半導体層上に設けられた第１導電形の第３半導体層と、
    前記第３半導体層に接する第２電極と、
    前記第３半導体層の側面に対向するゲート電極と、
    前記第３半導体層の前記側面と前記ゲート電極との間に設けられた第１絶縁膜と、
    前記ゲート電極の下に設けられたフィールドプレート電極であって、前記ゲート電極側に設けられた上部と、前記上部よりも前記第１電極側に設けられ、前記上部よりも幅が小さい下部と、を有するフィールドプレート電極と、
    前記第１半導体層と前記フィールドプレート電極との間に設けられた第２絶縁膜であって、前記フィールドプレート電極の前記上部と前記第１半導体層との間に設けられた第１部分と、前記フィールドプレート電極の前記下部と前記第１半導体層との間に設けられ、前記第１部分よりも膜厚が厚い第２部分と、を有する第２絶縁膜と、
    を備え、
    前記第１半導体層は、
    第１領域と、
    前記第１領域と前記第２絶縁膜の側壁との間における前記第２絶縁膜の前記側壁に近接する領域に設けられ、前記第１領域よりも第１導電形不純物濃度が高い第２領域と、
    を有する半導体装置。
  2. 前記第２絶縁膜の前記側壁は、前記第１電極と前記第２電極とを結ぶ方向に沿った階段状の段差をもつ請求項１記載の半導体装置。
  3. 前記第１半導体層の前記第２領域における前記第２絶縁膜の前記第１部分に近接する領域の第１導電形不純物濃度は、前記第１半導体層の前記第２領域における前記第２絶縁膜の前記第２部分に近接する領域の第１導電形不純物濃度よりも低い請求項１または２に記載の半導体装置。
  4. 前記第１半導体層は、
    前記第２絶縁膜のボトムに近接する領域に設けられ、前記第１領域よりも第１導電形不純物濃度が高い第３領域をさらに有する請求項１〜３のいずれか１つに記載の半導体装置。
  5. 半導体層にトレンチを形成する工程であって、前記トレンチの幅は深さ方向に向かって段階的に小さくなり、段差をもつ側壁を有するトレンチを形成する工程と、
    前記半導体層における前記トレンチの前記側壁に近接する領域に不純物を注入し、前記半導体層の前記領域に、深さ方向に向かって段階的に不純物濃度が高くなる濃度勾配をもたせる工程と、
    前記半導体層における前記不純物が注入された領域を熱酸化し、前記トレンチの前記側壁に、深さ方向に向かって段階的に膜厚が厚くなる絶縁膜を形成する工程と、
    前記トレンチ内における前記絶縁膜の内側に、電極材を形成する工程と、
    を備えた半導体装置の製造方法。
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