JP2017224719A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2017224719A JP2017224719A JP2016118989A JP2016118989A JP2017224719A JP 2017224719 A JP2017224719 A JP 2017224719A JP 2016118989 A JP2016118989 A JP 2016118989A JP 2016118989 A JP2016118989 A JP 2016118989A JP 2017224719 A JP2017224719 A JP 2017224719A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor region
- trench
- semiconductor
- electric field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 145
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 54
- 239000010410 layer Substances 0.000 description 193
- 239000000758 substrate Substances 0.000 description 19
- 238000005468 ion implantation Methods 0.000 description 17
- 230000015556 catabolic process Effects 0.000 description 10
- 239000000370 acceptor Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】大きなオン電流とオフ時における高い耐圧とを両立させたトレンチゲート型の半導体装置を得る。【解決手段】ここでは、トレンチTの周囲かつ電界緩和p層16の間に、低抵抗n層(低抵抗層)17が設けられている。低抵抗n層17は、トレンチTよりも深く、かつ電界緩和p層16よりも浅く形成され、直下のn−層(ドリフト層)12と連結されるため、低抵抗層n層17とn−層12は、一体化されてドリフト層を形成する。低抵抗n層17はn−層12と同じn型であるが、そのドナー濃度はn−層12よりも高く設定されるため、n−層12よりも低抵抗率となる。この低抵抗n層17は、オン時における電流の経路(電界緩和p層16とトレンチTの間)に設けられているため、低抵抗n層17によって、オン時における電流の抵抗を低下させることができる。【選択図】図1
Description
本発明は、トレンチ内にゲート電極が設けられた半導体装置の構造に関する。
大電流のスイッチング動作のために、パワーMOSFETやIGBTが用いられており、動作電流を大きくとるために、ゲート電極をトレンチ(溝)中に設けたトレンチゲート型の素子が特に好ましく用いられている。また、従来はこの素子を構成する半導体基板の材料としてSiが広く用いられていたのに対し、禁制帯幅がSiよりも大きく、かつSiと同様にMOSFETを構成することのできる炭化ケイ素(SiC)が近年使用されている。この場合、Siを用いた場合と比べて、より高電圧、大電流での動作が可能となるが、トレンチ内のゲート酸化膜が高電圧によって破壊されやすくなるため、より耐圧を高めることのできる構造が用いられている。
SiCを用いたトレンチゲート型のパワーMOSFETの構造は、例えば特許文献1、2に記載されている。図6は、この半導体装置(パワーMOSFET)200の構造を示す断面図である。ここでは、SiCで構成された半導体基板50において、トレンチ(溝)Tは紙面と垂直方向に並行に複数(図示された範囲では3本)形成されている。半導体基板50中において、ドナーが高濃度に添加されたn型(第1の導電型)のn+層(ドレイン層)11、ドナーが低濃度に添加されたn−層(ドリフト層:第1半導体領域)12、p型(第2の導電型)のp層(ボディ層:第2半導体層領域)13が下側から順次形成されている。p層13の上における半導体基板50の表面にはn+層(ソース領域:第3半導体領域)14が形成されている。トレンチTは、半導体基板50の表面から、n+層14からn−層12に達するように形成され、トレンチTの中には、ゲート酸化膜21を介してゲート電極(制御電極)22が形成されている。また、半導体基板50の表面にはアクセプタが高濃度に添加されたp+層15も局所的に形成されており、このp+層15はその下のp層13と接続されている。
半導体基板50の表面側(図6における上側)には、n+層14及びp+層15と接するようにソース電極23が形成されている。ここで、トレンチTの上側において、ゲート電極22とソース電極23とは層間絶縁層25によって絶縁されている。また、半導体層50の裏面側(図6における下側)においては、n+層11全面と接するようにドレイン電極24が形成されている。この構造により、動作時において、n+層14及びp層13はソース電極23の電位(ソース電位:一般的には接地電位)とされ、n+層11はドレイン電極24の電位(ドレイン電位:一般には正の高電位)とされる。ゲート電極22にはソース電位と近く、かつオン・オフの制御に応じた電位が印加される。オン時において、ゲート電極と対向したp層13(トレンチTの側面のp層13)にはチャネルが誘起されるため、ソース電極23とドレイン電極24の間で、p層13中においてはトレンチTの側壁に沿い、n−層12中では上下方向に、電流が流れる。一方、オフ時においてはトレンチTの周囲やp層13とn−層12の界面(pn接合)からn−層12側に空乏層が広がる。オフ時における電界は、ゲート酸化膜21やこの空乏層中に印加されるため、空乏層を適度に広げることによって、この電界強度を低減し、耐圧を高めることができる。このため、n−層12中のドナー濃度は低く設定される。
ただし、この構造においては、n−層12側の空乏層を広げた場合においても、オフ時においては、特にトレンチTの下側端部のゲート酸化膜21中の電界強度が高くなりやすく、これによってこの半導体装置200における耐圧が制限されることがある。ここで、図6の構造においては、トレンチTの側方におけるトレンチTから離間した箇所において、トレンチTよりも深く、上側のp層13と連結された電界緩和p層(第4半導体領域)16が局所的に設けられている。オフ時においては、この電界緩和p層16周囲にも空乏層が形成される。特に、電界緩和p層16がトレンチTよりも深く形成されるため、この空乏層はトレンチTの側方でより深い側に形成される。トレンチT底部側の空乏層はこの電界緩和p層16側の深い空乏層と連結するため、この部分で空乏層の幅が広くなり、トレンチT底の端部のゲート酸化膜21に印加される電界強度を低下させることができる。すなわち、このように局所的に電界緩和p層16を深く形成することにより、オフ時におけるトレンチT底の端部のゲート酸化膜21に印加される電界強度を低下させることができるため、この半導体装置200の耐圧を向上させることができる。
上記の構造において、オン時においてp層13中では電流はトレンチTの側壁に沿って流れるため、n−層12中においては、電流の大部分はトレンチT直下の領域を流れず、トレンチT直下以外の領域(トレンチT周囲の領域)を上下方向に流れる。ここで、前記の通り、上面視においてトレンチTの形成されていない領域には、電界緩和p層16が存在するため、n−層12における上下方向に沿った電流経路は、電界緩和p層16によって狭窄され、この電流に対するn−層12中における抵抗を小さくすることが困難であった。これによって、オン時に流すことのできる電流(オン電流)が制限された。
このため、大きなオン電流とオフ時における高い耐圧とを両立させたトレンチゲート型の半導体装置が望まれた。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第1導電型の第1半導体領域と、前記第1半導体領域上に形成された前記第1導電型と逆の第2導電型の第2半導体領域と、前記第2半導体領域上に形成された前記第1導電型の第3半導体領域と、前記第3半導体領域の表面から前記第3半導体領域及び前記第2半導体領域を貫通する深さに形成されるトレンチと、前記トレンチ内に形成された制御電極と、隣り合う前記トレンチ間において、前記第2半導体領域と接し、かつ前記トレンチと離間して、前記トレンチよりも深く形成された前記第2導電型の第4半導体領域と、前記第2半導体領域および前記第3半導体領域と電気的に接続されたソース電極と、前記第1半導体領域と電気的に接続されたドレイン電極と、前記第1半導体領域と前記第2半導体領域の間であり、かつ前記トレンチと前記第4半導体領域との間に形成され、キャリア濃度が前記第1半導体領域よりも高濃度とされた第1導電型の第5半導体領域と、を有することを特徴とする。
本発明の半導体装置において、前記第5半導体領域は、前記第2半導体領域よりもキャリア濃度が低いことを特徴とする。
本発明の半導体装置において、前記第5半導体領域の底部は、前記トレンチの底部を覆い、上下方向において前記トレンチの底部と前記第4半導体領域の底部の間に位置することを特徴とする。
本発明の半導体装置において、前記第5半導体領域の底部は平坦部を有することを特徴とする。
本発明の半導体装置において、前記第5半導体領域はエピタキシャル層であり、キャリア濃度が深さ方向に実質的に一定であることを特徴とする。
本発明の半導体装置において、前記第4半導体領域の底部は、水平方向において前記トレンチ側に突出した突出部を有することを特徴とする。
本発明の半導体装置において、前記突出部の上面は、前記第5半導体領域の底部と接することを特徴とする。
本発明の半導体装置は、第1導電型の第1半導体領域と、前記第1半導体領域上に形成された前記第1導電型と逆の第2導電型の第2半導体領域と、前記第2半導体領域上に形成された前記第1導電型の第3半導体領域と、前記第3半導体領域の表面から前記第3半導体領域及び前記第2半導体領域を貫通する深さに形成されるトレンチと、前記トレンチ内に形成された制御電極と、隣り合う前記トレンチ間において、前記第2半導体領域と接し、かつ前記トレンチと離間して、前記トレンチよりも深く形成された前記第2導電型の第4半導体領域と、前記第2半導体領域および前記第3半導体領域と電気的に接続されたソース電極と、前記第1半導体領域と電気的に接続されたドレイン電極と、前記第1半導体領域と前記第2半導体領域の間であり、かつ前記トレンチと前記第4半導体領域との間に形成され、キャリア濃度が前記第1半導体領域よりも高濃度とされた第1導電型の第5半導体領域と、を有することを特徴とする。
本発明の半導体装置において、前記第5半導体領域は、前記第2半導体領域よりもキャリア濃度が低いことを特徴とする。
本発明の半導体装置において、前記第5半導体領域の底部は、前記トレンチの底部を覆い、上下方向において前記トレンチの底部と前記第4半導体領域の底部の間に位置することを特徴とする。
本発明の半導体装置において、前記第5半導体領域の底部は平坦部を有することを特徴とする。
本発明の半導体装置において、前記第5半導体領域はエピタキシャル層であり、キャリア濃度が深さ方向に実質的に一定であることを特徴とする。
本発明の半導体装置において、前記第4半導体領域の底部は、水平方向において前記トレンチ側に突出した突出部を有することを特徴とする。
本発明の半導体装置において、前記突出部の上面は、前記第5半導体領域の底部と接することを特徴とする。
本発明は以上のように構成されているので、大きなオン電流とオフ時における高い耐圧とを両立させたトレンチゲート型の半導体装置を得ることができる。
以下、本発明の実施の形態となる半導体装置について説明する。図1は、この半導体装置100の断面図である。この半導体装置100は前記の半導体装置200と同様にトレンチゲート型のパワーMOSFETであり、前記と同様に、n+層(ドレイン層)11、n−層(ドリフト層:第1半導体領域)12、p層(ボディ層:第2半導体領域)13、n+層(ソース領域:第3半導体領域)14、p+層15が形成され、SiCで構成された半導体基板10が用いられる。また、前記と同様に、この半導体基板10にトレンチTが形成され、ゲート酸化膜21、ゲート電極(制御電極)22、ソース電極(第1主電極)23、ドレイン電極(第2主電極)24が前記と同様に設けられ、半導体基板10の上側で、ゲート電極22とソース電極、層間絶縁層25によって絶縁される。ソース電極23、ドレイン電極24間に流れる電流のオン・オフがゲート電極22に印加される電流で制御され、この電流は、電流はp層13におけるトレンチTの側壁となる領域、n−層(ドリフト層)12を上下方向に流れる。また、前記の通り、ゲート酸化膜21における電界集中を緩和させるために、電界緩和p層(第4半導体領域)16が、隣接するトレンチTの間において、トレンチTから離間して設けられている。
ただし、ここでは、トレンチTの周囲かつ電界緩和p層16の間に、低抵抗n層(第5半導体領域)17が設けられている。低抵抗n層17は、トレンチTよりも深く、かつ電界緩和p層16よりも浅く形成され、直下のn−層(ドリフト層)12と連結されるため、低抵抗層n層17とn−層12は、一体化されてドリフト層を形成する。ここで、前記の通り、n−層12のドナー濃度(キャリア濃度)はオフ時の耐圧を考慮して薄く設定されるため、その抵抗率は高い。これに対して、低抵抗n層17はn−層12と同じn型であるが、そのドナー濃度はn−層12よりも高く設定されるため、n−層12よりも低抵抗率となる。この低抵抗n層17は、オン時における電流の経路(電界緩和p層16とトレンチTの間)に設けられているため、低抵抗n層17によって、オン時における電流の抵抗を低下させることができる。
一方、低抵抗n層17をトレンチTの近傍にしか設けない場合には、オフ時においては、低抵抗n層17全体が空乏化し、その下側のn−層12も空乏化する。このため、電界緩和p層16周囲の空乏層がこの空乏層と連結し、特に電界緩和p層16はトレンチTよりも深く形成されているため、この深い部分の空乏層がトレンチT底部周囲の空乏層と連結することは、前記の半導体装置200と同様である。このため、前記のような電界緩和p層16がトレンチT底の端部のゲート酸化膜21中の電界強度に及ぼす影響は維持される。すなわち、電界緩和p層16によるオフ時の耐圧向上の効果が得られる。
また、図1の半導体装置100においては、低抵抗n層17はトレンチTよりも深く形成されたため、トレンチTの底部が低抵抗n層17によって囲まれた。しかしながら、低抵抗n層17をこれよりも浅くし、トレンチTの底部が低抵抗n層17と接さず、トレンチTの側面のみと接する構造とすることもできる。図2は、こうした構成を具備する半導体基板30が用いられた半導体装置101の構造を示す断面図である。この半導体基板30においては、低抵抗n層17が上下方向(電流の流れる方向)で薄くなるため、オン時における抵抗を減少させる効果は図1の半導体装置100と比べると小さくなるものの、従来の半導体装置200と比べると、この抵抗は小さくなる。一方、図2の構造においては、トレンチTの底部と電界緩和p層16との間にはn−層12のみが存在し、この点においては従来の半導体装置200と同様であるため、ゲート酸化膜21中の電界緩和の効果は図1の半導体装置100よりも大きくなる。
図3は、低抵抗n層17を設けない従来の半導体装置200、低抵抗n層17を深く形成した半導体装置100(第1の構造)、低抵抗n層17を浅く形成した半導体装置101(第2の構造)において、ゲート酸化膜21中の最大電界とオン時の抵抗をシミュレーションによって算出した結果である。ここで、どちらの値も低抵抗n層17を設けない従来の半導体装置200の場合における値を基準とした比率で示している。第1の構造、第2の構造においては、低抵抗n層17のドナー濃度をn−層12のドナー濃度よりも高い範囲で6段階に変えており、矢印の向きに従ってドナー濃度が高くなっている。なお、いずれの場合も、ゲート酸化膜21中の最大電界が発生する箇所はトレンチTの底部の端部であった。
この結果より、第1の構造、第2の構造においては、オン時の抵抗を1/4以下まで大幅に低減することができる。一方、これによってゲート酸化膜21中の最大電界強度は上昇するものの、その上昇分は僅かである。特に、オン時の抵抗のドナー濃度依存性は小さく、どのドナー濃度においても大幅にオン抵抗が低減する。このため、低抵抗n層のドナー濃度を図3に示された範囲では小さめに設定すれば、ゲート酸化膜21中の最大電界強度の上昇を僅か(例えば20%以下)としつつ、大幅にオン時の抵抗を減少させることができる。
具体的には、例えばn−層(ドリフト層:第1半導体領域)12のドナー濃度を5×1015〜5×1016cm−3の範囲とし、p層(ボディ層:第2半導体領域)13のアクセプタ濃度を5×1016〜5×1018cm−3とすることができる。また、電界緩和p層(第4半導体領域)16のアクセプタ濃度は1×1017〜1×1019cm−3とすることができる。この場合、低抵抗n層(第5半導体領域)17のドナー濃度をn−層12よりも大きく、かつ1×1016〜1×1017cm−3の範囲とすることができる。低抵抗n層(第5半導体領域)17のドナー濃度をp層13よりも低くすることにより、オフ時における空乏層が低抵抗n層17側に広がるために、電界緩和の効果が大きくなる。
また、このように第1の構造、第2の構造におけるゲート酸化膜21中の最大電界の増加は僅かであるため、例えばトレンチT底部においてゲート酸化膜21を局所的に厚くする等の方策により、これによる耐圧の低下を抑止することもできる。これによってオン時の抵抗は影響を受けないため、オン時の抵抗は低く保たれる。
上記の半導体装置100の製造方法について説明する。図4(a)〜(d)は、この製造方法の一部の工程断面図である。ここでは、特徴的な工程のみについて説明し、これ以外の点については、従来の半導体装置200の製造方法と同様である。
まず、図4(a)に示されるように、n+層(ドレイン層)11、n−層(ドリフト層)12、低抵抗n層17、p層13が下側から順次形成された半導体基板10を準備する。具体的には、これらの各層は、エピタキシャル成長や、イオン注入によって形成することができる。この場合、n−層12で全体が構成された基板(ウェハ)を基にして、これに対してn+層(ドレイン層)11、低抵抗n層17、p層13を形成することができる。低抵抗n層17をエピタキシャル層(エピタキシャル成長で形成された層)とした場合には、そのドナー濃度を一様(深さ方向において実質的に一定)とすることができる。また、低抵抗n層17の底部(低抵抗n層17とn−層12の界面)は平坦となる。なお、イオン注入で各層を形成する場合には、イオン注入の後でドナー、アクセプタの活性化のための熱処理を行う必要があるが、この段階ではイオン注入のみを行い、熱処理は、後述する他のイオン注入後に一括して行ってもよい。
次に、図4(b)に示されるように、アクセプタの局所的なイオン注入によって、電界緩和p層16を形成する。このイオン注入の際には、フォトレジスト層等をマスクとして用いることができる。なお、この場合、イオン注入のエネルギーを、前記のp層13をイオン注入で形成する場合のイオン注入のエネルギーよりも高くすることによって、同一のアクセプタ種を用いた場合であっても、電界緩和p層16をより深く形成することができる。また、この際、実際には電界緩和p層16の直上の領域におけるp層13は2回イオン注入されるために、アクセプタ濃度が電界緩和p層16が形成されない領域と比べて高くなるが、トレンチTは電界緩和p層16から離間した領域に形成され、チャネルも電界緩和p層16が形成されない領域に形成されるため、このようにp層13のアクセプタ濃度が不均一となっても問題はない。
その後、図4(c)に示されるように、イオン注入によって、半導体基板10の最表面にn+層(ソース領域)14、p+層15を形成する。この際、イオン注入は、これらがp層13よりも充分に浅くなるように低エネルギーで、あるいはp+層15に関してはp層13を形成する場合とは異なるアクセプタ種で行われる。前記のように低抵抗n層17、p層13をイオン注入で形成する場合には、この後で高温での活性化熱処理が行われる。
その後、トレンチTを形成後、熱酸化によってゲート酸化膜21を形成後、多結晶シリコン等でトレンチTを埋め込んだ後にエッチバックをすることによって、ゲート電極22を形成し、図4(d)の形態とすることができる。これらの工程については、従来の半導体装置200を製造する場合と変わるところがない。その後、層間絶縁層25、ソース電極23、ドレイン電極24を形成して図1の形態とする工程についても同様である。
すなわち、上記の半導体装置100を容易に製造することができる。また、図4においては前記の半導体装置100の製造方法が示されているが、低抵抗n層17の深さ(厚さ)、あるいはトレンチTの深さを変えることにより、同様に前記の半導体装置101を製造できる。
また、上記の半導体装置100の変形例となる半導体装置102の構造を図5(a)に示す。この構造で用いられる半導体基板40においては、低抵抗n層17の水平方向での幅が、その下側における両側の電界緩和p層16の間の間隔より広くなっている。このため、電界緩和p層16の底面は、水平方向においてトレンチT側に突出する突出部16Aを有し、突出部16Aの上面は低抵抗n層17の底面と接している。
図5(b)に、上記の構造中における電界緩和p層16、低抵抗n層17、トレンチTの位置関係を特に示す。トレンチTの底端部におけるゲート酸化膜21に及ぼす電界緩和p層16の影響は、電界緩和p層16の底部とトレンチTの底端部との間の間隔が小さいほど、大きくなる。すなわち、この影響を大きくしてこの部分のゲート酸化膜21内の電界強度を低減するためには、図5(b)における間隔Aを小さくすることが好ましい。
一方、オン時の電流に対する抵抗を低減するためには、低抵抗n層17の水平方向における幅を広くする、すなわち図5(b)におけるBを大きくすることが好ましい。図5の構造においては、Bを大きくしながら、Aを小さくすることができる。これによって、オン時における抵抗をより低減し、ゲート酸化膜21中の電界強度をより低下させることができる。例えば、低抵抗n層17をイオン注入によって半導体基板40中に局所的に、電界緩和p層16と重複するように形成することによって、この構造を製造することができる。あるいは、複数回のイオン注入やエピタキシャル成長を用いて、この構造を製造することもできる。この場合において、図中のB、Cを大きくすることによってオン時の抵抗を低減することができる。一方、Cを大きくすることによってAも大きくなるため、オン時の抵抗と耐圧を考慮してこれらの値は設定される。
なお、上記の構成においては、低抵抗n層17は、上側でp層13と接し、側方ではトレンチT、電界緩和p層16と接しているものとした。しかしながら、低抵抗n層がこれらと接していない場合でも、低抵抗n層を設けない場合と比べて、低抵抗n層の存在によってオン時の抵抗が低減することは明らかである。イオン注入によって低抵抗n層を形成する場合には、その深さや位置の調整が特に容易であるため、このような形態とすることができる。また、図5の構成において、電界緩和p層16における突出部16Aの上面が低抵抗n層17の底面と接さず、これらの間にn−層12が介在していても、同様である。
なお、上記の例では、トレンチT内のゲート酸化膜21中の電界強度がオフ時の耐圧に与える影響が特に顕著であるSiCを用いた場合について記載されたが、半導体基板が他の材料で構成された場合であっても、同様にトレンチゲート型の素子においては、上記の構成が有効であることは明らかである。
また、上記の例では、nチャネル型のパワーMOSFETについて記載されたが、pチャネル型であっても同様の構成が可能である。この場合には、上記と導電型をすべて逆転させた第1の半導体層、第2の半導体層、電界緩和層、低抵抗層等を用いて、同様の効果を得ることができる。
100、101、102、200 半導体装置(パワーMOSFET)
10、30、40、50 半導体基板
11 n+層(ドレイン層)
12 n−層(ドリフト層:第1半導体領域)
13 p層(ボディ層:第2半導体領域)
14 n+層(ソース領域:第3半導体領域)
15 p+層
16 電界緩和p層(第4半導体領域)
16A 突出部
17 低抵抗n層(第5半導体領域)
21 ゲート酸化膜
22 ゲート電極(制御電極)
23 ソース電極(第1主電極)
24 ドレイン電極(第2主電極)
25 層間絶縁層
T トレンチ(溝)
10、30、40、50 半導体基板
11 n+層(ドレイン層)
12 n−層(ドリフト層:第1半導体領域)
13 p層(ボディ層:第2半導体領域)
14 n+層(ソース領域:第3半導体領域)
15 p+層
16 電界緩和p層(第4半導体領域)
16A 突出部
17 低抵抗n層(第5半導体領域)
21 ゲート酸化膜
22 ゲート電極(制御電極)
23 ソース電極(第1主電極)
24 ドレイン電極(第2主電極)
25 層間絶縁層
T トレンチ(溝)
Claims (7)
- 第1導電型の第1半導体領域と、
前記第1半導体領域上に形成された前記第1導電型と逆の第2導電型の第2半導体領域と、
前記第2半導体領域上に形成された前記第1導電型の第3半導体領域と、
前記第3半導体領域の表面から前記第3半導体領域及び前記第2半導体領域を貫通する深さに形成されるトレンチと、
前記トレンチ内に形成された制御電極と、
隣り合う前記トレンチ間において、前記第2半導体領域と接し、かつ前記トレンチと離間して、前記トレンチよりも深く形成された前記第2導電型の第4半導体領域と、
前記第2半導体領域および前記第3半導体領域と電気的に接続されたソース電極と、
前記第1半導体領域と電気的に接続されたドレイン電極と、
前記第1半導体領域と前記第2半導体領域の間であり、かつ前記トレンチと前記第4半導体領域との間に形成され、キャリア濃度が前記第1半導体領域よりも高濃度とされた第1導電型の第5半導体領域と、
を有することを特徴とする半導体装置。 - 前記第5半導体領域は、前記第2半導体領域よりもキャリア濃度が低いことを特徴とする請求項1に記載の半導体装置。
- 前記第5半導体領域の底部は、前記トレンチの底部を覆い、上下方向において前記トレンチの底部と前記第4半導体領域の底部の間に位置することを特徴とする請求項1又は2に記載の半導体装置。
- 前記第5半導体領域の底部は平坦部を有することを特徴とする請求項1から請求項3までのいずれか1項に記載の半導体装置。
- 前記第5半導体領域はエピタキシャル層であり、キャリア濃度が深さ方向に実質的に一定であることを特徴とする請求項1から請求項4までのいずれか1項に記載の半導体装置。
- 前記第4半導体領域の底部は、水平方向において前記トレンチ側に突出した突出部を有することを特徴とする請求項1から請求項5までのいずれか1項に記載の半導体装置。
- 前記突出部の上面は、前記第5半導体領域の底部と接することを特徴とする請求項6に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016118989A JP2017224719A (ja) | 2016-06-15 | 2016-06-15 | 半導体装置 |
US15/188,513 US9698217B1 (en) | 2016-06-15 | 2016-06-21 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016118989A JP2017224719A (ja) | 2016-06-15 | 2016-06-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2017224719A true JP2017224719A (ja) | 2017-12-21 |
Family
ID=59152353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016118989A Pending JP2017224719A (ja) | 2016-06-15 | 2016-06-15 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9698217B1 (ja) |
JP (1) | JP2017224719A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022534924A (ja) * | 2019-05-27 | 2022-08-04 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | パワートランジスタの製造方法およびパワートランジスタ |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018088063A1 (ja) * | 2016-11-11 | 2018-05-17 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
DE102019207758A1 (de) * | 2019-05-27 | 2020-12-03 | Robert Bosch Gmbh | Transistorzelle mit implantiertem Aufweitungsgebiet |
CN112928166A (zh) * | 2021-03-31 | 2021-06-08 | 厦门芯一代集成电路有限公司 | 一种新型的槽栅型mos器件及其制备方法 |
US20230282693A1 (en) * | 2022-03-07 | 2023-09-07 | Semiconductor Components Industries, Llc | Trench channel semiconductor devices and related methods |
JP2023136403A (ja) * | 2022-03-17 | 2023-09-29 | 株式会社東芝 | 半導体装置 |
CN116454116B (zh) * | 2023-06-01 | 2023-09-12 | 苏州华太电子技术股份有限公司 | 沟槽型mosfet器件及其制造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4416007B2 (ja) * | 2007-05-17 | 2010-02-17 | 株式会社デンソー | 半導体装置 |
JP4798119B2 (ja) | 2007-11-06 | 2011-10-19 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
JP5697569B2 (ja) | 2011-09-24 | 2015-04-08 | トヨタ自動車株式会社 | 半導体装置 |
-
2016
- 2016-06-15 JP JP2016118989A patent/JP2017224719A/ja active Pending
- 2016-06-21 US US15/188,513 patent/US9698217B1/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022534924A (ja) * | 2019-05-27 | 2022-08-04 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | パワートランジスタの製造方法およびパワートランジスタ |
Also Published As
Publication number | Publication date |
---|---|
US9698217B1 (en) | 2017-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6367760B2 (ja) | 絶縁ゲート型スイッチング装置とその製造方法 | |
JP5569162B2 (ja) | 半導体装置および半導体装置の製造方法 | |
TWI478241B (zh) | 金氧半場效應電晶體作用區與邊界終止區的電荷平衡 | |
JP2017224719A (ja) | 半導体装置 | |
JP6099749B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
US20140209999A1 (en) | Semiconductor device | |
JP6937326B2 (ja) | 短チャネルトレンチ型パワーmosfet | |
JP6715567B2 (ja) | 半導体装置 | |
US20180308943A1 (en) | Semiconductor device and method for manufacturing the same | |
WO2016009736A1 (ja) | スイッチング素子 | |
KR101578931B1 (ko) | 반도체 소자 및 반도체 소자의 제조 방법 | |
JP2004335990A (ja) | Mis型半導体装置 | |
JP2010153622A (ja) | 半導体素子 | |
JP2017195224A (ja) | スイッチング素子 | |
KR20160018322A (ko) | 반도체 장치의 제조 방법 | |
US10243035B2 (en) | Method of manufacturing switching element | |
JP2017191817A (ja) | スイッチング素子の製造方法 | |
US20140159058A1 (en) | Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device | |
KR20150078449A (ko) | 반도체 소자 및 그 제조 방법 | |
JP2008147232A (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP7150609B2 (ja) | 短チャネルのトレンチパワーmosfet | |
JP2006086549A (ja) | 電界効果トランジスタ及びその製造方法 | |
JP2002016250A (ja) | 半導体装置及びその製造方法 | |
KR101887910B1 (ko) | SiC MOSFET 전력 반도체 소자 및 그 제조방법 | |
JP2020047726A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20181206 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190827 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190830 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20200331 |