JP2017224719A - 半導体装置 - Google Patents

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Abstract

【課題】大きなオン電流とオフ時における高い耐圧とを両立させたトレンチゲート型の半導体装置を得る。【解決手段】ここでは、トレンチＴの周囲かつ電界緩和ｐ層１６の間に、低抵抗ｎ層（低抵抗層）１７が設けられている。低抵抗ｎ層１７は、トレンチＴよりも深く、かつ電界緩和ｐ層１６よりも浅く形成され、直下のｎ−層（ドリフト層）１２と連結されるため、低抵抗層ｎ層１７とｎ−層１２は、一体化されてドリフト層を形成する。低抵抗ｎ層１７はｎ−層１２と同じｎ型であるが、そのドナー濃度はｎ−層１２よりも高く設定されるため、ｎ−層１２よりも低抵抗率となる。この低抵抗ｎ層１７は、オン時における電流の経路（電界緩和ｐ層１６とトレンチＴの間）に設けられているため、低抵抗ｎ層１７によって、オン時における電流の抵抗を低下させることができる。【選択図】図１

Description

本発明は、トレンチ内にゲート電極が設けられた半導体装置の構造に関する。
大電流のスイッチング動作のために、パワーＭＯＳＦＥＴやＩＧＢＴが用いられており、動作電流を大きくとるために、ゲート電極をトレンチ（溝）中に設けたトレンチゲート型の素子が特に好ましく用いられている。また、従来はこの素子を構成する半導体基板の材料としてＳｉが広く用いられていたのに対し、禁制帯幅がＳｉよりも大きく、かつＳｉと同様にＭＯＳＦＥＴを構成することのできる炭化ケイ素（ＳｉＣ）が近年使用されている。この場合、Ｓｉを用いた場合と比べて、より高電圧、大電流での動作が可能となるが、トレンチ内のゲート酸化膜が高電圧によって破壊されやすくなるため、より耐圧を高めることのできる構造が用いられている。
ＳｉＣを用いたトレンチゲート型のパワーＭＯＳＦＥＴの構造は、例えば特許文献１、２に記載されている。図６は、この半導体装置（パワーＭＯＳＦＥＴ）２００の構造を示す断面図である。ここでは、ＳｉＣで構成された半導体基板５０において、トレンチ（溝）Ｔは紙面と垂直方向に並行に複数（図示された範囲では３本）形成されている。半導体基板５０中において、ドナーが高濃度に添加されたｎ型（第１の導電型）のｎ＋層（ドレイン層）１１、ドナーが低濃度に添加されたｎ−層（ドリフト層：第１半導体領域）１２、ｐ型（第２の導電型）のｐ層（ボディ層：第２半導体層領域）１３が下側から順次形成されている。ｐ層１３の上における半導体基板５０の表面にはｎ＋層（ソース領域：第３半導体領域）１４が形成されている。トレンチＴは、半導体基板５０の表面から、ｎ＋層１４からｎ−層１２に達するように形成され、トレンチＴの中には、ゲート酸化膜２１を介してゲート電極（制御電極）２２が形成されている。また、半導体基板５０の表面にはアクセプタが高濃度に添加されたｐ＋層１５も局所的に形成されており、このｐ＋層１５はその下のｐ層１３と接続されている。
半導体基板５０の表面側（図６における上側）には、ｎ＋層１４及びｐ＋層１５と接するようにソース電極２３が形成されている。ここで、トレンチＴの上側において、ゲート電極２２とソース電極２３とは層間絶縁層２５によって絶縁されている。また、半導体層５０の裏面側（図６における下側）においては、ｎ＋層１１全面と接するようにドレイン電極２４が形成されている。この構造により、動作時において、ｎ＋層１４及びｐ層１３はソース電極２３の電位（ソース電位：一般的には接地電位）とされ、ｎ＋層１１はドレイン電極２４の電位（ドレイン電位：一般には正の高電位）とされる。ゲート電極２２にはソース電位と近く、かつオン・オフの制御に応じた電位が印加される。オン時において、ゲート電極と対向したｐ層１３（トレンチＴの側面のｐ層１３）にはチャネルが誘起されるため、ソース電極２３とドレイン電極２４の間で、ｐ層１３中においてはトレンチＴの側壁に沿い、ｎ−層１２中では上下方向に、電流が流れる。一方、オフ時においてはトレンチＴの周囲やｐ層１３とｎ−層１２の界面（ｐｎ接合）からｎ−層１２側に空乏層が広がる。オフ時における電界は、ゲート酸化膜２１やこの空乏層中に印加されるため、空乏層を適度に広げることによって、この電界強度を低減し、耐圧を高めることができる。このため、ｎ−層１２中のドナー濃度は低く設定される。
ただし、この構造においては、ｎ−層１２側の空乏層を広げた場合においても、オフ時においては、特にトレンチＴの下側端部のゲート酸化膜２１中の電界強度が高くなりやすく、これによってこの半導体装置２００における耐圧が制限されることがある。ここで、図６の構造においては、トレンチＴの側方におけるトレンチＴから離間した箇所において、トレンチＴよりも深く、上側のｐ層１３と連結された電界緩和ｐ層（第４半導体領域）１６が局所的に設けられている。オフ時においては、この電界緩和ｐ層１６周囲にも空乏層が形成される。特に、電界緩和ｐ層１６がトレンチＴよりも深く形成されるため、この空乏層はトレンチＴの側方でより深い側に形成される。トレンチＴ底部側の空乏層はこの電界緩和ｐ層１６側の深い空乏層と連結するため、この部分で空乏層の幅が広くなり、トレンチＴ底の端部のゲート酸化膜２１に印加される電界強度を低下させることができる。すなわち、このように局所的に電界緩和ｐ層１６を深く形成することにより、オフ時におけるトレンチＴ底の端部のゲート酸化膜２１に印加される電界強度を低下させることができるため、この半導体装置２００の耐圧を向上させることができる。
特開２００９−１１７５９３号公報 特開２０１３−６９９４０号公報
上記の構造において、オン時においてｐ層１３中では電流はトレンチＴの側壁に沿って流れるため、ｎ−層１２中においては、電流の大部分はトレンチＴ直下の領域を流れず、トレンチＴ直下以外の領域（トレンチＴ周囲の領域）を上下方向に流れる。ここで、前記の通り、上面視においてトレンチＴの形成されていない領域には、電界緩和ｐ層１６が存在するため、ｎ−層１２における上下方向に沿った電流経路は、電界緩和ｐ層１６によって狭窄され、この電流に対するｎ−層１２中における抵抗を小さくすることが困難であった。これによって、オン時に流すことのできる電流（オン電流）が制限された。
このため、大きなオン電流とオフ時における高い耐圧とを両立させたトレンチゲート型の半導体装置が望まれた。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域上に形成された前記第１導電型と逆の第２導電型の第２半導体領域と、前記第２半導体領域上に形成された前記第１導電型の第３半導体領域と、前記第３半導体領域の表面から前記第３半導体領域及び前記第２半導体領域を貫通する深さに形成されるトレンチと、前記トレンチ内に形成された制御電極と、隣り合う前記トレンチ間において、前記第２半導体領域と接し、かつ前記トレンチと離間して、前記トレンチよりも深く形成された前記第２導電型の第４半導体領域と、前記第２半導体領域および前記第３半導体領域と電気的に接続されたソース電極と、前記第１半導体領域と電気的に接続されたドレイン電極と、前記第１半導体領域と前記第２半導体領域の間であり、かつ前記トレンチと前記第４半導体領域との間に形成され、キャリア濃度が前記第１半導体領域よりも高濃度とされた第１導電型の第５半導体領域と、を有することを特徴とする。
本発明の半導体装置において、前記第５半導体領域は、前記第２半導体領域よりもキャリア濃度が低いことを特徴とする。
本発明の半導体装置において、前記第５半導体領域の底部は、前記トレンチの底部を覆い、上下方向において前記トレンチの底部と前記第４半導体領域の底部の間に位置することを特徴とする。
本発明の半導体装置において、前記第５半導体領域の底部は平坦部を有することを特徴とする。
本発明の半導体装置において、前記第５半導体領域はエピタキシャル層であり、キャリア濃度が深さ方向に実質的に一定であることを特徴とする。
本発明の半導体装置において、前記第４半導体領域の底部は、水平方向において前記トレンチ側に突出した突出部を有することを特徴とする。
本発明の半導体装置において、前記突出部の上面は、前記第５半導体領域の底部と接することを特徴とする。
本発明は以上のように構成されているので、大きなオン電流とオフ時における高い耐圧とを両立させたトレンチゲート型の半導体装置を得ることができる。
本発明の実施の形態に係る半導体装置の断面図である。 本発明の実施の形態に係る半導体装置の変形例の断面図である。 本発明の実施の形態に係る半導体装置と従来の半導体装置におけるオン時の抵抗とゲート酸化膜中の最大電界の関係を算出した結果である。 本発明の実施の形態に係る半導体装置の製造工程の一部を示す工程断面図である 本発明の実施の形態に係る半導体装置の他の変形例の断面図である。 従来のトレンチゲート型の半導体装置の断面図である。
以下、本発明の実施の形態となる半導体装置について説明する。図１は、この半導体装置１００の断面図である。この半導体装置１００は前記の半導体装置２００と同様にトレンチゲート型のパワーＭＯＳＦＥＴであり、前記と同様に、ｎ＋層（ドレイン層）１１、ｎ−層（ドリフト層：第１半導体領域）１２、ｐ層（ボディ層：第２半導体領域）１３、ｎ＋層（ソース領域：第３半導体領域）１４、ｐ＋層１５が形成され、ＳｉＣで構成された半導体基板１０が用いられる。また、前記と同様に、この半導体基板１０にトレンチＴが形成され、ゲート酸化膜２１、ゲート電極（制御電極）２２、ソース電極（第１主電極）２３、ドレイン電極（第２主電極）２４が前記と同様に設けられ、半導体基板１０の上側で、ゲート電極２２とソース電極、層間絶縁層２５によって絶縁される。ソース電極２３、ドレイン電極２４間に流れる電流のオン・オフがゲート電極２２に印加される電流で制御され、この電流は、電流はｐ層１３におけるトレンチＴの側壁となる領域、ｎ−層（ドリフト層）１２を上下方向に流れる。また、前記の通り、ゲート酸化膜２１における電界集中を緩和させるために、電界緩和ｐ層（第４半導体領域）１６が、隣接するトレンチＴの間において、トレンチＴから離間して設けられている。
ただし、ここでは、トレンチＴの周囲かつ電界緩和ｐ層１６の間に、低抵抗ｎ層（第５半導体領域）１７が設けられている。低抵抗ｎ層１７は、トレンチＴよりも深く、かつ電界緩和ｐ層１６よりも浅く形成され、直下のｎ−層（ドリフト層）１２と連結されるため、低抵抗層ｎ層１７とｎ−層１２は、一体化されてドリフト層を形成する。ここで、前記の通り、ｎ−層１２のドナー濃度（キャリア濃度）はオフ時の耐圧を考慮して薄く設定されるため、その抵抗率は高い。これに対して、低抵抗ｎ層１７はｎ−層１２と同じｎ型であるが、そのドナー濃度はｎ−層１２よりも高く設定されるため、ｎ−層１２よりも低抵抗率となる。この低抵抗ｎ層１７は、オン時における電流の経路（電界緩和ｐ層１６とトレンチＴの間）に設けられているため、低抵抗ｎ層１７によって、オン時における電流の抵抗を低下させることができる。
一方、低抵抗ｎ層１７をトレンチＴの近傍にしか設けない場合には、オフ時においては、低抵抗ｎ層１７全体が空乏化し、その下側のｎ−層１２も空乏化する。このため、電界緩和ｐ層１６周囲の空乏層がこの空乏層と連結し、特に電界緩和ｐ層１６はトレンチＴよりも深く形成されているため、この深い部分の空乏層がトレンチＴ底部周囲の空乏層と連結することは、前記の半導体装置２００と同様である。このため、前記のような電界緩和ｐ層１６がトレンチＴ底の端部のゲート酸化膜２１中の電界強度に及ぼす影響は維持される。すなわち、電界緩和ｐ層１６によるオフ時の耐圧向上の効果が得られる。
また、図１の半導体装置１００においては、低抵抗ｎ層１７はトレンチＴよりも深く形成されたため、トレンチＴの底部が低抵抗ｎ層１７によって囲まれた。しかしながら、低抵抗ｎ層１７をこれよりも浅くし、トレンチＴの底部が低抵抗ｎ層１７と接さず、トレンチＴの側面のみと接する構造とすることもできる。図２は、こうした構成を具備する半導体基板３０が用いられた半導体装置１０１の構造を示す断面図である。この半導体基板３０においては、低抵抗ｎ層１７が上下方向（電流の流れる方向）で薄くなるため、オン時における抵抗を減少させる効果は図１の半導体装置１００と比べると小さくなるものの、従来の半導体装置２００と比べると、この抵抗は小さくなる。一方、図２の構造においては、トレンチＴの底部と電界緩和ｐ層１６との間にはｎ−層１２のみが存在し、この点においては従来の半導体装置２００と同様であるため、ゲート酸化膜２１中の電界緩和の効果は図１の半導体装置１００よりも大きくなる。
図３は、低抵抗ｎ層１７を設けない従来の半導体装置２００、低抵抗ｎ層１７を深く形成した半導体装置１００（第１の構造）、低抵抗ｎ層１７を浅く形成した半導体装置１０１（第２の構造）において、ゲート酸化膜２１中の最大電界とオン時の抵抗をシミュレーションによって算出した結果である。ここで、どちらの値も低抵抗ｎ層１７を設けない従来の半導体装置２００の場合における値を基準とした比率で示している。第１の構造、第２の構造においては、低抵抗ｎ層１７のドナー濃度をｎ−層１２のドナー濃度よりも高い範囲で６段階に変えており、矢印の向きに従ってドナー濃度が高くなっている。なお、いずれの場合も、ゲート酸化膜２１中の最大電界が発生する箇所はトレンチＴの底部の端部であった。
この結果より、第１の構造、第２の構造においては、オン時の抵抗を１／４以下まで大幅に低減することができる。一方、これによってゲート酸化膜２１中の最大電界強度は上昇するものの、その上昇分は僅かである。特に、オン時の抵抗のドナー濃度依存性は小さく、どのドナー濃度においても大幅にオン抵抗が低減する。このため、低抵抗ｎ層のドナー濃度を図３に示された範囲では小さめに設定すれば、ゲート酸化膜２１中の最大電界強度の上昇を僅か（例えば２０％以下）としつつ、大幅にオン時の抵抗を減少させることができる。
具体的には、例えばｎ−層（ドリフト層：第１半導体領域）１２のドナー濃度を５×１０15〜５×１０16ｃｍ−３の範囲とし、ｐ層（ボディ層：第２半導体領域）１３のアクセプタ濃度を５×１０16〜５×１０18ｃｍ−３とすることができる。また、電界緩和ｐ層（第４半導体領域）１６のアクセプタ濃度は１×１０17〜１×１０19ｃｍ−３とすることができる。この場合、低抵抗ｎ層（第５半導体領域）１７のドナー濃度をｎ−層１２よりも大きく、かつ１×１０16〜１×１０17ｃｍ−３の範囲とすることができる。低抵抗ｎ層（第５半導体領域）１７のドナー濃度をｐ層１３よりも低くすることにより、オフ時における空乏層が低抵抗ｎ層１７側に広がるために、電界緩和の効果が大きくなる。
また、このように第１の構造、第２の構造におけるゲート酸化膜２１中の最大電界の増加は僅かであるため、例えばトレンチＴ底部においてゲート酸化膜２１を局所的に厚くする等の方策により、これによる耐圧の低下を抑止することもできる。これによってオン時の抵抗は影響を受けないため、オン時の抵抗は低く保たれる。
上記の半導体装置１００の製造方法について説明する。図４（ａ）〜（ｄ）は、この製造方法の一部の工程断面図である。ここでは、特徴的な工程のみについて説明し、これ以外の点については、従来の半導体装置２００の製造方法と同様である。
まず、図４（ａ）に示されるように、ｎ＋層（ドレイン層）１１、ｎ−層（ドリフト層）１２、低抵抗ｎ層１７、ｐ層１３が下側から順次形成された半導体基板１０を準備する。具体的には、これらの各層は、エピタキシャル成長や、イオン注入によって形成することができる。この場合、ｎ−層１２で全体が構成された基板（ウェハ）を基にして、これに対してｎ＋層（ドレイン層）１１、低抵抗ｎ層１７、ｐ層１３を形成することができる。低抵抗ｎ層１７をエピタキシャル層（エピタキシャル成長で形成された層）とした場合には、そのドナー濃度を一様（深さ方向において実質的に一定）とすることができる。また、低抵抗ｎ層１７の底部（低抵抗ｎ層１７とｎ−層１２の界面）は平坦となる。なお、イオン注入で各層を形成する場合には、イオン注入の後でドナー、アクセプタの活性化のための熱処理を行う必要があるが、この段階ではイオン注入のみを行い、熱処理は、後述する他のイオン注入後に一括して行ってもよい。
次に、図４（ｂ）に示されるように、アクセプタの局所的なイオン注入によって、電界緩和ｐ層１６を形成する。このイオン注入の際には、フォトレジスト層等をマスクとして用いることができる。なお、この場合、イオン注入のエネルギーを、前記のｐ層１３をイオン注入で形成する場合のイオン注入のエネルギーよりも高くすることによって、同一のアクセプタ種を用いた場合であっても、電界緩和ｐ層１６をより深く形成することができる。また、この際、実際には電界緩和ｐ層１６の直上の領域におけるｐ層１３は２回イオン注入されるために、アクセプタ濃度が電界緩和ｐ層１６が形成されない領域と比べて高くなるが、トレンチＴは電界緩和ｐ層１６から離間した領域に形成され、チャネルも電界緩和ｐ層１６が形成されない領域に形成されるため、このようにｐ層１３のアクセプタ濃度が不均一となっても問題はない。
その後、図４（ｃ）に示されるように、イオン注入によって、半導体基板１０の最表面にｎ＋層（ソース領域）１４、ｐ＋層１５を形成する。この際、イオン注入は、これらがｐ層１３よりも充分に浅くなるように低エネルギーで、あるいはｐ＋層１５に関してはｐ層１３を形成する場合とは異なるアクセプタ種で行われる。前記のように低抵抗ｎ層１７、ｐ層１３をイオン注入で形成する場合には、この後で高温での活性化熱処理が行われる。
その後、トレンチＴを形成後、熱酸化によってゲート酸化膜２１を形成後、多結晶シリコン等でトレンチＴを埋め込んだ後にエッチバックをすることによって、ゲート電極２２を形成し、図４（ｄ）の形態とすることができる。これらの工程については、従来の半導体装置２００を製造する場合と変わるところがない。その後、層間絶縁層２５、ソース電極２３、ドレイン電極２４を形成して図１の形態とする工程についても同様である。
すなわち、上記の半導体装置１００を容易に製造することができる。また、図４においては前記の半導体装置１００の製造方法が示されているが、低抵抗ｎ層１７の深さ（厚さ）、あるいはトレンチＴの深さを変えることにより、同様に前記の半導体装置１０１を製造できる。
また、上記の半導体装置１００の変形例となる半導体装置１０２の構造を図５（ａ）に示す。この構造で用いられる半導体基板４０においては、低抵抗ｎ層１７の水平方向での幅が、その下側における両側の電界緩和ｐ層１６の間の間隔より広くなっている。このため、電界緩和ｐ層１６の底面は、水平方向においてトレンチＴ側に突出する突出部１６Ａを有し、突出部１６Ａの上面は低抵抗ｎ層１７の底面と接している。
図５（ｂ）に、上記の構造中における電界緩和ｐ層１６、低抵抗ｎ層１７、トレンチＴの位置関係を特に示す。トレンチＴの底端部におけるゲート酸化膜２１に及ぼす電界緩和ｐ層１６の影響は、電界緩和ｐ層１６の底部とトレンチＴの底端部との間の間隔が小さいほど、大きくなる。すなわち、この影響を大きくしてこの部分のゲート酸化膜２１内の電界強度を低減するためには、図５（ｂ）における間隔Ａを小さくすることが好ましい。
一方、オン時の電流に対する抵抗を低減するためには、低抵抗ｎ層１７の水平方向における幅を広くする、すなわち図５（ｂ）におけるＢを大きくすることが好ましい。図５の構造においては、Ｂを大きくしながら、Ａを小さくすることができる。これによって、オン時における抵抗をより低減し、ゲート酸化膜２１中の電界強度をより低下させることができる。例えば、低抵抗ｎ層１７をイオン注入によって半導体基板４０中に局所的に、電界緩和ｐ層１６と重複するように形成することによって、この構造を製造することができる。あるいは、複数回のイオン注入やエピタキシャル成長を用いて、この構造を製造することもできる。この場合において、図中のＢ、Ｃを大きくすることによってオン時の抵抗を低減することができる。一方、Ｃを大きくすることによってＡも大きくなるため、オン時の抵抗と耐圧を考慮してこれらの値は設定される。
なお、上記の構成においては、低抵抗ｎ層１７は、上側でｐ層１３と接し、側方ではトレンチＴ、電界緩和ｐ層１６と接しているものとした。しかしながら、低抵抗ｎ層がこれらと接していない場合でも、低抵抗ｎ層を設けない場合と比べて、低抵抗ｎ層の存在によってオン時の抵抗が低減することは明らかである。イオン注入によって低抵抗ｎ層を形成する場合には、その深さや位置の調整が特に容易であるため、このような形態とすることができる。また、図５の構成において、電界緩和ｐ層１６における突出部１６Ａの上面が低抵抗ｎ層１７の底面と接さず、これらの間にｎ−層１２が介在していても、同様である。
なお、上記の例では、トレンチＴ内のゲート酸化膜２１中の電界強度がオフ時の耐圧に与える影響が特に顕著であるＳｉＣを用いた場合について記載されたが、半導体基板が他の材料で構成された場合であっても、同様にトレンチゲート型の素子においては、上記の構成が有効であることは明らかである。
また、上記の例では、ｎチャネル型のパワーＭＯＳＦＥＴについて記載されたが、ｐチャネル型であっても同様の構成が可能である。この場合には、上記と導電型をすべて逆転させた第１の半導体層、第２の半導体層、電界緩和層、低抵抗層等を用いて、同様の効果を得ることができる。
１００、１０１、１０２、２００ 半導体装置（パワーＭＯＳＦＥＴ）
１０、３０、４０、５０ 半導体基板
１１ ｎ＋層（ドレイン層）
１２ ｎ−層（ドリフト層：第１半導体領域）
１３ ｐ層（ボディ層：第２半導体領域）
１４ ｎ＋層（ソース領域：第３半導体領域）
１５ ｐ＋層
１６ 電界緩和ｐ層（第４半導体領域）
１６Ａ 突出部
１７ 低抵抗ｎ層（第５半導体領域）
２１ ゲート酸化膜
２２ ゲート電極（制御電極）
２３ ソース電極（第１主電極）
２４ ドレイン電極（第２主電極）
２５ 層間絶縁層
Ｔ トレンチ（溝）

Claims (7)

  1. 第１導電型の第１半導体領域と、
    前記第１半導体領域上に形成された前記第１導電型と逆の第２導電型の第２半導体領域と、
    前記第２半導体領域上に形成された前記第１導電型の第３半導体領域と、
    前記第３半導体領域の表面から前記第３半導体領域及び前記第２半導体領域を貫通する深さに形成されるトレンチと、
    前記トレンチ内に形成された制御電極と、
    隣り合う前記トレンチ間において、前記第２半導体領域と接し、かつ前記トレンチと離間して、前記トレンチよりも深く形成された前記第２導電型の第４半導体領域と、
    前記第２半導体領域および前記第３半導体領域と電気的に接続されたソース電極と、
    前記第１半導体領域と電気的に接続されたドレイン電極と、
    前記第１半導体領域と前記第２半導体領域の間であり、かつ前記トレンチと前記第４半導体領域との間に形成され、キャリア濃度が前記第１半導体領域よりも高濃度とされた第１導電型の第５半導体領域と、
    を有することを特徴とする半導体装置。
  2. 前記第５半導体領域は、前記第２半導体領域よりもキャリア濃度が低いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第５半導体領域の底部は、前記トレンチの底部を覆い、上下方向において前記トレンチの底部と前記第４半導体領域の底部の間に位置することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第５半導体領域の底部は平坦部を有することを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
  5. 前記第５半導体領域はエピタキシャル層であり、キャリア濃度が深さ方向に実質的に一定であることを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
  6. 前記第４半導体領域の底部は、水平方向において前記トレンチ側に突出した突出部を有することを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。
  7. 前記突出部の上面は、前記第５半導体領域の底部と接することを特徴とする請求項６に記載の半導体装置。
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