WO2016009736A1 - スイッチング素子 - Google Patents

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WO2016009736A1
WO2016009736A1 PCT/JP2015/066113 JP2015066113W WO2016009736A1 WO 2016009736 A1 WO2016009736 A1 WO 2016009736A1 JP 2015066113 W JP2015066113 W JP 2015066113W WO 2016009736 A1 WO2016009736 A1 WO 2016009736A1
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type region
distance
insulating layer
type
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明高 添野
佐智子 青井
真一朗 宮原
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トヨタ自動車株式会社
株式会社デンソー
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Definitions

  • the technology disclosed in this specification relates to a switching element.
  • Patent Document 1 discloses a MOSFET having a trench-type gate electrode.
  • a bottom insulating layer is formed below the gate electrode in the trench.
  • a p-type floating region is formed at a position in contact with the lower end of the bottom insulating layer.
  • the floating region is separated from the p-type body region by an n-type drift region.
  • a depletion layer extends from both the body region and the floating region to the drift region between the body region and the floating region.
  • the drift region between the body region and the floating region is depleted, and the electric field applied to the gate insulating film is relaxed. Thereby, the high breakdown voltage of the MOSFET is realized.
  • the floating region described above is formed by implanting p-type impurities into the bottom surface of the trench and then diffusing the p-type impurities. If the diffusion distance of the p-type impurity at this time is long, a floating region extending widely to the upper side of the lower end portion of the bottom insulating layer (that is, the lower end portion of the trench) can be formed as in Patent Document 1. However, depending on the material of the semiconductor substrate and the material of the p-type impurity, the p-type impurity is difficult to diffuse in the semiconductor substrate, and the diffusion distance of the p-type impurity may be shortened.
  • the present specification provides a technique for realizing high breakdown voltage characteristics even in the case where the upper portion is short in a switching element having a p-type region at the lower end of the trench.
  • the technology disclosed in this specification includes a semiconductor substrate having a front surface and a back surface, in which a trench is formed on the front surface, a bottom insulating layer disposed at a bottom in the trench, and more than the bottom insulating layer.
  • a gate insulating film covering a side surface of the trench on the front surface side, and disposed in the trench on the surface side of the bottom insulating layer from the semiconductor substrate by the bottom insulating layer and the gate insulating film. It has an insulated gate electrode.
  • the semiconductor substrate includes a first n-type region in contact with the gate insulating film, a first p-type region in contact with the gate insulating film on the back surface side of the first n-type region, and an end portion on the back surface side of the bottom insulating layer.
  • a second p-type region that is in contact with the first p-type region, and is separated from the first n-type region by the first p-type region, and the gate insulating film and the bottom insulating layer A second n-type region in contact with the layer, extending to a position closer to the back side than the second p-type region, and separating the second p-type region from the first p-type region; A distance A from an end of the first p-type region on the back surface side to an end of the second p-type region on the surface side; and from the end of the bottom insulating layer on the back surface side of the second p-type region.
  • the distance B to the end on the back surface side satisfies the relationship of A ⁇ 4B.
  • the distance C from the end portion on the front surface side of the second p-type region to the end portion on the back surface side of the bottom insulating layer is from the end portion on the back surface side of the first p-type region to the gate electrode. It is smaller than the distance D to the end on the back side.
  • the distances A, B, C, and D mean distances measured along the thickness direction of the semiconductor substrate.
  • the depletion layer extends from the first p-type region and the second p-type region to the second n-type region between them (that is, the second n-type region at a distance A), so that it is applied to the gate insulating film. Suppresses the electric field.
  • the distance C is smaller than the distance D.
  • the distance B is set long (that is, A ⁇ 4B is satisfied)
  • the depletion layer can be extended widely from the second p-type region to the first p-type region side. Since the distance D can be adjusted by the depth of impurity implantation into the bottom surface of the trench, the distance D can be increased even when it is difficult for the p-type impurity to diffuse in the semiconductor substrate. When the relationship of A ⁇ 4B is satisfied, high breakdown voltage characteristics can be obtained. Therefore, this switching element has high withstand voltage characteristics.
  • the longitudinal cross-sectional view of MOSFET10. The graph which shows the electric field distribution in the area
  • the MOSFET 10 includes a semiconductor substrate 12, a front electrode 14, and a back electrode 16.
  • the semiconductor substrate 12 is made of SiC.
  • the semiconductor substrate 12 has a front surface (front surface) 12a and a back surface 12b located on the back side of the front surface 12a.
  • the surface electrode 14 is formed on the surface 12a.
  • the back electrode 16 is formed on the back surface 12b.
  • a plurality of trenches 18 are formed on the surface 12 a of the semiconductor substrate 12. Each trench 18 extends in a direction perpendicular to the surface 12a (the thickness direction of the semiconductor substrate 12). Each trench 18 extends long in a direction perpendicular to the paper surface of FIG. Inside each trench 18, a bottom insulating layer 20, a gate insulating film 22 and a gate electrode 24 are formed.
  • the bottom insulating layer 20 is disposed at the bottom of the trench 18.
  • the bottom insulating layer 20 is embedded in the bottom of the trench 18 without a gap.
  • the gate insulating film 22 covers the side surface of the trench 18 on the upper side (surface 12a side) than the bottom insulating layer 20.
  • the gate electrode 24 is disposed in the trench 18 above the bottom insulating layer 20. That is, the bottom insulating layer 20 is disposed between the gate electrode 24 and the bottom surface of the trench 18. A gate insulating film 22 is disposed between the gate electrode 24 and the side surface of the trench 18. The gate electrode 24 is insulated from the semiconductor substrate 12 by the bottom insulating layer 20 and the gate insulating film 22. The upper surface of the gate electrode 24 is covered with an interlayer insulating film 26. The gate electrode 24 is insulated from the surface electrode 14 by the interlayer insulating film 26.
  • a source region 30, a body region 32, a bottom p-type region 34, a drift region 36, and a drain region 38 are formed.
  • the source region 30 is an n-type region.
  • the source region 30 is exposed on the surface 12 a of the semiconductor substrate 12.
  • the source region 30 is electrically connected to the surface electrode 14. More specifically, the source region 30 is ohmically connected to the surface electrode 14. Further, the source region 30 is in contact with the gate insulating film 22 in the vicinity of the surface 12 a of the semiconductor substrate 12.
  • the body region 32 is a p-type region.
  • the body region 32 has a high concentration body region 32a and a low concentration body region 32b.
  • the high concentration body region 32 a is formed between the two source regions 30.
  • the high concentration body region 32 a is exposed on the surface 12 a of the semiconductor substrate 12.
  • the high concentration body region 32a is electrically connected to the surface electrode. More specifically, the high concentration body region 32 a is ohmically connected to the surface electrode 14.
  • the p-type impurity concentration of the low-concentration body region 32b is lower than the p-type impurity concentration of the high-concentration body region 32a.
  • the low concentration body region 32b is in contact with the source region 30 and the high concentration body region 32a.
  • the low-concentration body region 32b is in contact with the gate insulating film 22 on the lower side (back surface 12b side) of the source region 30.
  • the lower end of the low concentration body region 32 b (that is, the position of the boundary surface between the low concentration body region 32 b and the drift region 36) is located above the lower end of each gate electrode 24.
  • the drift region 36 is an n-type region.
  • the drift region 36 is formed below the low concentration body region 32b.
  • the drift region 36 is in contact with the low-concentration body region 32b.
  • the drift region 36 is separated from the source region 30 by the low concentration body region 32b.
  • the drift region 36 is in contact with the gate insulating film 22 and the bottom insulating layer 20 below the low-concentration body region 32b.
  • the drift region 36 extends below the bottom p-type region 34.
  • the bottom p-type region 34 is a p-type region and is formed in contact with the bottom surface of each trench 18. That is, the bottom p-type region 34 is in contact with the lower end of the bottom insulating layer 20. The upper end of the bottom p-type region 34 is located above the lower end of the bottom insulating layer 20. A part of the upper side of the bottom p-type region 34 is in contact with the side surface of the bottom insulating layer 20. The periphery of bottom p-type region 34 is surrounded by drift region 36. Bottom p-type region 34 is separated from low-concentration body region 32 b by drift region 36. The bottom p-type region 34 is separated from other bottom p-type regions 34 by a drift region 36. Bottom p-type region 34 is in contact only with bottom insulating layer 20 and drift region 36. Therefore, the potential of the bottom p-type region 34 is floating.
  • the drain region 38 is an n-type region.
  • the n-type impurity concentration of the drain region 38 is higher than the n-type impurity concentration of the drift region 36.
  • the drain region 38 is formed below the drift region 36.
  • the drain region 38 is in contact with the drift region 36.
  • the drain region 38 is exposed on the back surface 12 b of the semiconductor substrate 12.
  • the drain region 38 is electrically connected to the back electrode 16. More specifically, the drain region 38 is ohmically connected to the back electrode 16.
  • a distance A in FIG. 1 is a distance from the lower end of the low-concentration body region 32 b to the upper end of the bottom p-type region 34.
  • a distance B in FIG. 1 is a distance from the lower end of the bottom insulating layer 20 to the lower end of the bottom p-type region 34.
  • the distances A and B are distances measured along the thickness direction of the semiconductor substrate 12. The distance A is shorter than the distance four times the distance B. That is, the relationship of A ⁇ 4B is satisfied.
  • a distance D in FIG. 1 is a distance from the lower end of the low concentration body region 32 b to the lower end of the gate electrode 24.
  • the distances C and D are distances measured along the thickness direction of the semiconductor substrate 12. The distance C is smaller than the distance D. That is, the relationship of C ⁇ D is satisfied.
  • a voltage at which the back electrode 16 has a high potential is applied between the back electrode 16 and the front electrode 14.
  • the voltage applied between the back electrode 16 and the front electrode 14 can be, for example, a voltage of 1200 V or more.
  • the MOSFET 10 is turned on, and the voltage between the back electrode 16 and the front electrode 14 is reduced to several volts (for example, 3V). That is, when a potential higher than the threshold is applied to the gate electrode 24, a channel is formed in the low-concentration body region 32b in the range in contact with the gate insulating film 22.
  • the source region 30 and the drift region 36 are connected by the channel. Accordingly, electrons flow from the front electrode 14 toward the back electrode 16 via the source region 30, the channel, the drift region 36, and the drain region 38. For this reason, a current flows from the back electrode 16 toward the front electrode 14.
  • the channel disappears and the MOSFET 10 is turned off.
  • a depletion layer extends from the low concentration body region 32 b into the drift region 36.
  • a depletion layer also extends from the bottom p-type region 34 into the drift region 36.
  • the drift region 36 is depleted by the depletion layer extending from the low-concentration body region 32 b and the bottom p-type region 34 into the drift region 36.
  • the applied voltage (high voltage) between the back electrode 16 and the front electrode 14 is maintained by the depleted drift region 36.
  • the drift region 36 between the low-concentration body region 32b and the bottom p-type region 34 (that is, the drift region 36 at the distance A, hereinafter referred to as the interval drift region) is low as shown by the arrow X1 in FIG.
  • the entire interval drift region is depleted. It is considered that the electric field applied to the gate insulating film 22 can be effectively relaxed when the gap drift region is depleted.
  • the distance C (that is, the thickness of the bottom p-type region 34 protruding above the lower end of the bottom insulating layer 20) is small.
  • the distance A becomes long.
  • the depletion layer indicated by the arrow X2 is difficult to extend as compared with the case where the distance C is large. For this reason, when the distance C is small, it is disadvantageous when the interval drift region is depleted.
  • the distance B also affects the elongation of the depletion layer indicated by the arrow X2.
  • the distance C is small, but when the distance B is large, the elongation of the depletion layer indicated by the arrow X2 is promoted.
  • the distance C is small, whether or not the entire interval drift region is depleted is considered to be determined by the ratio of the distance A and the distance B. That is, even if the distance A is large, if the distance B is large, it is considered that the entire interval drift region can be depleted.
  • FIG. 2 shows the electric field distribution in the region of the straight line Y in FIG. 1 when the MOSFET 10 is off. That is, the distribution of the electric field in the source region 30, the body region 32, the drift region 36, and the bottom p-type region 34 near the trench 18 in the thickness direction of the semiconductor substrate 12 is shown. 2 indicates the depth from the surface 12a of the semiconductor substrate 12 (that is, the position in the thickness direction of the semiconductor substrate 12), and the left side is the surface 12a side.
  • the graph in FIG. 2 is calculated by simulation.
  • FIG. 2 shows a graph of the electric field distribution in each case where the distance B is constant and the distance A is changed.
  • the first peak is formed at a depth of about 1.6 ⁇ m in any graph.
  • the position having a depth of about 1.6 ⁇ m is the position of the boundary surface between the low concentration body region 32 b and the drift region 36.
  • the second peak P2 is formed at a position deeper than the first peak.
  • the position of the second peak P2 is the position of the boundary between the bottom p-type region 34 and the drift region 36 above it. Since the distance A is different for each graph, the position of the second peak P2 is shifted to the deeper side as the distance A is larger.
  • the size of the second peak P2 is substantially constant when the distance A is smaller than 4.00B.
  • FIG. 3 shows the relationship between the distance A and the electric field at the second peak P2.
  • FIG. 3 shows a case where the n-type impurity concentration Nd of the drift region 36 is 1.3 ⁇ 10 16 atoms / cm 3 and a case where it is 1.6 ⁇ 10 16 atoms / cm 3 . .
  • the n-type impurity concentration in the drift region 36 is more preferably 1.6 ⁇ 10 16 atoms / cm 3 or less. Further, it is more preferable that A ⁇ 3.4B because the fluctuation range of the second peak P2 becomes smaller.
  • the p-type impurity concentration of the bottom p-type region 34 is set to such a concentration that the entire bottom p-type region 34 is not depleted when the MOSFET 10 is turned off. If the p-type impurity concentration of the bottom p-type region 34 is set in this way, the p-type impurity concentration of the bottom p-type region 34 does not affect the extending width of the depletion layer. Therefore, the results of FIGS. 2 and 3 can be obtained regardless of the p-type impurity concentration of the bottom p-type region 34. For example, if the p-type impurity concentration of the bottom p-type region 34 is 1 ⁇ 10 18 atoms / cm 3 or more, the entire bottom p-type region 34 is not depleted.
  • the MOSFET 10 of this embodiment since A ⁇ 4B is satisfied, the entire gap drift region can be depleted when the MOSFET 10 is turned off. Therefore, the electric field applied to the gate insulating film 22 is relaxed. For this reason, the MOSFET 10 has high breakdown voltage characteristics.
  • the method for manufacturing MOSFET 10 is characterized by the step of forming bottom p-type region 34, and therefore the description of the other steps is omitted.
  • the trench 18 is formed in the surface 12a of the n-type semiconductor substrate 12 made of SiC.
  • aluminum (Al) is implanted into the bottom surface of the trench 18.
  • Al is also implanted into the surface 12 a of the semiconductor substrate 12.
  • Al injected into the semiconductor substrate 12 is diffused and activated.
  • a bottom p-type region 34 is formed in the vicinity of the bottom surface of the trench 18 as shown in FIG.
  • a low concentration body region 32 b is formed in the vicinity of the surface 12 a of the semiconductor substrate 12.
  • the diffusion coefficient of Al in SiC is extremely small. Therefore, the distance at which Al implanted into the bottom surface of the trench 18 diffuses during the subsequent heat treatment is short. For this reason, when the bottom p-type region 34 is formed by the above method, the distance C is shortened. If the amount of Al injected into the bottom surface of the trench 18 is increased, the Al diffusion distance becomes slightly longer, so that the distance C can be made slightly longer. However, in this case, the p-type impurity concentration in the low-concentration body region 32b increases, and problems such as an increase in the gate threshold potential of the MOSFET 10 and an increase in leakage current occur. Therefore, in practice, it is difficult to increase the distance C, and the distance C is shorter than the distance D (see FIG. 1).
  • the distance B can be controlled by the implantation depth when Al is implanted into the bottom surface of the trench 18. That is, by adjusting the energy at the time of ion implantation, as shown in FIG. 4, Al can be distributed over a wide range from the bottom surface of the trench 18 to a deep position. Thus, if Al is distributed to a deep position by ion implantation, the distance B of the bottom p-type region 34 can be increased even if the Al diffusion distance is short during the subsequent heat treatment. Therefore, the bottom p-type region 34 satisfying A ⁇ 4B can be formed.
  • the MOSFET 10 having high breakdown voltage characteristics can be manufactured.
  • the bottom p-type region 34 and the low-concentration body region 32b are formed at the same time, but these may be formed in separate steps.
  • the potential of the bottom p-type region 34 is floating, but the bottom p-type region 34 may be connected to a predetermined fixed potential.
  • the source region of the embodiment is an example of the first n-type region of the claims
  • the body region of the embodiment is an example of the first p-type region of the claims
  • the bottom p-type region of the embodiment is the first of the claims. It is an example of a 2p type region
  • the drift region of the embodiment is an example of a second n type region in the claims.
  • MOSFET has been described in the embodiment, the technology disclosed in this specification may be applied to other switching elements such as IGBTs.
  • the semiconductor substrate may be made of a SiC-based semiconductor, and the second p-type region may contain Al.
  • the material of the semiconductor substrate and the material of the p-type impurity are a combination having a small diffusion coefficient of the p-type impurity, a high breakdown voltage characteristic can be realized by satisfying the relationship of A ⁇ 4B.
  • the n-type impurity concentration of the second n-type region may be 1.6 ⁇ 10 16 atoms / cm 3 or less.
  • the n-type impurity concentration of the second n-type region may be 1.3 ⁇ 10 16 atoms / cm 3 or more.
  • a surface electrode is formed on the surface of the semiconductor substrate, and the first n-type region and the first p-type region are connected to the surface electrode.
  • a back electrode is formed on the back surface of the semiconductor substrate, and the second n-type region is connected to the back electrode.

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Abstract

　底部絶縁層の下端部に接するｐ型領域を有するスイッチング素子の高い耐圧特性を実現する。トレンチ１８内の底部に配置されている底部絶縁層２０と、底部絶縁層２０よりも表面側に配置されたゲート電極２４を有するスイッチング素子。半導体基板１２が、ゲート絶縁膜２２に接する第１ｎ型領域３０と、ゲート絶縁膜２２に接する第１ｐ型領域３２と、底部絶縁層２０の端部に接している第２ｐ型領域３４と、第２ｐ型領域３４を第１ｐ型領域３２から分離している第２ｎ型領域３６を有する。第１ｐ型領域３２の裏面側端部から第２ｐ型領域３４の表面側端部までの距離Ａと、底部絶縁層２０の裏面側端部から第２ｐ型領域３４の裏面側端部までの距離Ｂとが、Ａ＜４Ｂの関係を満たす。

Description

スイッチング素子
（関連出願の相互参照）
　本出願は、２０１４年７月１８日に出願された日本特許出願特願２０１４－１４７４５９の関連出願であり、この日本特許出願に基づく優先権を主張するものであり、この日本特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
　本明細書が開示する技術は、スイッチング素子に関する。
　日本特許公開第２００５－１４２２４３号公報（以下、特許文献１という）には、トレンチ型のゲート電極を有するＭＯＳＦＥＴが開示されている。トレンチ内のゲート電極の下側には、底部絶縁層が形成されている。また、底部絶縁層の下端部に接する位置に、ｐ型のフローティング領域が形成されている。フローティング領域は、ｎ型のドリフト領域によってｐ型のボディ領域から分離されている。ＭＯＳＦＥＴがオフする際には、ボディ領域とフローティング領域の間のドリフト領域に、ボディ領域とフローティング領域の両方から空乏層が伸びる。これによって、ボディ領域とフローティング領域の間のドリフト領域が空乏化され、ゲート絶縁膜に印加される電界が緩和される。これにより、ＭＯＳＦＥＴの高耐圧化が実現されている。
　上述したフローティング領域は、トレンチの底面にｐ型不純物を注入し、その後、ｐ型不純物を拡散させることで形成される。このときのｐ型不純物の拡散距離が長いと、特許文献１のように、底部絶縁層の下端部（すなわち、トレンチの下端部）よりも上側まで広く伸びるフローティング領域を形成することができる。しかしながら、半導体基板の材料やｐ型不純物の材料によっては、ｐ型不純物が半導体基板中で拡散し難く、ｐ型不純物の拡散距離が短くなる場合がある。ｐ型不純物の拡散距離が短いと、フローティング領域のうちの底部絶縁層の下端部よりも上側まで伸びる部分（以下、上側部分という）が小さくなる。上側部分が短いと、ボディ領域とフローティング領域の間の間隔が広くなる。また、上側部分が短いと、フローティング領域から上側に空乏層が伸び難くなる。このため、上側部分が短いと、ボディ領域とフローティング領域の間のドリフト領域が空乏化され難くなり、ＭＯＳＦＥＴの耐圧特性が低下する。なお、この課題は、底部絶縁層の下端部に接するｐ型領域が、フローティング領域ではなく所定の電位に固定された領域である場合にも生じる。したがって、本明細書では、トレンチの下端部にｐ型領域を有するスイッチング素子において、上側部分が短い場合でも高い耐圧特性を実現する技術を提供する。
　本明細書が開示する技術は、表面と裏面を有し、前記表面にトレンチが形成されている半導体基板と、前記トレンチ内の底部に配置されている底部絶縁層と、前記底部絶縁層よりも前記表面側の前記トレンチの側面を覆っているゲート絶縁膜と、前記底部絶縁層よりも前記表面側の前記トレンチ内に配置されており、前記底部絶縁層及び前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を有している。前記半導体基板は、前記ゲート絶縁膜に接する第１ｎ型領域と、前記第１ｎ型領域の前記裏面側で前記ゲート絶縁膜に接する第１ｐ型領域と、前記底部絶縁層の前記裏面側の端部に接している第２ｐ型領域と、前記第１ｐ型領域の前記裏面側に配置されており、前記第１ｐ型領域によって前記第１ｎ型領域から分離されており、前記ゲート絶縁膜及び前記底部絶縁層に接しており、前記第２ｐ型領域よりも前記裏面側の位置まで伸びており、前記第２ｐ型領域を前記第１ｐ型領域から分離している第２ｎ型領域を有している。前記第１ｐ型領域の前記裏面側の端部から前記第２ｐ型領域の前記表面側の端部までの距離Ａと、前記底部絶縁層の前記裏面側の前記端部から前記第２ｐ型領域の前記裏面側の端部までの距離Ｂとが、Ａ＜４Ｂの関係を満たす。前記第２ｐ型領域の前記表面側の前記端部から前記底部絶縁層の前記裏面側の前記端部までの距離Ｃが、前記第１ｐ型領域の前記裏面側の前記端部から前記ゲート電極の前記裏面側の端部までの距離Ｄよりも小さい。
　なお、距離Ａ、Ｂ、Ｃ、Ｄは、半導体基板の厚み方向に沿って計測した距離を意味する。
　このスイッチング素子では、第１ｐ型領域と第２ｐ型領域からそれらの間の第２ｎ型領域（すなわち、距離Ａの部分の第２ｎ型領域）に空乏層を伸ばすことで、ゲート絶縁膜に印加される電界を抑制する。このスイッチング素子では、距離Ｃが距離Ｄよりも小さい。距離Ｃが小さいと、距離Ｃが大きい場合に比べて第２ｐ型領域から第１ｐ型領域側に空乏層が伸び難い。しかしながら、このスイッチング素子では、距離Ｂが長く設定されている（すなわち、Ａ＜４Ｂが満たされる）ことによって、第２ｐ型領域から第１ｐ型領域側に空乏層が伸びることが促進される。したがって、距離Ｃが小さくても、第２ｐ型領域から第１ｐ型領域側に広く空乏層を伸ばすことができる。なお、距離Ｄは、トレンチの底面への不純物の注入深さによって調整できるため、半導体基板中でｐ型不純物が拡散し難い場合でも、距離Ｄを長くすることは可能である。Ａ＜４Ｂの関係が満たされると、高い耐圧特性を得ることができる。したがって、このスイッチング素子は、耐圧特性が高い。
ＭＯＳＦＥＴ１０の縦断面図。 ＭＯＳＦＥＴがオフしているときの図１の直線Ｙの領域における電界分布を示すグラフ。 距離Ａと第２のピークＰ２との関係を示すグラフ。 ＭＯＳＦＥＴ１０の製造工程を示す縦断面図。 ＭＯＳＦＥＴ１０の製造工程を示す縦断面図。
　図１に示すように、実施形態に係るＭＯＳＦＥＴ１０は、半導体基板１２と、表面電極１４と、裏面電極１６を有している。半導体基板１２は、ＳｉＣにより構成されている。半導体基板１２は、表面（おもて面）１２ａと、表面１２ａの裏側に位置する裏面１２ｂを有している。表面電極１４は、表面１２ａに形成されている。裏面電極１６は、裏面１２ｂに形成されている。
　半導体基板１２の表面１２ａには、複数のトレンチ１８が形成されている。各トレンチ１８は、表面１２ａに対して垂直な方向（半導体基板１２の厚み方向）に伸びている。また、各トレンチ１８は、図１の紙面に対して垂直な方向に長く伸びている。各トレンチ１８の内部には、底部絶縁層２０、ゲート絶縁膜２２及びゲート電極２４が形成されている。
　底部絶縁層２０は、トレンチ１８の底部に配置されている。底部絶縁層２０は、トレンチ１８の底部に隙間なく埋め込まれている。
　ゲート絶縁膜２２は、底部絶縁層２０よりも上側（表面１２ａ側）のトレンチ１８の側面を覆っている。
　ゲート電極２４は、底部絶縁層２０よりも上側のトレンチ１８内に配置されている。すなわち、ゲート電極２４とトレンチ１８の底面との間には、底部絶縁層２０が配置されている。また、ゲート電極２４とトレンチ１８の側面との間には、ゲート絶縁膜２２が配置されている。ゲート電極２４は、底部絶縁層２０及びゲート絶縁膜２２によって半導体基板１２から絶縁されている。ゲート電極２４の上面は、層間絶縁膜２６によって覆われている。ゲート電極２４は、層間絶縁膜２６によって表面電極１４から絶縁されている。
　半導体基板１２内には、ソース領域３０、ボディ領域３２、底部ｐ型領域３４、ドリフト領域３６及びドレイン領域３８が形成されている。
　ソース領域３０は、ｎ型領域である。ソース領域３０は、半導体基板１２の表面１２ａに露出している。ソース領域３０は、表面電極１４に対して電気的に接続されている。より詳細には、ソース領域３０は、表面電極１４に対してオーミック接続されている。また、ソース領域３０は、半導体基板１２の表面１２ａ近傍のゲート絶縁膜２２に接している。
　ボディ領域３２は、ｐ型領域である。ボディ領域３２は、高濃度ボディ領域３２ａと低濃度ボディ領域３２ｂを有している。
　高濃度ボディ領域３２ａは、２つのソース領域３０の間に形成されている。高濃度ボディ領域３２ａは、半導体基板１２の表面１２ａに露出している。高濃度ボディ領域３２ａは、表面電極１４に対して電気的に接続されている。より詳細には、高濃度ボディ領域３２ａは、表面電極１４に対してオーミック接続されている。
　低濃度ボディ領域３２ｂのｐ型不純物濃度は、高濃度ボディ領域３２ａのｐ型不純物濃度よりも低い。低濃度ボディ領域３２ｂは、ソース領域３０及び高濃度ボディ領域３２ａに接している。低濃度ボディ領域３２ｂは、ソース領域３０の下側（裏面１２ｂ側）でゲート絶縁膜２２に接している。低濃度ボディ領域３２ｂの下端（すなわち、低濃度ボディ領域３２ｂとドリフト領域３６との境界面の位置）は、各ゲート電極２４の下端よりも上側に位置する。
　ドリフト領域３６は、ｎ型領域である。ドリフト領域３６は、低濃度ボディ領域３２ｂの下側に形成されている。ドリフト領域３６は、低濃度ボディ領域３２ｂに接している。ドリフト領域３６は、低濃度ボディ領域３２ｂによってソース領域３０から分離されている。ドリフト領域３６は、低濃度ボディ領域３２ｂの下側でゲート絶縁膜２２及び底部絶縁層２０と接している。ドリフト領域３６は、底部ｐ型領域３４よりも下側まで広がっている。
　底部ｐ型領域３４は、ｐ型領域であり、各トレンチ１８の底面に接するように形成されている。すなわち、底部ｐ型領域３４は、底部絶縁層２０の下端に接している。底部ｐ型領域３４の上端は、底部絶縁層２０の下端よりも上側に位置している。底部ｐ型領域３４の上側の一部は、底部絶縁層２０の側面に接している。底部ｐ型領域３４の周囲は、ドリフト領域３６に囲まれている。底部ｐ型領域３４は、ドリフト領域３６によって低濃度ボディ領域３２ｂから分離されている。また、底部ｐ型領域３４は、ドリフト領域３６によって他の底部ｐ型領域３４から分離されている。底部ｐ型領域３４は、底部絶縁層２０とドリフト領域３６とのみ接している。したがって、底部ｐ型領域３４の電位はフローティングしている。
　ドレイン領域３８は、ｎ型領域である。ドレイン領域３８のｎ型不純物濃度は、ドリフト領域３６のｎ型不純物濃度よりも高い。ドレイン領域３８は、ドリフト領域３６の下側に形成されている。ドレイン領域３８は、ドリフト領域３６に接している。ドレイン領域３８は、半導体基板１２の裏面１２ｂに露出している。ドレイン領域３８は、裏面電極１６に対して電気的に接続されている。より詳細には、ドレイン領域３８は、裏面電極１６に対してオーミック接続されている。
　次に、ＭＯＳＦＥＴ１０の各部の寸法について説明する。図１の距離Ａは、低濃度ボディ領域３２ｂの下端から底部ｐ型領域３４の上端までの距離である。図１の距離Ｂは、底部絶縁層２０の下端から底部ｐ型領域３４の下端までの距離である。距離Ａ、Ｂは、半導体基板１２の厚み方向に沿って計測した距離である。距離Ａは距離Ｂを４倍した距離よりも短い。すなわち、Ａ＜４Ｂの関係が満たされる。
　図１の距離Ｃは、底部ｐ型領域３４の上端から底部絶縁層２０の下端までの距離である。図１の距離Ｄは、低濃度ボディ領域３２ｂの下端からゲート電極２４の下端までの距離である。距離Ｃ、Ｄは、半導体基板１２の厚み方向に沿って計測した距離である。距離Ｃは、距離Ｄよりも小さい。すなわち、Ｃ＜Ｄの関係が満たされる。
　次に、ＭＯＳＦＥＴ１０の動作について説明する。オフ状態では、裏面電極１６と表面電極１４の間には、裏面電極１６が高電位となる電圧が印加される。裏面電極１６と表面電極１４の間に印加される電圧は、例えば、１２００Ｖ以上の電圧とすることができる。この状態で、ゲート電極２４の電位を閾値以上に上昇させると、ＭＯＳＦＥＴ１０がオン状態となり、裏面電極１６と表面電極１４の間の電圧が数ボルト（例えば、３Ｖ）に低下する。すなわち、ゲート電極２４に閾値以上の電位を印加すると、ゲート絶縁膜２２に接する範囲の低濃度ボディ領域３２ｂにチャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３６が接続される。したがって、表面電極１４から、ソース領域３０、チャネル、ドリフト領域３６及びドレイン領域３８を経由して、裏面電極１６に向かって電子が流れる。このため、裏面電極１６から表面電極１４に向かって電流が流れる。
　その後、ゲート電極２４の電位を閾値未満に低下させると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフ状態となる。ＭＯＳＦＥＴ１０がオン状態からオフ状態へ変化する際には、低濃度ボディ領域３２ｂからドリフト領域３６内に空乏層が伸展する。また、底部ｐ型領域３４からもドリフト領域３６内に空乏層が伸展する。このように、低濃度ボディ領域３２ｂ及び底部ｐ型領域３４からドリフト領域３６内に伸びる空乏層によって、ドリフト領域３６が空乏化される。空乏化されたドリフト領域３６によって裏面電極１６と表面電極１４の間の印加電圧（高電圧）が保持される。
　低濃度ボディ領域３２ｂと底部ｐ型領域３４の間のドリフト領域３６（すなわち、距離Ａに示す部分のドリフト領域３６、以下、間隔部ドリフト領域という）は、図１の矢印Ｘ１に示すように低濃度ボディ領域３２ｂから伸びる空乏層と、図１の矢印Ｘ２に示すように底部ｐ型領域３４から伸びる空乏層によって、両側から空乏化される。矢印Ｘ１に示す空乏層と矢印Ｘ２に示す空乏層が互いに繋がると、間隔部ドリフト領域の全体が空乏化される。間隔部ドリフト領域が空乏化されると、ゲート絶縁膜２２に印加される電界を効果的に緩和することができると考えられる。
　本実施形態のＭＯＳＦＥＴ１０では、距離Ｃ（すなわち、底部絶縁層２０の下端よりも上側に突出する底部ｐ型領域３４の厚み）が小さい。距離Ｃが小さいと、距離Ａが長くなる。また、距離Ｃが小さいと、距離Ｃが大きい場合に比べて、矢印Ｘ２に示す空乏層が伸び難くなる。このため、距離Ｃが小さいと、間隔部ドリフト領域を空乏化する際に不利となる。他方、距離Ｂも、矢印Ｘ２に示す空乏層の伸びに影響する。すなわち、距離Ｂが大きいと、距離Ｂが小さい場合に比べて、矢印Ｘ２に示す空乏層が伸びやすくなる。本実施形態のＭＯＳＦＥＴ１０では、距離Ｃが小さいが、距離Ｂが大きいことによって矢印Ｘ２に示す空乏層の伸びが促進される。距離Ｃが小さい場合には、間隔部ドリフト領域の全体が空乏化されるか否かは、距離Ａと距離Ｂの比によって決まると考えられる。すなわち、距離Ａが大きくても距離Ｂが大きければ、間隔部ドリフト領域の全体を空乏化させることができると考えられる。
　図２は、ＭＯＳＦＥＴ１０がオフしているときの図１の直線Ｙの領域における電界分布を示している。すなわち、トレンチ１８近傍のソース領域３０、ボディ領域３２、ドリフト領域３６及び底部ｐ型領域３４内の電界の、半導体基板１２の厚み方向における分布を示している。図２の横軸は、半導体基板１２の表面１２ａからの深さ（すなわち、半導体基板１２の厚み方向の位置）を示しており、左側が表面１２ａ側である。図２のグラフはシミュレーションにより算出したものである。図２は、距離Ｂを一定とし、距離Ａを変化させた各場合における電界分布のグラフを示している。
　図２から明らかなように、何れのグラフにおいても、深さ約１．６μｍの位置に第１のピークが形成される。深さ約１．６μｍの位置は、低濃度ボディ領域３２ｂとドリフト領域３６の境界面の位置である。また、何れのグラフにおいても、第１のピークよりも深い位置で、第２のピークＰ２が形成される。第２のピークＰ２の位置は、底部ｐ型領域３４とその上側のドリフト領域３６の境界の位置である。グラフ毎に距離Ａが異なるため、第２のピークＰ２の位置は、距離Ａが大きいほど深い側にシフトする。また、第２のピークＰ２の大きさは、距離Ａが４．００Ｂより小さい場合には略一定である。これは、Ａ＜４Ｂが満たされる場合には、図１の矢印Ｘ１に示す空乏層と矢印Ｘ２に示す空乏層とが繋がり、間隔部ドリフト領域の全体が空乏化されるためと考えられる。これに対し、距離Ａが４．００Ｂ以上である場合には、距離Ａが大きいほど第２のピークＰ２が小さくなる。これは、Ａ≧４Ｂの場合には、図１の矢印Ｘ１に示す空乏層と矢印Ｘ２に示す空乏層とが繋がらず、矢印Ｘ１に示す空乏層と矢印Ｘ２に示す空乏層の間に隙間（空乏化されない領域）が残るためであると考えられる。距離Ａが大きいほどこの隙間の幅が大きくなるため、底部ｐ型領域３４から伸びる空乏層で保持できる電界が減少する。このため、Ａ≧４Ｂの場合には、距離Ａが大きいほど、第２のピークＰ２が小さくなると考えられる。Ａ≧４Ｂの場合には、間隔部ドリフト領域の全体を空乏化することができず、ゲート絶縁膜２２に高い電界が加わり易いと考えられる。以上から、Ａ＜４Ｂが満たされれば、ゲート絶縁膜２２に印加される電界を効果的に緩和できると考えられる。
　図３は、距離Ａと第２のピークＰ２における電界との関係を表している。なお、図３は、ドリフト領域３６のｎ型不純物濃度Ｎｄが１．３×１０１６ａｔｏｍｓ／ｃｍ３である場合と、１．６×１０１６ａｔｏｍｓ／ｃｍ３である場合とをそれぞれ示している。何れの場合でも、Ａ＜４Ｂが満たされる場合には、第２のピークＰ２が略一定であり、間隔部ドリフト領域３６の全体を空乏化できていると考えられる。なお、ドリフト領域３６のｎ型不純物濃度が低いほど空乏層は伸びやすくなるので、ドリフト領域３６のｎ型不純物濃度は１．６×１０１６ａｔｏｍｓ／ｃｍ３以下であることがより好ましい。また、Ａ＜３．４Ｂとすると、第２のピークＰ２の変動幅がより小さくなるため、より好ましい。
　なお、底部ｐ型領域３４のｐ型不純物濃度は、ＭＯＳＦＥＴ１０がオフしたときに底部ｐ型領域３４の全体が空乏化しない濃度に設定されている。底部ｐ型領域３４のｐ型不純物濃度がこのように設定されていれば、底部ｐ型領域３４のｐ型不純物濃度は空乏層の伸びる幅に影響しない。このため、底部ｐ型領域３４のｐ型不純物濃度に係らず、図２、３の結果を得ることができる。例えば、底部ｐ型領域３４のｐ型不純物濃度を１×１０１８ａｔｏｍｓ／ｃｍ３以上とすると、底部ｐ型領域３４の全体が空乏化することがない。
　以上に説明したように、本実施形態のＭＯＳＦＥＴ１０では、Ａ＜４Ｂが満たされているため、ＭＯＳＦＥＴ１０がオフするときに間隔部ドリフト領域の全体を空乏化することができる。したがって、ゲート絶縁膜２２に印加される電界が緩和される。このため、ＭＯＳＦＥＴ１０は高い耐圧特性を有する。
　次に、ＭＯＳＦＥＴ１０の製造方法について説明する。なお、ＭＯＳＦＥＴ１０の製造方法は、底部ｐ型領域３４を形成する工程に特徴を有するので、その他の工程については説明を省略する。
　まず、ＳｉＣからなるｎ型の半導体基板１２の表面１２ａにトレンチ１８を形成する。次に、図４に示すように、トレンチ１８の底面にアルミニウム（Ａｌ）を注入する。このとき、半導体基板１２の表面１２ａにも、Ａｌが注入される。次に、半導体基板１２を熱処理することで、半導体基板１２に注入されたＡｌを拡散させるとともに活性化させる。これによって、図５に示すようにトレンチ１８の底面近傍に底部ｐ型領域３４が形成される。また、半導体基板１２の表面１２ａ近傍に、低濃度ボディ領域３２ｂが形成される。
　ＳｉＣ中におけるＡｌの拡散係数は極めて小さい。したがって、トレンチ１８の底面に注入されたＡｌが、その後の熱処理中に拡散する距離は短い。このため、上記の方法により底部ｐ型領域３４を形成すると、距離Ｃが短くなる。トレンチ１８の底面へのＡｌの注入量を増やすと、Ａｌの拡散距離が少し長くなるため、距離Ｃを少し長くすることはできる。しかしながら、この場合には、低濃度ボディ領域３２ｂのｐ型不純物濃度が高くなり、ＭＯＳＦＥＴ１０のゲート閾値電位の上昇及びリーク電流の増大等の問題が生じる。したがって、実際には、距離Ｃを長くすることは困難であり、距離Ｃは距離Ｄ（図１参照）よりも短くなる。
　他方、距離Ｂは、トレンチ１８の底面にＡｌを注入する際の注入深さによって制御することができる。すなわち、イオン注入時のエネルギーを調節することで、図４に示すように、トレンチ１８の底面から深い位置までの間の広い範囲にＡｌを分布させることができる。このようにイオン注入によって深い位置までＡｌを分布させておけば、その後の熱処理時にＡｌの拡散距離が短くても、底部ｐ型領域３４の距離Ｂを長くすることができる。したがって、Ａ＜４Ｂを満たす底部ｐ型領域３４を形成することができる。
　したがって、この方法によれば、耐圧特性が高いＭＯＳＦＥＴ１０を製造することができる。
　なお、上述した製造方法では、底部ｐ型領域３４と低濃度ボディ領域３２ｂを同時に形成したが、これらを別工程で形成してもよい。
　また、上述した実施形態のＭＯＳＦＥＴ１０では、底部ｐ型領域３４の電位がフローティングであったが、底部ｐ型領域３４が所定の固定電位に接続されていてもよい。
　なお、実施形態のソース領域は請求項の第１ｎ型領域の一例であり、実施形態のボディ領域は請求項の第１ｐ型領域の一例であり、実施形態の底部ｐ型領域は請求項の第２ｐ型領域の一例であり、実施形態のドリフト領域は請求項の第２ｎ型領域の一例である。
　また、実施形態ではＭＯＳＦＥＴについて説明したが、ＩＧＢＴ等の他のスイッチング素子に本明細書に開示の技術を適用してもよい。
　上述した実施形態のスイッチング素子の構成は、以下のように説明することができる。
　半導体基板が、ＳｉＣ系半導体により構成されており、第２ｐ型領域が、Ａｌを含有していてもよい。このように、半導体基板の材料とｐ型不純物の材料が、ｐ型不純物の拡散係数が小さい組み合わせであっても、Ａ＜４Ｂの関係が満たされることで高い耐圧特性を実現することができる。
　第２ｎ型領域のｎ型不純物濃度が、１．６×１０１６ａｔｏｍｓ／ｃｍ３以下であってもよい。
　第２ｎ型領域のｎ型不純物濃度が、１．３×１０１６ａｔｏｍｓ／ｃｍ３以上であってもよい。
　半導体基板の表面に表面電極が形成されており、第１ｎ型領域と第１ｐ型領域が表面電極に接続されている。半導体基板の裏面に裏面電極が形成されており、第２ｎ型領域が裏面電極に接続されている。
　以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
　本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (2)

  1. 　表面と裏面を有し、前記表面にトレンチが形成されている半導体基板と、
    　前記トレンチ内の底部に配置されている底部絶縁層と、
    　前記底部絶縁層よりも前記表面側の前記トレンチの側面を覆っているゲート絶縁膜と、
    　前記底部絶縁層よりも前記表面側の前記トレンチ内に配置されており、前記底部絶縁層及び前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
    　を有しており、
    　前記半導体基板が、
    　前記ゲート絶縁膜に接する第１ｎ型領域と、
    　前記第１ｎ型領域の前記裏面側で前記ゲート絶縁膜に接する第１ｐ型領域と、
    　前記底部絶縁層の前記裏面側の端部に接している第２ｐ型領域と、
    　前記第１ｐ型領域の前記裏面側に配置されており、前記第１ｐ型領域によって前記第１ｎ型領域から分離されており、前記ゲート絶縁膜及び前記底部絶縁層に接しており、前記第２ｐ型領域よりも前記裏面側の位置まで伸びており、前記第２ｐ型領域を前記第１ｐ型領域から分離している第２ｎ型領域、
    　を有しており、
    　前記第１ｐ型領域の前記裏面側の端部から前記第２ｐ型領域の前記表面側の端部までの距離Ａと、前記底部絶縁層の前記裏面側の前記端部から前記第２ｐ型領域の前記裏面側の端部までの距離Ｂとが、Ａ＜４Ｂの関係を満たし、
    　前記第２ｐ型領域の前記表面側の前記端部から前記底部絶縁層の前記裏面側の前記端部までの距離Ｃが、前記第１ｐ型領域の前記裏面側の前記端部から前記ゲート電極の前記裏面側の端部までの距離Ｄよりも小さい、
    　スイッチング素子。
  2. 　前記半導体基板が、ＳｉＣ系半導体により構成されており、
    　前記第２ｐ型領域が、Ａｌを含有している、
    　請求項１のスイッチング素子。
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