JP2003069017A - トランジスタ、ダイオード - Google Patents

トランジスタ、ダイオード

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Abstract

(57)【要約】 【課題】低抵抗高耐圧のトランジスタとダイオードを提
供する。 【解決手段】直方体の細溝２０の底部を半導体エピタキ
シャル成長物で充填する場合に、細溝２０の側面に｛１
０ ０｝面を露出させる。細溝２０内の各面から等速
度でエピタキシャル成長し、ボイドの無い充填物２２が
得られる。充填物２２の濃度や幅等を最適値に設定する
ことで、充填物２２内部が完全に空乏化するときには、
ドレイン層１２の充填物２２間に位置する部分も完全に
空乏化し、ドレイン層１２内に広がった空乏層中の電界
強度を一定にすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はトランジスタとダイ
オードに係り、特に、細溝内に半導体結晶がエピタキシ
ャル成長された構造を有するトランジスタとダイオード
に関する。
【０００２】
【従来の技術】図２０は、従来技術のトランジスタ１０
２の断面図を示している。このトランジスタ１０２は、
トレンチ型パワーＭＯＳＦＥＴであり、Ｎ+型不純物が
シリコン単結晶中に高濃度にドープされた半導体基板１
１１と、該半導体基板１１１上にエピタキシャル成長法
によって形成されたＮ-型のシリコンエピタキシャル層
から成るドレイン層１１２とを有している。
【０００３】符号１１０は、半導体基板１１１とドレイ
ン層１１２とを有する処理基板を示しており、この処理
基板１１０に半導体製造プロセスが施された結果、ドレ
イン層１１２内部の表面側に、Ｐ型のボディ層１１３が
形成されており、該ボディ層１１３内部の表面近傍に、
Ｐ+型のオーミック領域１１６と、Ｎ+型のソース領域１
３０とが複数形成されている。
【０００４】ソース領域１３０の間の位置では、半導体
基板１１０表面が帯状にエッチングされ、細溝１２０が
形成されている。
【０００５】細溝１２０の内周面には、ゲート絶縁膜１
２４が形成されており、その細溝１２０の内部には、そ
のゲート絶縁膜によって半導体基板１１０とは非接触の
状態で、ポリシリコンが充填され、そのポリシリコンに
よってゲート電極プラグ１２７が形成されている。
【０００６】各細溝１２０内のゲート電極プラグ１２７
は、金属薄膜から成る不図示のゲート電極膜によって互
いに接続されている。
【０００７】ソース領域１３０とオーミック領域１１６
の表面には、金属薄膜から成るソース電極膜１３７が形
成されている。細溝１２０上には層間絶縁膜１３１が形
成されており、この層間絶縁膜１３１により、ソース電
極膜１３７とゲート電極プラグ１２７とは電気的に絶縁
されている。
【０００８】処理基板１１０の裏面、即ち、半導体基板
１１１の表面にはドレイン電極膜１３９が形成されてい
る。
【０００９】ソース電極膜１３７を接地電位に接続し、
ドレイン電極膜１３９に正電圧を印加した状態で、ゲー
ト電極膜に閾電圧以上の正電圧を印加すると、ゲート絶
縁膜１２４とボディ層１１３の界面にＮ型の反転層が形
成され、その反転層によって、ソース領域１３０とドレ
イン層１１２とが接続され、反転層を通って、ドレイン
層１１２からソース領域１３０に向けて電流が流れる。
この状態は、トランジスタ１０２が導通した状態であ
り、細溝１２０を用いないパワーＭＯＳＦＥＴに存在す
るＪＦＥＴ領域が存在しないため、通常のパワーＭＯＳ
ＦＥＴに比べて導通抵抗が小さくなっている。
【００１０】そして、導通した状態からゲート電極膜の
電位がソース電極膜１３７と同じ電位に変わると、反転
層は消滅し、電流は流れなくなる。
【００１１】この状態では、ボディ層１１３とドレイン
層１１２との間のＰＮ接合は逆バイアスされており、そ
のＰＮ接合のアバランシェ耐圧がトランジスタ１０２の
耐圧と等しくなっている。
【００１２】一般に、ＰＮ接合のアバランシェ耐圧は、
逆バイアスされたときの空乏層の形状によって異なる
が、上記のようなトランジスタ１０２では、ドレイン層
１１２内に広がる空乏層内の電界強度が不均一であるた
め、電界強度が強くなる部分でアバランシェ耐圧が決定
され、耐圧が低くなってしまっている。
【００１３】そこで図２１のような構造の半導体装置１
０３が提案されており、細溝１２０の下側にドレイン層
１１２とは異なる導電型の埋込層１２２を形成し、ドレ
イン層１１２内に広がる空乏層の電界強度を緩和する試
みが成されている。
【００１４】埋込層１２２は、一旦細溝１２０を深く掘
削し、細溝１２０の内部の底部と側壁に充填物を成長さ
せることで形成しており、充填物としては半導体単結晶
や半導体多結晶を用いることができる。
【００１５】しかしながら、充填物としてシリコン単結
晶を選択し、細溝１２０内にシリコンエピタキシャル層
を成長させ、そのエピタキシャル層によって埋込層１２
２を構成させた場合には、期待通りの耐圧が得られない
という不都合が生じている。
【００１６】
【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、低抵抗高耐圧の半導体装置を提供することにあ
る。
【００１７】
【課題を解決するための手段】本発明は、耐圧低下の原
因が、細溝内にシリコンが均一にエピタキシャル成長せ
ず、ボイドが生じてしまうことにあることを見出し、本
発明を創作するに到ったものである。
【００１８】そして、請求項１記載の発明は、第１導電
型のドレイン層と、前記ドレイン層と接して配置された
第２導電型のボディ層と、前記ボディ層と前記ドレイン
層とに亘って形成され、底面が前記ドレイン層内に位置
する有底の細溝と、前記ボディ層内の前記細溝の開口部
分に位置し、前記ドレイン層とは離間したソース領域
と、半導体のエピタキシャル成長によって前記細溝内に
形成され、下端部が前記細溝の底面と接し、上端部が前
記ボディ層と前記ドレイン層の境界よりも低く、第２導
電型の不純物が添加された充填物と、前記細溝の内周面
のうち、少なくとも前記ボディ層が露出する部分に形成
されたゲート絶縁膜と、前記細溝内の前記ゲート絶縁膜
と接触して配置され、前記充填物とは絶縁されたゲート
電極プラグと、を有するトランジスタである。請求項２
記載の発明は、前記細溝の内部空間は直方体で構成さ
れ、該細溝の一側面は｛１ ０ ０｝面が露出された請
求項１記載のトランジスタである。請求項３記載の発明
は、前記充填物は、浮遊電位に置かれた請求項１又は請
求項２のいずれか１項記載のトランジスタである。請求
項４記載の発明は、前記充填物は、前記ソース領域に電
気的に接続された請求項１又は請求項２のいずれか１項
記載のトランジスタである。請求項５記載の発明は、前
記ドレイン層のうち、前記ボディ層が位置する面とは反
対側の面には第１導電型の半導体基板を有し、前記半導
体基板表面には、該半導体基板とオーミック接続された
ドレイン電極を有する請求項１乃至請求項４のいずれか
１項記載のトランジスタである。請求項６記載の発明
は、前記ドレイン層のうち、前記ボディ層が位置する面
とは反対側の面には第２導電型のコレクタ層が設けら
れ、前記コレクタ層表面には、該コレクタ層とオーミッ
ク接続されたコレクタ電極を有する請求項１乃至請求項
４のいずれか１項記載のトランジスタである。請求項７
記載の発明は、前記ドレイン層のうち、前記ボディ層が
位置する面とは反対側の面には、該ドレイン層とショッ
トキー接合を形成するショットキー電極が設けられた請
求項１乃至請求項４のいずれか１項記載のトランジスタ
である。請求項８記載の発明は、第１導電型の主半導体
層と、前記主半導体層に形成され、底面が前記主半導体
層内に位置する有底の細溝と、半導体のエピタキシャル
成長によって前記細溝内に形成され、第２導電型の不純
物が添加された充填物と、前記主半導体層の表面と前記
充填物の表面の両方に接触し、前記主半導体層とはショ
ットキー接合を形成するショットキー電極と、を有する
ダイオードである。請求項９記載の発明は、前記ショッ
トキー電極は、前記充填物とはオーミック接続された請
求項８記載のダイオードである。
【００１９】
【発明の実施の形態】以下で図面を参照し、本発明の実
施形態について説明する。まず、図１(ａ)を参照し、符
号１０は、下記製造工程を適用する処理基板であり、シ
リコン単結晶から成る半導体基板１１と、該半導体基板
１１表面にシリコンがエピタキシャル成長されて成るド
レイン層１２とを有している。本実施例では、第１導電
型をＮ型、第２導電型をＰ型として説明する。
【００２０】半導体基板１１は、Ｎ+型であり、抵抗率
は０．００３Ω・cm程度である。ドレイン層１２はＮ-型
で高抵抗である。ドレイン層１２の厚みは１８．２μｍ
程度である。
【００２１】次に、図１(ｂ)に示すように、ドレイン層
１２の表面にボロンイオン(Ｂ+)を照射するとドレイン
層１２の内部にボロンイオンが注入され、ドレイン層１
２内部の表面近くにＰ型注入層４１が形成される。この
状態では、ドレイン層１２は、Ｐ型注入層４１とシリコ
ン基板１１とで挟まれた状態になる。
【００２２】次いで、熱処理をし、Ｐ型注入層４１中の
ボロンをドレイン層１２内に拡散させると、図１(ｃ)に
示すように、ドレイン層１２内部の表面側に、Ｐ型のボ
ディ層１３が形成される。ボディ層１３は、最終的に底
部がドレイン層１２の表面から１．２μｍの深さに位置
するように設計されておりここでは、後述する熱処理よ
って拡散する分も考慮し、１．２μｍよりも浅く拡散さ
れている。
【００２３】そして、この状態では、ドレイン層１２は
処理基板１０内に埋め込まれた状態になっており、処理
基板１０の表面にはドレイン層１２は露出していない。
【００２４】次いで、図２(ｄ)に示すように、ドレイン
層１２の表面に、複数の細長の開口１５が、所定間隔で
互いに平行に形成されたレジスト膜１４を形成する。
【００２５】次いで、レジスト膜１４が形成された面
に、Ｐ型の不純物(ここではボロンイオン：Ｂ+)を照射
すると、レジスト膜１４がマスクとなり、開口１５の底
面に露出するボディ層１３表面にＰ型の不純物が注入さ
れ、図２(ｅ)に示すように、ボディ層１３内部の表面近
傍に、開口１５のパターンに従ったパターンで、Ｐ+型
注入層１９が形成される。
【００２６】レジスト膜１４を除去した後、熱処理し、
Ｐ+型注入層１９中のボロン不純物を拡散させると、図
２(ｆ)に示すように、ボディ層１３内部の表面近傍に、
Ｐ+型のオーミック領域１６が互いに平行に複数本形成
される。ここではオーミック領域１６の拡散深さは１．
０μｍ程度である。
【００２７】次いで、図３(ｇ)に示すように、ボディ層
１３とオーミック領域１６とが露出した状態で、その表
面にＣＶＤ法によってシリコン酸化膜１７を形成した
後、図３(ｈ)に示すように、該シリコン酸化膜１７表面
にパターニングしたレジスト膜１８を形成する。
【００２８】このレジスト膜１８は、オーミック領域１
６の長手方向に沿い、オーミック領域１６の間に位置す
る細長の開口４２を有している。
【００２９】その状態で、エッチングし、開口４２底面
に位置するシリコン酸化膜１７を除去すると、シリコン
酸化膜１７がレジスト膜１８と同じ形状にパターニング
される。パターニングにより、シリコン酸化膜１７に
は、図３(ｉ)に示すように、レジスト膜１８の開口４２
と同じ形状の開口４３が形成される。
【００３０】この状態では、シリコン酸化膜１７の開口
４３の底面には、処理基板１０のうちのボディ層１３の
部分が露出されており、レジスト膜１８を除去し、パタ
ーニングされたシリコン酸化膜１７をマスクとし、開口
４３の底面に位置する部分の処理基板１０をエッチング
し、図４(ｊ）に示すように、処理基板１０に、シリコ
ン酸化膜１７の開口４３と同じパターンの細溝２０を形
成する。
【００３１】この細溝２０はボディ層１３を貫通してお
り、細溝２０の底面は、ボディ層１３の下層に位置する
ドレイン層１２の内部に達している。ここでは細溝２０
の処理基板１０表面からの深さは１２μｍになってい
る。
【００３２】細溝２０の開口部分の側面には、シリコン
酸化膜１７が露出しており、それよりも下方の部分で
は、処理基板１０を構成するシリコンが露出している。
【００３３】レジスト膜１８の開口４２の幅は、オーミ
ック領域１６の間隔よりも狭く、且つ、開口４２はオー
ミック領域１６間の略中央に配置されている。従って、
細溝２０もオーミック領域１６の間の位置であって、オ
ーミック領域１６の端部とは離間した位置に形成されて
いるため、細溝２０の側面には、処理基板１０中のオー
ミック領域１６は露出しておらず、ボディ層１３と、そ
の下層のドレイン層１２とが露出している。細溝２０の
底面には、ドレイン層１２が露出している。
【００３４】細溝２０は上記のように形成されており、
処理基板１０の表面側では、細溝２０の底面及び内周面
にだけ処理基板１０が露出している。
【００３５】この状態でＣＶＤ装置内に処理基板１０を
搬入し、高温に加熱してシリコンの原料ガスとＰ型の不
純物を含有する添加ガスとを導入すると、細溝２０の底
面と内周面にシリコンと添加ガス中のＰ型の不純物とが
析出し、Ｐ型のシリコン単結晶のエピタキシャル成長が
開始される。
【００３６】ここで、処理基板１０は、その表面の面方
位が｛１ ０ ０｝であるものが用いられている。ま
た、レジスト膜１８の開口４２の平面形状は長方形であ
り、開口４２を形成する際に、処理基板１０とレジスト
膜１８をパターニングするマスクとを相対的に位置合わ
せし、開口４２の長辺又は短辺が、それぞれ処理基板１
０の｛１ ０ ０｝面を決めるｘ軸又はｙ軸の方向に沿
うように配置されている。
【００３７】細溝２０の開口の形状は開口４２の平面形
状と同じ形状であり、位置も同じであるから、細溝２０
の長辺又は短辺がｘ軸又はｙ軸の方向に沿っている。
【００３８】図１１は、同一形状の複数の細溝２０が互
いに等間隔で平行に配置された状態を示す平面図であ
り、この図１１では、細溝２０の長辺ａ1、ａ2がｘ軸の
方向に沿い、ｘ軸と平行になっている。従って、細溝２
０の短辺ｂ1、ｂ2はｙ軸と平行になっている。
【００３９】また、図１２は、細溝２０の内部を表す斜
視図である。この図１２に示されているように、細溝２
０の内部空間、即ち、細溝２０の内容積を構成する領域
は直方体によって構成されている。即ち、細溝２０の四
側面Ａ1、Ａ2、Ｂ1、Ｂ2は、処理基板１０の表面に対し
て垂直な平面であり、従って、隣り合う二側面は互いに
直交している。また、細溝２０の底面Ｃは、処理基板１
０の表面と平行であるから、四側面Ａ1、Ａ2、Ｂ1、Ｂ2
に対して垂直になっている。
【００４０】従って細溝２０の四側面Ａ1、Ａ2、Ｂ1、
Ｂ2と底面Ｃの処理基板１０表面が露出する部分は、シ
リコン単結晶の｛１ ０ ０｝面になっている。｛１
０ ０｝は、下記面方位、
【００４１】
【数１】
【００４２】の全てを表す。
【００４３】従って、処理基板１０の表面の面方位が
(１ ０ ０)であり、細溝２０の長手方向の二側面
Ａ1、Ａ2に(０ １ ０)面が露出している場合、短辺方
向の側面Ｂ 1、Ｂ2には、(０ ０ １)面又は、
【００４４】
【数２】
【００４５】が露出する(底面Ｃは、処理基板１０の表
面と同じ面方位である。)。
【００４６】従って、四側面Ａ1、Ａ2、Ｂ1、Ｂ2と底面
Ｃに露出する処理基板１０の面は全て同じ面方位｛１
０ ０｝になるから、細溝２０内には、処理基板１０の
各面からシリコンが均等にエピタキシャル成長し、図４
(ｋ)に示すように、細溝２０のシリコン酸化膜１７より
も下方の部分が、シリコンのエピタキシャル成長層から
成る充填物２２によって充填される。シリコン酸化膜１
７が露出する部分では、シリコンはエピタキシャル成長
しないため、シリコン酸化膜１７の開口４３は残ってい
る。
【００４７】ところで、細溝２０内に｛１ １ ０｝面
や｛１ １ １｝が露出していた場合には、四側面
Ａ1、Ａ2、Ｂ1、Ｂ2と底面Ｃに露出する処理基板１０の
表面が全てが同じ面方位になることはできないから、細
溝２０内に露出する処理基板１０表面に、エピタキシャ
ル成長速度が異なる部分が生じ、不均等にエピタキシャ
ル成長したシリコンにより、細溝２０内にボイドが形成
されてしまう。
【００４８】図１３は、本発明方法によって細溝２０内
をシリコンエピタキシャル成長層で充填した場合の、細
溝２０の断面電子顕微鏡写真である。この図１３から分
かるように、ボイドは生じていない。
【００４９】図１４は、細溝の一側面Ａ1に、(１ １
０)面を露出させ、シリコンエピタキシャル成長層によ
って充填した場合の細溝の断面電子顕微鏡写真である。
この図１４では、紙面縦方向に長いボイドが観察され
る。
【００５０】次いで、シリコン酸化膜１７をマスクとし
充填物２２の上部をエッチングし、図４(ｌ)に示すよう
に、細溝２０内部に、ボディ層１３の上端から下端まで
と、ドレイン層１２の上端から所定深さまでを露出させ
る。この状態では、充填物２２の表面は、ボディ層１３
とドレイン層１２が形成するＰＮ接合よりも下方に位置
している。ここでは、充填物２２の表面は、処理基板１
０の表面から１．６μｍの深さに位置している。
【００５１】次いで、この状態の処理基板１０を熱酸化
すると、図５(ｍ)に示すように、細溝２０内に露出する
処理基板１０表面に、シリコン酸化物薄膜から成るゲー
ト絶縁膜２４が形成される。
【００５２】この状態では、細溝２０の底面Ｃには、ゲ
ート絶縁膜２４が配置されており、四側面Ａ1、Ａ2、Ｂ
1、Ｂ2には、シリコン酸化膜１７とゲート絶縁膜２４と
が配置されている。
【００５３】次いで、処理基板１０の、細溝２０の開口
が位置する側の面にポリシリコンを堆積させ、図５(ｎ)
に示すように、ポリシリコン薄膜２６を形成すると、細
溝２０内は、ポリシリコン薄膜２６によって充填され
る。
【００５４】この状態では、ポリシリコン薄膜２６は、
細溝２０内の他、シリコン酸化膜１７の表面にも形成さ
れており、その状態から、ポリシリコン薄膜２６を所定
量エッチングし、シリコン酸化膜１７上に位置するポリ
シリコン薄膜２６と、細溝２０内部の上端部分のポリシ
リコン薄膜２６を除去すると、各細溝２０内のポリシリ
コン薄膜２６は互いに分離され、図５(ｏ)に示すよう
に、細溝２０の内部が、ポリシリコン薄膜２６の残存部
分から成るゲート電極プラグによってそれぞれ充填され
る。このゲート電極プラグ２７は、細溝２０内のゲート
絶縁膜２４で囲まれており、
【００５５】次いで、図６(ｐ)に示すように、シリコン
酸化膜１７を除去すると、処理基板１０のボディ層１３
とオーミック領域１６とが露出される。この状態では、
細溝２０内のゲート電極プラグ２７の表面や、ゲート絶
縁膜２４の上端部も露出しており、ボディ層１３の表面
と、オーミック領域１６の表面と、ゲート電極プラグ２
７の上端部と、ゲート絶縁膜２４の上端部とで構成され
る処理基板１０の表面は平坦になっている。
【００５６】オーミック領域１６の平面形状と、細溝２
０の開口部分の形状、即ちゲート電極プラグ２７の平面
形状とは細長の長方形であり、互いに平行に交互に配置
されている。
【００５７】次いで、図６(ｑ)に示すように、オーミッ
ク領域１６の幅方向中央位置に、オーミック領域１６の
幅よりも狭く、細長にパターニングされたレジスト膜２
８を形成する。このレジスト膜２８の両側には、オーミ
ック領域１６が露出している。
【００５８】符号４４はレジスト膜２８が配置されてい
ない露出面を示している。この状態で、図６(ｒ)に示す
ように、レジスト膜２８が形成された面にＮ型の不純物
(ここでは砒素イオン：Ａｓ+)を照射すると、露出面４
４内にＮ型不純物が注入され、オーミック領域１６とボ
ディ層１３内部の表面近傍にＮ+型注入層３９が形成さ
れる。このＮ+型注入層３９は、レジスト膜２８と細溝
２０との間に亘って形成されており、レジスト膜２８で
覆われていない部分のオーミック領域１６とボディ層１
３の表面部分にＮ+型注入層３９が形成されている。
【００５９】レジスト膜２８を除去した後、熱処理を行
うと、Ｎ+型注入層３９中の不純物が拡散され、図７
(ｓ)に示すように、ボディ層１３とオーミック領域１６
の表面近傍部分にＮ型のソース領域３０が形成される。
【００６０】このソース領域３０は、少なくとも細溝２
０の長手方向に沿った方向に伸びており、従って、少な
くとも細溝２０の長手方向の両側にはソース領域３０の
表面が露出されている。
【００６１】Ｎ+型注入層３９中の不純物は横方向拡散
し、オーミック領域１６の表面を侵食するが、横方向拡
散の量は少ないため、レジスト膜２８が位置していた部
分の幅方向中央の表面にはオーミック領域１６が残り、
その表面が露出している。
【００６２】また、Ｎ+型注入層３９は、細溝２０の側
面に形成されたゲート絶縁膜２４に接しており、Ｎ型の
不純物はゲート絶縁膜２４の内部には拡散しないため、
ソース領域３０は、ゲート絶縁膜２４の上端部からソー
ス拡散層３０の拡散深さの分だけ、ゲート絶縁膜２４と
接触している。従って、この状態では、ソース領域３０
の底面とドレイン層１２の上端部との間のゲート絶縁膜
２４は、ボディ層１３と接触しており、その部分のゲー
ト絶縁膜２４とボディ層１３の界面が所謂チャネル領域
になる。
【００６３】次に、図７(ｔ)に示すように、ＣＶＤ法に
より、半導体基板全面にシリコン酸化膜から成る層間絶
縁膜３１を全面成膜し、図７(ｕ)に示すように、該層間
絶縁膜３１の表面にパターニングしたレジスト膜３２を
形成する。
【００６４】このレジスト膜３２には、パターニングに
よって細溝２０の間の位置に細長の開口３５が形成され
ており、レジスト膜３２は、少なくとも細溝２０の上部
に配置されている。
【００６５】開口３５の底面には層間絶縁膜３１が露出
しており、エッチングを行うと、層間絶縁膜３１の開口
３５の底面の部分が除去され、層間絶縁膜３１に、レジ
スト膜３２の開口３５と同じ平面パターンの開口３６が
形成される。
【００６６】層間絶縁膜３１の開口３５の底面には、幅
方向の中央にオーミック領域１６が露出しており、その
両側位置にソース領域３０が露出している。開口３５の
底面には、ゲート電極プラグ２７の上端は露出していな
い。
【００６７】次に、レジスト膜３２を除去した後、処理
基板１０の開口３６を有する側の面に、蒸着法やスパッ
タリング法によってアルミニウム薄膜を形成し、パター
ニングし、ソース電極膜とゲート電極膜を形成する。ゲ
ート電極膜とソース電極膜は、互いに分離されており、
異なる電圧が印加できるようになっている。図８(ｗ)の
符号３７はソース電極膜を示している。
【００６８】ソース電極膜３７は、開口３６底面におい
て、ソース領域３０とオーミック領域１６とに接続され
ている。ソース電極膜３７は、層間絶縁膜３１によって
ゲート電極プラグ２７から絶縁されている。
【００６９】他方、ゲート電極膜は、各細溝２０内のゲ
ート電極プラグ２７に接続されており、各細溝２０内の
ゲート電極プラグ２７には、ゲート電極膜に印加された
電圧が印加されるようになっている。
【００７０】次に、図８(ｘ)に示すように、ソース電極
膜３７やゲート電極膜の表面にシリコン酸化物薄膜等か
ら成る絶縁性保護膜３８を形成し、パターニングしてソ
ース電極膜３７とゲート電極膜の一部を露出させた後、
処理基板１０の裏面に金属薄膜を形成し、その金属薄膜
でドレイン電極膜３９を構成させ、パワーＭＯＳＦＥＴ
型のトランジスタ２を得る。このドレイン電極膜３９
は、半導体基板１１とオーミック接合を形成している。
【００７１】このようなトランジスタ２では、１枚の処
理基板１０中に複数個形成されており、ダイシング工程
により、トランジスタ２を１個ずつ切り離した後、ゲー
ト電極膜、ソース電極膜３７、及びドレイン電極膜３９
を金属端子に接続し、樹脂封止するとパッケージ化され
たトランジスタ２が得られる。
【００７２】金属端子を電源や電気回路に接続すること
により、ソース電極膜３７を接地電位に接続し、ドレイ
ン電極膜３９に正電圧を印加した状態で、ゲート電極膜
に電圧を印加し、各細溝２０内のゲート電極プラグ２７
に閾電圧以上の大きさの正電圧を印加すると、チャネル
領域(ボディ層１３とゲート絶縁膜２４の界面)にＮ型の
反転層が形成され、ソース領域３０とドレイン層１２と
が反転層によって接続され、ドレイン層１２からソース
領域３０の向けて電流が流れる。この状態では、トラン
ジスタ２は導通状態にある。
【００７３】その状態から、各ゲート電極プラグ２７を
ソース電位と同じ電位にすると、反転層は消滅し、電流
は流れなくなる。この状態ではトランジスタ２は遮断状
態にある。
【００７４】トランジスタ２が遮断状態にあり、ドレイ
ン電極膜３９とソース電極膜３７の間に大きな電圧が印
加された状態では、ボディ層１３とドレイン層１２とで
構成されるＰＮ接合が逆バイアスされ、ボディ層１３内
とドレイン層１２内に空乏層が広がる。
【００７５】細溝２０の底部に半導体エピタキシャル成
長物から成る充填物２２が配置されており、その充填物
２２の導電型はドレイン層１２の導電型とは逆になって
いる。充填物２２は、ドレイン層１２とは電気的に接続
されていないから、ボディ層１２内に空乏層が広がると
きには充填物２２内にも空乏層が広がるようになってい
る。
【００７６】図９の符号４８は、Ｐ型のボディ層１３と
充填物２２と、Ｎ型のドレイン層１２との間に形成され
るＰＮ接合から、ドレイン層１２内に広がる空乏層の端
部を示しており、符号４９は、充填物２２とドレイン層
１２との間に形成されるＰＮ接合から充填物２２内に広
がった空乏層の端部を示している。
【００７７】この図９の状態から、ドレイン電極膜３９
とソース電極膜３７の間の電圧が更に大きくなると、充
填物２２は完全に空乏化する。
【００７８】本発明のトランジスタ２では、充填物２２
間の距離及び充填物２２の幅と、充填物２２の濃度及び
ドレイン層１２の濃度とが、最適値に設定されること
で、ドレイン電極膜３９とソース電極膜３７の間に、充
填物２２が完全に空乏化する電圧が印加されたときに
は、細溝２０及び充填物２２間に位置する部分のドレイ
ン層１２も完全に空乏化するようになっている。
【００７９】ドレイン層１２の、充填物２２間に位置す
る部分が完全に空乏化した状態では、ドレイン層１２内
に広がった空乏層の内部の電界強度は深さ方向で一定値
になっている。
【００８０】この状態のトランジスタ２の内部の位置と
電界強度の関係を図１０のグラフに示す。この図１０の
グラフは、細溝２０の間の位置であって、ソース領域３
０と、ボディ層１３と、ドレイン層１２とを通るＡ−Ａ
線に沿った方向の電界強度である。
【００８１】この場合、充填物２２内にボイドが存在す
ると、その部分で耐圧が低下するが、本発明のトランジ
スタ２では、｛１ ０ ０｝面から等速度でエピタキシ
ャル成長した半導体結晶によって充填物２２が構成され
ており、ボイドが存在しないため耐圧の低下が生じな
い。
【００８２】以上は、電界効果ＭＯＳトランジスタ型の
実施例について説明したが、本発明はそれに限定される
ものではない。
【００８３】図１５の符号３は、本発明の他の例である
ＰＮ接合型のＩＧＢＴを示している。この図１５では、
図８(ｘ)に示したトランジスタ２と同じ部材には同じ符
号を付してある。このトランジスタ３(及び後述する図
１６のトランジスタ４)の細溝２０の側面及び底面は、
｛１ ０ ０｝面であり、細溝２０内に充填された充填
物２２は、｛１ ０ ０｝面からエピタキシャル成長し
た半導体単結晶であり、平面パターンは図１１のよう
に、複数の細溝２０が平行に配置されており、各細溝２
０の内容積は、図１２に示したように、直方体によって
構成されている。
【００８４】図１５のトランジスタ３が図８(ｘ)のトラ
ンジスタ２と異なる部分は、図８(ｘ)のトランジスタ２
の処理基板１０は、エピタキシャル成長法により、Ｎ型
(第１の導電型)のドレイン層１２がＮ型の半導体単結晶
である半導体基板１１上に形成されていたが、図１５の
トランジスタ３のＮ型(第１の導電型)の処理基板７１で
は、Ｎ型のドレイン層１２は、エピタキシャル成長法に
より、Ｐ型の半導体基板４５上に形成されている。
【００８５】図１５の符号４６は、Ｐ型の半導体基板４
５表面に形成された金属薄膜から成るコレクタ電極を示
しており、このコレクタ電極４６は、Ｐ型の半導体基板
４５とオーミック接合を形成している。
【００８６】このようなトランジスタ３では、半導体基
板４５からドレイン層１２内に少数キャリアが注入さ
れ、ドレイン層１２の伝導度が変調する結果、導通状態
におけるドレイン層１２の抵抗値は、ＭＯＳＦＥＴ型の
トランジスタ２よりも小さくなる。
【００８７】次に、図１６のトランジスタ４を説明す
る。このトランジスタ４は、本発明の一例のショットキ
ー接合型のＩＧＢＴであり、図１５のトランジスタ３の
場合と同様に、図８(ｘ)と同じ部材には同じ符号を付し
て説明を省略する。
【００８８】図１６のトランジスタ４の処理基板７２
は、高抵抗のＮ型(第１の導電型)ドレイン層１２の表面
に、金属薄膜から成るショットキー電極４７が形成され
ている。
【００８９】このショットキー電極４７は、ドレイン層
１２とショットキー接合を形成しており、ショットキー
電極４７とドレイン層１２との間には、ショットキー電
極４７がアノード電極となり、ドレイン層１２がカソー
ド電極となるダイオードが形成されている。
【００９０】このようなトランジスタ４では、ショット
キー電極４７からドレイン層１２内に少数キャリアが注
入され、ドレイン層１２の伝導度変調が生じ、動作状態
におけるドレイン層１２の抵抗値が小さくなる。但し、
その抵抗値は、図１５に示したＰＮ接合型のＩＧＢＴよ
りも大きい。
【００９１】上記各トランジスタ２〜４では、細溝２０
内の充填物２２はソース電極３７やゲート電極プラグ２
７やドレイン電極３９、コレクタ電極４６又はショット
キー電極４７には接続されておらず、浮遊電位に置かれ
ていたが、各細溝２０内の充填物２２をソース電極３７
に接続し、充填物２２にソース領域３０と同じ電圧が印
加されるようにしてもよい。
【００９２】但し、充填物２２を浮遊電位に置いたとき
とソース電極３７に接続したときとは、空乏層の拡がり
方が少し異なる。
【００９３】充填物２２を浮遊電位に置いたときには、
ボディ層１３とドレイン層１２の界面のＰＮ接合からド
レイン層１２内に広がった空乏層の端部が充填物２２に
達したときに、充填物２２のうちの空乏層の端部と接す
る部分は、ドレイン電極３９の電位と同じ電位になる。
【００９４】そして、ドレイン電極３９とソース電極３
７の間の電位差がそれ以上大きくなると、空乏層は充填
物２２の内部にも生じるようになる。
【００９５】それに対し、充填物２２をソース電極３７
に接続した場合には、充填物２２はソース電極と同じ電
位であり、ドレイン電極３９とソース電極３７の間に電
圧が印加され、充填物２２とドレイン層１２との間のＰ
Ｎ接合が逆バイアスされると、空乏層は充填物２２の内
部に直ちに発生する。
【００９６】いずれにしろ、充填物２２内が完全に空乏
化すると共に、充填物２２間に位置する部分のドレイン
層１２が空乏化するとき、ボディ層１３とドレイン層１
２との界面のＰＮ接合から充填物２２の底面までの電界
強度Ｅは、図１０に示すように一定になる。
【００９７】このため、従来のように集中的に強度の強
い電界が加わらず、従来構造のトランジスタと同じ電圧
を印加した場合には、ボディ層１３とドレイン層１２と
の界面から充填物２２の底面までには、従来構造のトラ
ンジスタよりも小さい電界が加わるので、従来よりも耐
圧が高くなる。
【００９８】以上は、実施例としてトランジスタ２〜４
を説明したが、本発明はトランジスタに限定されるもの
ではなく、ダイオードも含まれる。
【００９９】図１８(ｆ)の符号５は、本発明の一例のダ
イオードを示している。このダイオード５の製造工程を
説明すると、先ず、図１７(ａ)に示すように、Ｎ+型の
半導体基板５１と、該半導体基板５１上に配置されたＮ
-型の主半導体層５２とを有する処理基板５０を用意
し、主半導体層５２表面に細長の細溝５３を形成する。
【０１００】この細溝５３の配置状態も、図１１に示し
た細溝２０と同様に、複数の細溝５３が互いに平行に配
置されており、各細溝５３の内容積は、図１２の細溝２
０と同様に、直方体によって構成されている。
【０１０１】半導体基板５１はＮ型の不純物が高濃度に
ドープされたシリコン等の半導体単結晶から成り、主半
導体層５２はＮ型の不純物が少量ドープされ、エピタキ
シャル成長法によって形成された半導体単結晶によって
構成されている。
【０１０２】細溝５３の開口の形状は長方形であり、細
溝５３の四側面は主半導体層５２の表面に対して垂直に
なっている。また、細溝５３の底面は、主半導体層５２
の表面と平行になっている。
【０１０３】細溝５３の側面及び底面は、｛１ ０
０｝面であり、処理基板５０の細溝５３が形成された面
にシリコンがエピタキシャル成長すると、図１７(ｃ)に
示すように、細溝５３内は、シリコンエピタキシャル層
５５によって充填される。エピタキシャル成長の際には
Ｐ型の不純物が添加され、エピタキシャル層５５はＰ型
になっている。
【０１０４】この状態では、細溝５３間に露出する主半
導体層５２の表面にも、シリコンエピタキシャル層５５
は成長しており、図１８(ｄ)に示すように、主半導体層
５２表面が露出するまでシリコンエピタキシャル層５５
をエッチングすると、各細溝５３内部に、シリコンエピ
タキシャル層５５の残部によって構成された充填物５７
が形成される。主半導体層５２表面が露出した状態で
は、各細溝５３内の充填物５７は、互いに分離されてい
る。
【０１０５】次に、処理基板５０の充填物５７及び主半
導体層５２が露出する側の表面に金属薄膜を形成し、不
要部分をエッチング除去し、その金属薄膜の残部で第１
の電極５９を形成する。
【０１０６】この第１の電極５９は、主半導体層５２と
はショットキー接合を形成し、充填物５７とはオーミッ
ク接合を形成している。充填物５７の導電型と主半導体
層５２の導電型とは互いに反対になっており、主半導体
層５２と充填物５７との間にはＰＮ接合が形成されてい
る。
【０１０７】次に、図１８(ｆ)に示すように、半導体基
板５１の表面に、半導体基板５１とオーミック接合する
金属膜を形成し、その金属膜によって第２の電極６０を
構成させる。
【０１０８】このダイオード５では、第２の電極６０に
負電圧、第１の電極５９に正電圧を印加すると、第１の
電極５９と主半導体層５２との間のショットキー接合が
順バイアスされ、第１の電極５９から第２の電極６０に
向けて電流が流れる。
【０１０９】このとき、充填物５７と主半導体層５２と
の間のＰＮ接合も順バイアスされるが、ＰＮ接合の障壁
高さはショットキー接合の障壁高さよりも高いので、Ｐ
Ｎ接合には電流は流れないか、流れても僅かである。
【０１１０】それとは逆に、第２の電極６０に正電圧、
第１の電極５９に負電圧を印加すると、第１の電極５９
と主半導体層５２との間のショットキー接合と、充填物
５７と主半導体層５２との間のＰＮ接合が逆バイアスさ
れ、電流は流れなくなる。
【０１１１】このとき、ショットキー接合とＰＮ接合の
両方から主半導体層５２内に空乏層が広がる。図１９の
符号６１は、ショットキー接合面及びＰＮ接合面から主
半導体層５２内に広がる空乏層の端部を示しており、同
図の符号６２は、ＰＮ接合面から充填物５７内に広がる
空乏層の端部を示している。
【０１１２】このダイオード５では、充填物５７の幅及
び間隔と、その濃度と、主半導体層５２の濃度とが最適
値に設定されることで、充填物５７の内部が完全に空乏
化するときに、主半導体層５２内部の空乏層の端部の、
ＰＮ接合から横方向に広がった部分同士が接触するよう
になっている。
【０１１３】このように、本発明のダイオード５でも、
主半導体層５２内に広がった空乏層の内部の電界強度
は、深さ方向で一定値になっている。
【０１１４】以上は、トランジスタとダイオードに属す
る本発明の実施例について説明したが、本発明の半導体
装置は、溝内が半導体のエピタキシャル成長物で充填さ
れた半導体装置に広く用いることが可能である。
【０１１５】なお、以上の例では、Ｎ型が第１導電型で
あり、Ｐ型が第２導電型であったが、Ｎ型とＰ型をそっ
くり入れ替え、Ｐ型を第１導電型とし、Ｎ型を第２導電
型としたトランジスタ又はダイオードも本発明に含まれ
ることは言うまでもない。
【０１１６】
【発明の効果】導通抵抗が小さく、高耐圧のトランジス
タとダイオードが得られる。
【図面の簡単な説明】
【図１】(ａ)〜(ｃ)：本発明の一実例のトランジスタの
製造工程を説明するための図(１)
【図２】(ｄ)〜(ｆ)：本発明の一実例のトランジスタの
製造工程を説明するための図(２)
【図３】(ｇ)〜(ｉ)：本発明の一実例のトランジスタの
製造工程を説明するための図(３)
【図４】(ｊ)〜(ｌ)：本発明の一実例のトランジスタの
製造工程を説明するための図(４)
【図５】(ｍ)〜(ｏ)：本発明の一実例のトランジスタの
製造工程を説明するための図(５)
【図６】(ｐ)〜(ｒ)：本発明の一実例のトランジスタの
製造工程を説明するための図(６)
【図７】(ｓ)〜(ｕ)：本発明の一実例のトランジスタの
製造工程を説明するための図(７)
【図８】(ｖ)〜(ｘ)：本発明の一実例のトランジスタの
製造工程を説明するための図(８)
【図９】本発明のトランジスタ内部の空乏層の状態を説
明するための図
【図１０】本発明のトランジスタ内部の電界強度の分布
を説明するための図
【図１１】本発明のトランジスタ及びダイオードの細溝
の配置を説明するための平面図
【図１２】本発明のトランジスタ及びダイオードの細溝
の立体形状を説明するための斜視図
【図１３】細溝の側面に｛１ ０ ０｝を露出させた本
発明のトランジスタの充填物の断面顕微鏡写真
【図１４】細溝の側面に｛１ １ ０｝を露出させたト
ランジスタの充填物の断面顕微鏡写真
【図１５】ＰＮ接合型ＩＧＢＴである本発明のトランジ
スタの一例を示す図
【図１６】ショットキー接合型ＩＧＢＴである本発明の
トランジスタの一例を示す図
【図１７】(ａ)〜(ｃ)：本発明のダイオードの製造工程
を説明するための図(１)
【図１８】(ｄ)〜(ｆ)：本発明のダイオードの製造工程
を説明するための図(２)
【図１９】本発明のダイオード内部の空乏層の状態を説
明するための図
【図２０】従来技術のトランジスタを説明するための図
【図２１】充填物を有するトランジスタを説明するため
の図
【符号の説明】
２〜４……トランジスタ ５……ダイオード １１、４５……半導体基板 １２……ドレイン層 １３……ボディ層 ２０、５３……細溝 ２２、５７……充填物 ２４……ゲート絶縁膜 ２７……ゲート電極プラグ ３０……ソース領域 ４６……コレクタ電極 ４７……ショットキー電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０１Ｌ 29/861 Ｈ０１Ｌ 29/91 Ｄ (72)発明者 黒崎 徹 埼玉県飯能市南町10番13号 新電元工業株 式会社飯能工場内 (72)発明者 九里 伸治 埼玉県飯能市南町10番13号 新電元工業株 式会社飯能工場内 (72)発明者 菅井 昭彦 埼玉県飯能市南町10番13号 新電元工業株 式会社飯能工場内 Ｆターム(参考） 4M104 AA01 BB01 BB02 CC03 CC05 FF01 FF31 GG09 GG18

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】第１導電型のドレイン層と、 前記ドレイン層と接して配置された第２導電型のボディ
    層と、 前記ボディ層と前記ドレイン層とに亘って形成され、底
    面が前記ドレイン層内に位置する有底の細溝と、 前記ボディ層内の前記細溝の開口部分に位置し、前記ド
    レイン層とは離間したソース領域と、 半導体のエピタキシャル成長によって前記細溝内に形成
    され、下端部が前記細溝の底面と接し、上端部が前記ボ
    ディ層と前記ドレイン層の境界よりも低く、第２導電型
    の不純物が添加された充填物と、 前記細溝の内周面のうち、少なくとも前記ボディ層が露
    出する部分に形成されたゲート絶縁膜と、 前記細溝内の前記ゲート絶縁膜と接触して配置され、前
    記充填物とは絶縁されたゲート電極プラグと、 を有するトランジスタ。
  2. 【請求項２】前記細溝の内部空間は直方体で構成され、
    該細溝の一側面は｛１ ０ ０｝面が露出された請求項
    １記載のトランジスタ。
  3. 【請求項３】前記充填物は、浮遊電位に置かれた請求項
    １又は請求項２のいずれか１項記載のトランジスタ。
  4. 【請求項４】前記充填物は、前記ソース領域に電気的に
    接続された請求項１又は請求項２のいずれか１項記載の
    トランジスタ。
  5. 【請求項５】前記ドレイン層のうち、前記ボディ層が位
    置する面とは反対側の面には第１導電型の半導体基板を
    有し、 前記半導体基板表面には、該半導体基板とオーミック接
    続されたドレイン電極を有する請求項１乃至請求項４の
    いずれか１項記載のトランジスタ。
  6. 【請求項６】前記ドレイン層のうち、前記ボディ層が位
    置する面とは反対側の面には第２導電型のコレクタ層が
    設けられ、 前記コレクタ層表面には、該コレクタ層とオーミック接
    続されたコレクタ電極を有する請求項１乃至請求項４の
    いずれか１項記載のトランジスタ。
  7. 【請求項７】前記ドレイン層のうち、前記ボディ層が位
    置する面とは反対側の面には、該ドレイン層とショット
    キー接合を形成するショットキー電極が設けられた請求
    項１乃至請求項４のいずれか１項記載のトランジスタ。
  8. 【請求項８】第１導電型の主半導体層と、 前記主半導体層に形成され、底面が前記主半導体層内に
    位置する有底の細溝と、 半導体のエピタキシャル成長によって前記細溝内に形成
    され、第２導電型の不純物が添加された充填物と、 前記主半導体層の表面と前記充填物の表面の両方に接触
    し、前記主半導体層とはショットキー接合を形成するシ
    ョットキー電極と、 を有するダイオード。
  9. 【請求項９】前記ショットキー電極は、前記充填物とは
    オーミック接続された請求項８記載のダイオード。
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